KR20030093914A - 더미셀을 갖는 박막 자성체 기억장치 - Google Patents

Abstract

더미셀(DMC)은, 양단 인가전압에 따라서 변화하는 특성을 갖는 자기저항소자(TMR)와 동일한 특성의 복수의 더미자기저항소자(TR, TM)를 가진다. 또한, 각 더미자기저항소자의 양단 인가전압을 메모리셀(MC)의 자기저항소자에 걸리는 양단 인가전압보다도 작게 한다. 이것에 의해, 더미셀이 제 1 및 제 2 전기저항의 중간의 전기저항을 갖도록 설계한다.

Description

더미셀을 갖는 박막 자성체 기억장치{THIN FILM MAGNETIC MEMORY DEVICE HAVING DUMMY CELL}

본 발명은, 박막 자성체 기억장치에 관한 것으로, 보다 특정적으로는, 자기터널접합(MTJ: MAGNETIC TUNNELING JUNCTI0N)을 갖는 메모리셀을 구비한 랜덤 액세스가능한 박막 자성체 기억장치에 관한 것이다

저소비전력에서 불휘발적인 데이터의 기억이 가능한 기억장치로서,MRAM(Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스는, 반도체 집적회로에 형성된 복수의 박막자성체를 사용하여 불휘발적인 데이터 기억을 행하여, 박막자성체의 각각에 대하여 랜덤 액세스가 가능한 기억장치이다.

특히, 최근에는 자기터널접합(MTJ: Magnetic Tunnel Junction)을 이용한 터널자기저항소자를 메모리셀로서 사용하는 것에 의해, MRAM 장치의 성능이 비약적으로 진보하는 것이 발표되어 있다. 자기터널접합을 갖는 메모리셀을 구비한 MRAM 디바이스에 관해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell" ISSCC Digest of Technical Papers, TA7.2, Feb. 200O. "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2O00. 및 "A 256kb 3.0V lT1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7. 6, Feb. 2O01. 등의 기술문헌에 개시되어 있다.

도 25는, 자기터널접합을 갖는 메모리셀(이하, 단순히 MTJ 메모리셀로도 칭한다)의 구성을 도시한 개략도이다.

도 25를 참조하여, MTJ 메모리셀은, 기억데이터의 데이터 레벨에 따라서 전기저항값이 변화되는 터널자기저항소자 TMR와, 액세스 트랜지스터 ATR를 구비한다. 액세스 트랜지스터 ATR는, 전계 효과트랜지스터로 형성되고, 터널자기저항소자 TMR와 접지전압 VSS 사이에 결합된다.

MTJ 메모리셀에 대하여는, 데이터 기록을 지시하기 위한 라이트워드선 WWL과, 데이터 판독을 지시하기 위한 리드워드선 RWL과, 데이터 판독시 및 데이터 기록시에 있어서 기억데이터의 레벨에 대응한 전기신호를 전달하기 위한 데이터선인 비트선 BL이 배치된다.

도 26는, MTJ 메모리셀로부터의 데이터 판독동작을 설명하는 개념도이다. 우선, 터널자기저항소자 TMR의 구성에 관해서 설명한다.

도 26를 참조하여, 터널자기저항소자는, 자성체의 자화방향으로 의해서 물질의 전기저항이 변화되는 MR(Maoneto-Resistive)효과를 가진다. 터널자기저항소자 TMR는, 상온에서도 현저한 MR 효과가 얻어지며, 높은 MR비(자화방향에 따른 전기저항비)를 갖는 것이 특징이다.

터널자기저항소자 TMR는, 강자성체막 FL 및 VL과, 절연막(터널막) TB를 포함한다. 터널자기저항소자 TMR에서는, 강자성체막 FL, VL에 끼워진 절연막 TB를 흐르는 터널전류의 크기가, 강자성체막 FL, VL의 자화방향으로 의해서 정해진 전자의 스핀의 방향으로 의해 변화된다. 강자성체막 FL, VL 내의 스핀전자가 얻는 상태수는, 자화방향으로 의해서 다르기 때문에, 강자성체막 FL, VL의 자화방향이 동일한 경우에는 터널전류는 커지고, 양자의 자화방향이 역방향인 경우에는 터널전류는 작아진다.

이 현상을 이용하여, 강자성체막 FL의 자화방향을 고정하는 한편으로, 강자성체막 VL의 자화방향을 기억데이터에 따라서 변화시킴으로써, 터널막 TB를 흐르는 터널전류의 크기, 즉 터널자기저항소자 TMR의 전기저항을 검출함으로써, 해당 터널자기저항소자 TMR를 1비트의 데이터 기억을 실행하는 메모리셀로서 사용할 수 있다. 강자성체막 FL의 자화방향은자성체 등에 의해서 고정되어 있어, 일반적으로「스핀밸브」로 불린다.

이때, 이하에 있어서는, 고정된 자화방향을 갖는 강자성체막 FL을, 고정자화막 FL로도 칭하고, 기억데이터에 따른 자화방향을 갖는 강자성체막 VL을 자유자화막 VL으로도 칭하는 것으로 한다. 또한, 터널자기저항소자 TMR에서, 비트선 BL과 전기적으로 결합되어 있는 자유자화막 VL측을 양극(+), 액세스 트랜지스터 ATR와 전기적으로 결합되어 있는 고정자화막 FL측을 음극(1)으로도 칭하는 것으로 한다.

데이터 판독시에 있어서는, 액세스 트랜지스터 ATR가 리드워드선 RWL의 활성화에 따라서 턴온된다. 이에 따라, 비트선 BL∼터널자기저항소자 TMR∼액세스 트랜지스터 ATR∼접지전압 VSS의 전류경로에, 도시하지 않은 제어회로로부터 일정전류로서 공급되는 센스전류 Is가 흐른다.

전술한 것과 같이 터널자기저항소자 TMR의 전기저항값은, 고정자기막 FL과 자유자기cm VL과의 사이의 자화방향의 서로 대향관계에 따라서 변화된다. 구체적으로는, 고정자기막 FL의 자계방향과 자유자기층 VL에 기록된 자계방향이 동일한 경우에는, 양자의 자계방향이 다른 경우에 비해 터널자기저항소자 TMR의 전기저항값은 작아진다. 이하, 본 명세서에 있어서는, 기억데이터의「1」및「0」에 각각 대응하는 터널자기저항소자의 전기저항값을 Rmax 및 Rmin으로 각각 나타내는 것으로 한다. 단, Rmax> Rmin, 또한 Rmax= Rmin+△R인 것으로 한다.

이와 같이, 터널자기저항소자 TMR는, 외부에서 인가된 자계에 따라서 그 전기저항값이 변화한다. 따라서, 터널자기저항소자 TMR가 갖는 전기저항값의 변화특성에 따라서, 데이터 기억을 실행할 수 있다. 일반적으로는, MRAM 디바이스에 적용되는 터널자기저항소자 TMR의 전기저항값은, 수십 Ω 정도이다.

센스전류 Is에 의해서 터널자기저항소자 TMR에서 생기는 전압변화는, 자유자기층 VL에 기억된 자계방향에 따라서 다르다. 이에 따라, 비트선 BL을 일단 고전압으로 프리챠지한 상태로 한 후에 센스전류 Is의 공급을 시작하면, 비트선 BL의 전압레벨 변화의 감시에 의해서 MTJ 메모리셀의 기억데이터의 레벨을 판독할 수 있다.

도 27는, MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.

도 27를 참조하여, 데이터 기록시에 있어서는, 리드워드선 RWL은 비활성화되고, 액세스 트랜지스터 ATR는 턴오프된다. 이 상태에서, 자유자기층 VL에 자계를 기록하기 위한 데이터 기록전류가 라이트워드선 WWL 및 비트선 BL에 각각 흐른다. 자유자기층 VL의 자계방향은, 라이트워드선이 WL 및 비트선 BL을 각각 흐르는 데이터 기록전류의 방향의 조합에 의해서 결정된다.

도 28는, 데이터 기록시에 있어서의 데이터 기록전류의 방향과 자계방향과의 관계를 설명하는 개념도이다.

도 28를 참조하여, 종축으로 표시되는 자계 Hy는, 비트선 BL을 흐르는 데이터 기록전류에 의해서 생기는 자계 H(BL)의 방향을 나타낸 것으로 한다. 한편, 횡축에 표시된 자계 Hx는, 라이트워드선 WWL을 흐르는 데이터 기록전류에 의해서 생기는 자계 H(WWL)의 방향을 나타낸 것으로 한다.

자유자기층 VL에 기억되는 자계방향은, 자계 H(BL)와 H(WWL)의 합이 도면중에 표시되는 아스테로이드 특성선의 외측의 영역에 이르는 경우에 있어서만, 새롭게 기록된다. 즉, 아스테로이드 특성선의 내측의 영역에 해당하는 자계가 인가된 경우에 있어서는, 자유자기층 VL에 기억되는 자계방향은 갱신되지 않는다.

따라서, 터널자기저항소자 TMR의 기억데이터를 기록동작에 의해서 갱신하기위해서는, 라이트워드선 WWL과 비트선 BL과의 양쪽에 전류를 흘릴 필요가 있다. 터널자기저항소자 TMR에 일단 기억된 자계방향, 즉 기억데이터는, 새로운 데이터 기록이 실행될 때까지의 사이에 불휘발적으로 유지된다.

데이터 판독동작시에 있어서도, 비트선 BL에는 센스전류 Is가 흐른다. 그러나, 센스전류 Is는 일반적으로, 전술한 데이터 기록전류보다는 1∼2자리수 정도 작아지도록 설정되기 때문에, 센스전류 Is의 영향에 의해 데이터 판독시에 있어서 MTJ 메모리셀의 기억데이터가 잘못하여 재기록될 가능성은 작다.

전술한 기술문헌에서는, 이러한 MTJ 메모리셀을 반도체기판 상에 집적하여 랜덤액세스메모리인 MRAM 디바이스를 구성하는 기술이 개시되어 있다.

도 29는, 행렬 형태로 집적배치된 MTJ 메모리셀을 나타낸 개념도이다. 도 29를 참조하여, 반도체기판 상에, MTJ 메모리셀을 행렬 형태로 배치함으로써, 고집적화된 MRAM 디바이스를 실현할 수 있다. 도 29에 있어서는, MTJ 메모리셀을 n행xm열(n, m: 자연수)로 배치하는 경우가 표시된다. 행렬 형태로 배치된 nxm개의 MTJ 메모리셀에 대하여, n개의 라이트워드선 WWL1∼WWLn 및 리드워드선 RWL1∼RWLn과, m개의 비트선 BL1∼BLm이 배치된다.

데이터 판독시에는, 리드워드선 RWL1∼RWLn 중의 1개이 선택적으로 활성화되고, 선택된 메모리셀행에 속하는 메모리셀은, 비트선 BL1∼BLm의 각각과 접지전압VSS 사이에 전기적으로 결합된다. 이 결과, 비트선 BL1∼BLm의 각각에는, 대응하는 메모리셀의 기억데이터 레벨에 따라서 통과전류량이 변화된다.

따라서, 선택된 메모리셀열에 대응하는 비트선의 통과전류를, 센스앰프 등을 사용하여 소정의 참조 통과전류와 비교하는 것에 의해, 선택된 메모리셀의 기억데이터 레벨을 판독할 수 있다.

한편, 이 참조통과 전류의 생성에는, 더미저항이 일반적으로 사용된다.

더미저항은, 참조통과전류로서 원하는 통과전류를 생성하기 위해 선택된 메모리셀의 기억데이터에 따른 전기저항값 Rmax 및 Rmin의 중간값에 해당하는 전기저항값로 설정되는 것이 바람직하다.

그렇지만, 이 더미저항을 중간의 전기저항값으로 설정하기 위해서는 특정한 제조프로세스가 필요하게 되어 프로세스가 번잡화한다. 또한, 제조프로세스에 의한 변동 등도 고려해야 하고, 간단하게로 더미저항을 제조하는 것은 곤란하다.

또한, 이 더미저항으로서, 더미셀을 사용하여 이상적인 중간의 전기저항값을 설계하는 방식을 들 수 있지만, 더미셀의 양단에 걸리는 인가전압, 즉 바이어스전압에 의해서 더미셀의 전기저항값은 변동한다. 즉, 더미셀을 구성하는 터널 자기저항소자는, 전압의존성을 가지기 때문에, 실제의 더미셀의 전기저항값과, 이상적인 중간의 전기저항값 사이에 어긋남이 생겨, 정밀도가 높은 참조통과전류를 생성하는 것이 곤란한 경우도 생기고 있었다. 이 결과, 고속이고 안정한 데이터 판독을 실행하는 것이 곤란하다고 하는 문제가 있었다.

본 발명의 목적은, 터널자기저항소자의 바이어스전압에 대한 의존성을 고려한 더미셀을 설계하는 것에 의해 정밀도가 높은 참조통과전류를 생성하여, 고속이면서 안정한 데이터 판독을 실행가능한 박막 자성체 기억장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 MRAM 디바이스의 전체구성을 나타낸 개략블록도이다.

도 2는 메모리 어레이 및 그 주변회로의 실시예 1에 따른 구성을 도시한 도면이다.

도 3은 데이터 판독회로의 회로구성도이다.

도 4는 본 발명의 실시예 1에 따른 더미셀의 구성도이다.

도 5는 전기저항값 Rmax 및 Rmin의 저항특성을 도시한 도면이다.

도 6a, 도 6b 및 도 6c는 본 발명의 실시예 1에 따른 더미셀의 변형을 나타낸 도면이다.

도 7a, 도 7b 및 도 7c는 다른 더미셀의 변형예를 나타낸 일례도이다.

도 8은 본 발명의 실시예 1의 변형예에 따른 더미셀의 구성도이다.

도 9는 본 발명의 실시예 2에 따른 더미셀의 구성도이다.

도 10은 실시예 2의 변형예에 따른 더미셀의 구성도이다.

도 11은 실시예 1에서 설명한 더미셀을 메모리 어레이에 배치한 경우의 레이아웃도이다.

도 12는 실시예 2에서 설명한 더미셀을 메모리 어레이에 배치한 경우의 레이아웃도이다.

도 13은 메모리 어레이에 메모리셀행이 미리 설치된 구성에 있어서의 더미셀의 블록개념도이다.

도 14는 본 발명의 실시예 5에 따른 MTJ 메모리셀의 제 1 배치예를 나타낸 개념도이다.

도 15는 메모리셀 MC의 단면도이다.

도 16은 도 14에 나타낸 더미셀의 모델도면이다.

도 17은 더미셀의 단면도이다.

도 18은 더미셀의 단면도이다.

도 19는 터널자기저항소자끼리의 접속관계에 있어서, 서로 같은 방향으로 자화한 고정자화층을 전기적으로 결합한 경우의 단면도이다.

도 20은 실시예 5의 변형예에 따른 더미셀의 레이아웃 패턴을 도시한 도면이다.

도 21은 실시예 5의 변형예에서 설명한 더미셀의 모델도이다.

도 22는 더미셀 DMC의 단면도이다.

도 23은 터널자기저항소자에 대하여 양및 음의 방향의 바이어스전압을 인가한 경우의 MR비 특성을 도시한 도면이다.

도 24는 본 발명의 실시예 6에 따른 더미셀의 회로도이다.

도 25는 자기터널접합을 갖는 메모리셀의 구성을 도시한 개략도이다.

도 26은 MTJ 메모리셀로부터의 데이터 판독동작을 설명하는 개념도이다.

도 27은 MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.

도 28은 데이터 기록시에 있어서의 데이터 기록전류의 방향과 자계방향과의 관계를 설명하는 개념도이다.

도 29는 행렬 형태 집적배치된 MTJ 메모리셀을 나타낸 개념도이다.

* 도면의 주요부분에 대한 부호의 설명 *

1: MRAM 디바이스5: 콘트롤회로

10: 메모리 어레이20: 행디코더

25: 열디코더30: 워드선 드라이버

40: 워드선 전류 제어회로50, 60: 판독/기록 제어회로

51: 데이터 판독회로55: 기준전압 발생회로

본 발명의 국면에 따른 박막 자성체 기억장치는, 자기적으로 기록된 데이터를 유지하는 복수의 메모리셀과, 제 1 및 제 2 데이터선과, 더미셀과, 데이터 판독회로를 포함한다. 각 메모리셀은, 기억데이터에 따라서, 제 1 전기저항 및 제 1 전기저항보다도 큰 제 2 전기저항의 한쪽을 갖는 자기저항소자를 포함한다. 제 1 및 제 2 전기저항 각각은, 자기저항소자의 양단에 인가되는 전압에 따라 변화되는 특성을 가진다. 데이터 판독시에 있어서, 제 1 데이터선은, 제 1 전압과 접속되는 동시에, 복수의 메모리셀 중의 선택 메모리셀을 통해 제 2 전압과 접속되어 데이터 판독전류의 공급을 받는다. 더미셀은, 제 1 및 제 2 전기저항의 중간의 전기저항을 갖도록 설계된다. 데이터 판독시에 있어서, 제 2 데이터선은, 제 1 전압과 접속되는 동시에, 더미셀을 통해 제 2 전압과 접속되어 데이터 판독전류의 공급을 받는다. 데이터 판독회로는, 제 l 및 제 2 데이터선의 통과전류차에 따라서 판독데이터를 생성한다. 더미셀은, 각각이 자기저항소자와 기본적으로 같은 특성을 가지는 복수의 더미 자기저항소자를 포함한다. 각 더미 자기저항소자는, 직렬로 접속된 다른 더미 자기저항소자를 통해 제 2 데이터선과 접속되고, 각 더미 자기저항소자의 양단에 인가되는 전압은, 자기저항소자보다도 작다.

따라서, 본 발명의 주된 이점은, 더미셀을 복수의 더미 자기저항소자로 구성하고, 각 더미 자기저항소자의 양단 인가전압을 메모리셀의 자기저항소자보다도 작게 하여, 제 1 및 제 2 전기저항의 중간의 전기저항을 갖도록 설계한다. 이것에 따라, 메모리셀의 자기저항소자가 양단 인가전압에 따라서 변화되는 특성을 갖고 있는 경우에, 그 특성에 대응하여 중간의 전기저항을 설계하기 때문에, 이상적인 중간저항값을 설정하는 것이 가능하게 되어, 데이터판독을 안정적이고 고속으로 실행할 수 있다.

본 발명의 또 다른 국면에 따른 박막 자성체 기억장치는, 행렬 형태로 배치되고, 각각이, 자기적으로 기록된 기억데이터를 유지하는 복수의 메모리셀과, 복수의 리드워드선과, 복수의 제 1 데이터선과, 제 2 데이터선과, 더미셀과, 데이터 판독회로를 포함한다. 복수의 리드워드선은, 복수의 메모리셀의 행에 각각 대응하여 설치되어, 데이터 판독시에 선택적으로 활성화된다. 복수의 제 1 데이터선은, 복수의 메모리셀의 열에 각각 대응하여 설치되어, 데이터 판독시에 복수의 메모리셀 중의 선택 메모리셀과 선택적으로 접속되는과 동시에, 데이터 판독전류의 공급을 받는다. 각 메모리셀은, 기억데이터에 따라서, 제 1 전기저항 및 제 l 전기저항보다도 큰 제 2 전기저항의 한쪽을 가지는 자기저항소자와, 대응하는 제 l 데이터선 및 소정전압의 사이에 자기저항소자와 직렬로 접속되고, 대응하는 리드워드선의 활성화에 응답하여 온되는 액세스소자를 포함한다. 제 1 및 제 2 전기저항의 각각은, 자기저항소자의 양단에 인가되는 전압에 따라서 변화되는 특성을 가진다. 더미셀은, 제 1 및 제 2 전기저항의 중간의 전기저항을 갖도록 설계된다. 데이터 판독시에 있어서, 제 2 데이터선은, 더미셀과 접속되는 동시에 데이터 판독전류를 통과시킨다. 데이터 판독회로는, 복수의 제 l 데이터선 중의 l개와 제 2 데이터선과의 통과전류차에 따라서 판독데이터를 생성한다. 각 더미셀은, 복수의 메모리셀과 메모리셀 행을 공유하도록 열방향을 따라서 배치되고, 또한 소정개수씩의 복수의 그룹으로 분할되는 복수의 더미셀 유니트를 포함한다. 각 더미셀 유니트는, 제 2 데이터선을 공유하도록 메모리셀행에 대응하여 배치되고, 각 더미셀 유니트는, 제 2 데이터선과 내부노드와의 사이에 접속된 제 l 더미 자기저항소자와, 대응하는 리드워드선의 활성화에 응답하여 온되고, 소정전압과 제 1 더미 자기저항소자를 전기적으로 결합하는 더미 액세스소자를 가진다. 내부노드는, 복수의 그룹 중의 동일 그룹에 속하는 다른 더미셀 유니트 내의 각 내부노드와 전기적으로 결합된다.

따라서, 본 발명의 이점은, 각 더미셀이, 메모리셀 행을 공유하도록 열방향을 따라 배치되는 복수의 더미셀 유니트 중에서 소정개씩 포함하도록 구성된다. 또한, 소정개씩의 그룹에 속하는 더미셀 유니트 내의 내부노드와 다른 더미셀 유니트의 내부노드를 전기적으로 결합한다. 이에 따라, 소정개의 메모리셀행을 1 그룹으로 하여 배치된 더미 자기저항소자를 공유하여 더미셀을 구성하는 것이 가능하게 된다. 따라서, 더미셀을 설치하기 위해 각 메모리셀행마다 복수의 더미 자기저항소자를 배치할 필요가 없고, 더미 자기저항소자를 공유하는 것에 의해, 더미셀의 메모리 어레이 면적을 축소할 수 있다.

[실시예]

본 발명의 실시예에 관해서 도면을 참조하면서 상세히 설명한다. 이때, 도면 에서 동일 또는 상당부분에는 동일부호를 부착하여 그 설명은 반복하지 않는다.

(실시예 1)

도 1을 참조하여, 본 발명의 실시예 1에 따른 MRAM 디바이스(1)는, 외부로부터의 제어신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 행하고, 기록데이터 DlN의 입력 및 판독데이터 DOUT의 출력을 실행한다.

MRAM 디바이스(1)는, 제어신호 CMD에 응답하여 MRAM 디바이스(1)의 전체동작을 제어하는 콘트롤회로(5)와, 행렬 형태로 배치된 복수의 MTJ 메모리셀을 갖는 메모리 어레이(10)를 구비한다. 메모리 어레이(10)의 구성은 나중에 상세히 설명하지만, MTJ 메모리셀의 행에 각각 대응하여 복수의 라이트워드선 WWL 및 리드워드선 RWL이 배치된다. 또한, MTJ 메모리셀의 열에 각각 대응하여 비트선 BL이 배치된다.

MRAM 디바이스(1)는, 다시, 행디코더(20)와, 열디코더(25)와, 워드선 드라이버(30)와, 워드선 전류 제어회로(40)와, 판독기록 제어회로(50, 60)을 구비한다.

행디코더(20)는, 어드레스신호 ADD에 의해서 표시되는 로우 어드레스 RA에 따라서, 메모리 어레이(10)에서의 행선택을 실행한다. 열디코더(25)는, 어드레스신호 ADD에 의해서 표시되는 칼럼어드레스 CA에 따라서 메모리 어레이(10)에서의 열선택을 실행한다. 워드선 드라이버(30)는, 행디코더(20)의 행선택 결과에 따라서, 리드워드선 RWL 또는 라이트워드선 WWL을 선택적으로 활성화한다. 로우 어드레스RA 및 칼럼어드레스 CA에 의해서, 데이터 판독 또는 데이터 기록동작의 대상으로 지정된 선택 메모리셀이 표시된다.

워드선 전류 제어회로(40)는, 데이터 기록시에 있어서 라이트워드선 WWL에 데이터 기록전류를 흘리기 위해서 설치된다. 예를 들면, 워드선 전류 제어회로(40)에 의해서 각 라이트워드선 WWL을 접지전압 VSS과 결합함으로써, 워드선 드라이버(30)에 의해서 선택적으로 전원전압 VCC과 결합된 라이트워드선에 대하여, 데이터 기록전류를 흘릴 수 있다. 판독·기록 제어회로(50, 60)는, 데이터 판독 및 데이터 기록시에 있어서, 비트선에 데이터 기록전류 및 센스전류(데이터 판독전류)를 흘리기 위해서, 메모리 어레이(10)에 인접하는 영역에 배치되는 회로 등을 총칭한 것이다.

도 2에 있어서는, 데이터 판독에 관련되는 구성이 주로 표시된다.

도 2를 참조하여, 메모리 어레이(10)는, n행xm열로 배열된다, 도 25에 나타낸 구성을 갖는 MTJ 메모리셀 MC(이하, 간단히「메모리셀 MC」로도 칭한다)를 포함한다. MTJ 메모리셀의 행(이하, 간단히「메모리셀행」로도 칭한다)에 대응하여, 리드워드선 RWL1∼RWLn 및 라이트워드선 WWL1∼WWLn이 각각 설정된다. MTJ 메모리셀의 열(이하, 간단히「메모리셀열」로도 칭한다)에 각각 대응하여, 비트선 BL1∼BLm이 각각 설치된다.

또한, 메모리 어레이(10)는, 복수의 더미셀 DMC을 포함하고, 더미셀열을 구성한다. 이 더미셀열에 대응하여 참조비트선 BLref가 설치되고, 참조비트선 BLref 및 각 행에 대응하여 각 더미셀이 배치되어 있다.

도 2에는, 제 1, 2행 및 제 n 행과, 제 1, 2 및 제 m 열에 대응한다, 라이트워드선 WWL1, WWL2, WWLn, 리드워드선 RWL1, RWL2, RWLn, 및 비트선 BL1, BL2, BLm, 및 참조비트선 BLref와 일부의 메모리셀 및 더미셀이 대표적으로 표시된다.

이하에 있어서는, 라이트워드선, 리드워드선, 및 비트선을 총괄적으로 표현하는 경우에는, 부호 WWL, RWL, 및 BL을 사용하여 각각 표기하는 것으로 한다. 또한, 특정한 라이트워드선, 리드워드선 및 비트선을 나타낸 경우에는, 이것들의 부호에 첨자를 부착하여 RWL1, WWL1, BL1과 같이 표기하는 것으로 한다. 더구나, 신호 또는 신호선의 고전압상태(전원전압 VCC)및 저전압상태(접지전압 VSS)의 각각을, H 레벨 및 L 레벨로도 칭하는 것으로 한다.

워드선 드라이버(30)는, 데이터 판독시에 있어서, 로우 어드레스 RA의 디코드 결과, 즉 행선택 결과에 따라서, 리드워드선 RWL1∼RWLn 중의 1개를 H 레벨로 활성화한다. 이것에 응답하여, 선택된 메모리셀행에 속하는 메모리셀의 각각에 있어서, 액세스 트랜지스터 ATR가 온하는 것에 의해서, 메모리셀 MC 중의 터널자기저항소자 TMR가, 대응하는 비트선 BL 및 소스측전압과의 사이에 전기적으로 결합된다. 또한, 선택된 메모리셀행에 속하는 더미셀에 있어서도 마찬가지로, 액세스 트랜지스터 ATR가 온함으로써, 더미셀중의 터널자기저항소자가 참조비트선 BLref와 소스측 전압과의 사이에 전기적으로 결합된다. 도 2에 있어서는, 소스측전압이 접지전압 VSS로 설정되는 예가 표시된다.

메모리 어레이(10)와 인접하는 영역에, 리드워드선 RWL 및 라이트워드선 WWL과 동일방향을 따라서 데이터 버스 DB, /DB가 배치된다. 메모리셀열에 각각 대응하여, 열선택을 실행하기 위한 칼럼선택선이 배치된다. 열디코더(25)는, 칼럼어드레스 CA의 디코드 결과, 즉 열선택 결과에 따라서, 데이터 판독시에 있어서, 칼럼선택선 중의 1개와 더미셀열에 대응하는 칼럼선택선을 H 레벨로 각각 활성화한다. 상기한 「/」의 기호는, 반전, 부정, 상보 등을 나타낸다. 이하에 있어서도 마찬가지이다.

데이터 버스 DB와 비트선 BL1∼BLm과의 사이에는, 칼럼선택게이트 CSG1∼CSGm이 각각 배치된다. 또한, 데이터 버스 /DB와 참조비트선 BLref 사이에는 칼럼선택게이트 CSGr가 배치된다. 각 칼럼선택게이트는, 대응하는 칼럼선택선의 활성화에 응답하여 온한다. 따라서, 데이터 버스 DB는, 선택된 메모리셀열에 대응하는 비트선과 전기적으로 결합된다. 또한, 데이터 버스 /DB는, 더미셀열에 대응하는 참조비트선과 전기적으로 결합된다.

이때, 칼럼선택게이트 CSG1∼CSGm을 총칭하여, 칼럼선택게이트 CSG로도 칭한다.

데이터 판독회로(51)는, 데이터 버스 DB, /DB의 전압에 따라서, 판독데이터 DOUT를 출력한다.

도 3을 참조하여, 데이터 판독회로(51)는, 차동증폭기(60)와, 고정된 기준전압 Vref를 발생하는 기준전압 발생회로(55)를 포함한다.

차동증폭기(60)는, 노드 NO 및 데이터 버스 DB의 사이에 접속된 N 채널 MOS 트랜지스터(61)와, 노드 /NO와 데이터 버스 /DB 사이에 접속된 N 채널 MOS 트랜지스터(62와, 노드 Nsp 및 노드 NO의 사이에 접속되는 P 채널 MOS 트랜지스터(63)와,노드 Nsp 및 노드 /NO의 사이에 접속되는 P 채널 MOS 트랜지스터(64)와, 전원전압 VCC 및 노드 Nsp의 사이에 접속되는 N 채널 MOS 트랜지스터(65)를 가진다.

트랜지스터(65)의 게이트에는 행디코더(20)에 의해서 데이터 판독동작시에 「L」레벨로 활성화되는 센스인에이블신호 /SE가 입력된다. 트랜지스터(65)는, 센스인에이블신호 /SE의 활성화(「L」레벨)에 응답하여 동작전류를 공급하여 차동증폭기(60)을 동작시킨다.

트랜지스터 63 및 64의 각각의 게이트는, 노드 /N0과 접속된다. 트랜지스터 63 및 64은, 커런트미러회로를 구성하고, 노드 N0및 /N0의 각각에 대하여 동일전류를 공급하도록 한다.

트랜지스터 61 및 62의 각각의 게이트에는, 기준전압 발생회로(55)에 의해 생성되는 고정된 기준전압 Vref가 입력된다. 트랜지스터 61 및 62은, 데이터 버스 DB 및 /DB를 기준전압 이하에로 유지하는 동시에, 데이터 버스 DB 및 /DB의 통과전류차를 증폭하여, 노드 NO 및 /N0 사이의 전압차로 변환한다. 노드 N0로부터 판독데이터 DOUT을 출력한다.

도 4를 참조하여, 본 발명의 실시예 1에 따른 더미셀은 터널자기저항소자 TR1, TR2, TM1, TM2과, 액세스 트랜지스터 ATR를 포함한다.

본 발명의 실시예 1에 따른 더미셀은, 모두 초기 상태인 전기저항값 Rmin의 저항특성에 따른 터널자기저항소자를 배치한다.

도 4 및 도 5를 참조하여, 각 터널자기저항소자 TR1(TR2)및 터널자기저항소자 TM1(TM2)에 인가되는 바이어스전압 Vdy1 및 Vdy2는 같아지고, Vdata/2로 설정된다. 따라서, 각 터널자기저항소자의 전기저항값은 같게 설정된다.

그렇다면, 이 더미셀의 합성저항값 Rda는, 전기저항값 Rmin의 저항특성에 따른 1개의 터널자기저항소자에 인가전압 Vdata/2가 인가된 경우의 저항값에 해당한다.

이 값은, 도 5에 나탄내 것과 같이, 선택 메모리셀에 바이어스전압 Vdata를 인가한 경우에 그 때의 전기저항값 Rmax와 Rmin과의 사이의 거의 원하는 중간저항값으로 설정할 수 있다.

이와 같이 하여, 터널자기저항소자의 저항특성을 고려하여 더미셀을 설계하는 것에 의해, 정밀도가 높은 중간저항값을 설정할 수 있다. 이 더미셀을 사용하는 것에 의해, 더미셀과 선택 메모리셀에 잇어서 충분한 저항차, 즉 통과전류차를 확보하는 것이 가능해져 고속이며 안정한 데이터 판독동작을 실행하는 것이 가능해진다.

도 6a를 참조하여, 여기서는 도 4와 같은 더미셀이 표시된다. 도 4의 더미셀은, 전부 전기저항값 Rmin의 저항특성에 따른 터널자기저항소자를 배치하였지만, 여기서는 적어도 하나의 터널자기저항소자를 전기저항값 Rmax의 저항특성에 따른 터널자기저항소자에 제기록하여 배치한다. 도 6b를 참조하여, 여기서는 터널자기저항소자 TR1를 재기록하여 전기저항값 Rmax에 따른 저항특성으로 설정한다. 이것에 따라, 합성저항값이 도 6a에 표시되는 더미셀보다도 높아진다. 도 6c를 참조하여, 여기서는 다시 터널자기저항소자 TM7를 재기록하여 전기저항값 Rmax에 따른 저항특성으로 설정한다. 이것에 따라, 합성저항값이 더 도 6b에 표시되는 더미셀보다도높아진다.

이들 구성에 의해, 4개의 터널자기저항소자의 적어도 하나를 전기저항값 Rmax에 따른 저항특성을 갖는 터널자기저항소자에 설정하는 것에 의해, 더미셀의 합성저항값 Rda를 상승시켜 튜닝하는 것이 가능해진다.

도 7a∼도 7c를 참조하여, 여기서는, 도 6a∼도 6c에서 표시되는 더미셀에 다시 트랜지스터 GT가 설치된다. 트랜지스터 GT는, 터널자기저항소자 TR1 및 TM1의 접속노드 NA와 터널자기저항소자 TR2및 터널자기저항소자 TM2의 접속노드 NB 사이에 배치되고, 그 게이트는 제어신호 Ctr의 입력을 받는다.

여기서, 제어신호 Ctr를 입력함에 의해 접속노드 NA 및 NB가 전기적으로 결합된다. 즉, 노드 NA 및 노드 NB가 같은 전압레벨로 설정된다. 이것에 따라, 터널자기저항소자 TR1및 TR2이 병렬로 접속된다. 또한, 다른쪽의 터널자기저항소자 TM1및 TM2도 병렬로 되어, 이들 병렬접속된 터널자기저항소자의 쌍이 직렬로 접속된다.

도 7(a)에 도시된 더미셀의 구성에 있어서는, 제어신호 Ctr를 입력한 경우에 있어서도 합성저항은 변화하지않는다. 도 7b에 표시되는 더미셀의 구성에 있어서는, 제어신호 Ctr를 입력한 경우, 합성저항이 변동하여, 도 6b에서 설정되는 합성저항값을 더 조정할 수 있다. 또한, 도 7c에 표시되는 더미셀의 구성에 있어서도 마찬가지로 제어신호 Ctr를 입력한 경우, 합성저항이 변동하여, 도 6c에서 설정되는 합성저항값을 더 조정할 수 있다.

본 구성과 같이 제어신호 Ctr를 입력하여, 접속노드 NA 및 NB를 전기적으로결합하는 것에 의해, 합성저항이 변화되어, 더미셀의 합성저항값 Rda의 값을 더 튜닝하는 것이 가능해진다.

(실시예 1의 변형예)

본 발명의 실시예 1의 변형예는, 더미셀의 제조상에서 생기는 저항특성의 변동에 대응하는 것이 가능한 구성에 대해 설명한다.

도 8을 참조하여, 본 발명의 실시예 1의 변형예에 따른 더미셀운 직렬로 전기저항값 Rmin의 저항특성을 갖는 n개의 터널자기저항소자가 Y# 방향으로 접속되고, 더구나 그 직렬로 접속된 n개의 터널자기저항소자가 X# 방향으로 병렬로 n개 설치된 구성으로 되어 있다.

본 구성의 더미셀의 합성저항 Rda는 전기저항값 Rmin의 저항특성에 따른 1개의 터널자기저항소자의 저항값에 해당하고, 바이어스전압 Vdata의 1/n의 전압이 각 터널자기저항소자에 인가된다.

일례로서, 제조상의 변동에 의해 전기저항값 Rmin의 저항특성에 따른 터널자기저항소자의 전압의존성이 작은 경우, 즉 도 5에 표시되는 전기저항값 Rmin#의 저항특성과 같이 변화율(경사)가 흔들리는 경우에 관해서 설명한다.

여기서, 예를들면, n=3으로 하는 것에 의해, 더미셀의 합성저항 Rda는, 바이어스전압 Vdata의 1/3의 전압에 따른 1개의 터널자기저항소자의 저항값으로 설정할 수 있다. 도 5에 표시되는 전기저항값 Rmin#의 저항특성에 따른 경우에 있어서는, n=3으로 설정함에 의해 이상적인 중간저항값에 근사한 값으로 합성저항값 Rda를 설정할 수 있다.

즉, 전기저항값 Rmin의 저항특성을 갖는 터널자기저항소자의 n의 개수를 조정함에 의해 터널자기저항소자 1에 걸리는 바이어스전압을 조정하여, 이상적인 중간저항값에 근사한 값으로 합성저항값 Rda를 설정하는 것이 가능해진다.

이에 따라, 제조상에서 생기는 저항특성의 변동에 대응한 더미셀의 합성저항값을 조정하여, 더미셀과 선택 메모리셀에 있어서 충분한 저항차, 즉 통과전류차를 확보하는 것이 가능해져 고속이고 안정한 데이터 판독동작을 실행하는 것이 가능해진다.

(실시예 2)

본 발명의 실시예 2는, 실시예 1의 더미셀과는 다른 방식에 의해 중간저항값을 설정하는 더미셀의 구성에 관해서 설명한다.

도 9를 참조하여, 본 발명의 실시예 2에 따른 더미셀은, 터널자기저항소자 TM1와, 터널자기저항소자 TR1∼TRn과, 액세스 트랜지스터 ATR를 포함한다. 또한, 터널자기저항소자 TR1∼TRn 및 TM1은 초기 상태의 전기저항값 Rmin의 저항특성을 가진다.

터널자기저항소자 TR1∼TRn은, 서로 병렬로 각각 접속된다. 또한, 이 병렬로 접속된 터널자기저항소자 TR1∼TRn와 터널자기저항소자 TM1가 직렬로 접속된다.

여기서, 본 발명의 실시예 2에 따른 더미셀의 합성저항 Rdb는, 터널자기저항소자 TR1∼TRn의 합성저항 Rdm1과 터널자기저항소자 TM1의 저항값 Rdm2의 합으로설정된다. 합성저항 Rdm1은 터널자기저항소자 1개의 전기저항값 Rmin의 1/n의 값에 해당한다.

데이터 판독시에 있어서 선택 메모리셀에 대하여 바이어스전압 Vdata가 인가 된 경우, 합성저항 Rdm1 및 Rdm2의 저항비에 비례하여 저항분할된 전압이 병렬로 접속된 각 터널자기저항소자 TR1∼TRn 및 터널자기저항소자 TM1에 각각 인가된다.

여기서, n=1의 경우, 즉 터널자기저항소자 TR1및 TM1이 직렬로 접속된 구성에서는, 각각의 터널자기저항소자에 대하여 바이어스전압 Vdata/2의 전압이 인가된다. 합성저항 Rdb는, 합성저항 Rdm1 및 Rdm2의 합에 해당하고, 도 5를 참조하여 바이어스전압 Vdata/2의 전압에 대응하는 저항값의 2배의 값로 설정된다.

한편, n=∞의 경우, 합성저항 Rdm1은 0(=Rmin/n)가 된다. 따라서, 합성저항 Rdb는, 저항 Rdm2에 해당한다. 이것에 따라 터널자기저항소자 TM1에는 바이어스 전압 Vdata에 해당하는 전압이 인가된다. 합성저항 Rdb는, 도 5을 참조하여 전기저항값 Rmin에 따른 저항특성을 갖는 1개의 터널자기저항소자에 바이어스전압 Vdata를 인가한 경우의 저항값에 해당한다.

따라서, 병렬로 터널자기저항소자를 설치하는 개수를 조정함에 의해, 합성저항값 Rdb는 1개의 터널자기저항소자에 바이어스전압 Vdata/2의 전압을 인가한 경우 에 있어서의 전기저항값의 2배의 값으로부터 바이어스전압 Vdata를 인가한 경우의 전기저항값까지의 범위 내로 설정할 수 있다.

즉, 병렬로 접속하는 터널자기저항소자 TR1∼TRn의 개수를 소정의 개수로 설정하는 것에 의해, 선택 메모리셀에 바이어스전압 Vdata를 인가한 경우에 있어서의전기저항값 Rmax 및 Rmin의 중간의 이상적인 중간저항값으로 합성저항값 Rdb의 값을 설정하는 것이 가능해진다.

이것에 따라, 전압의존성에 따른 더미셀의 중간저항값을 정밀도 좋게 튜닝할 수 있어, 더미셀과 선택 메모리셀과의 충분한 저항차, 즉 통과전류차를 확보하는 것이 가능해져 고속이고 안정한 데이터 판독동작을 실행하는 것이 가능해진다.

(실시예 2의 변형예)

실시예 2에 있어서는, 병렬로 접속되는 터널자기저항소자를 소정의 개수에 설정함에 의해 더미셀의 합성저항 Rdb를 이상적인 중간저항값으로 설정하는 구성에 관해서 설명하였지만, 전술의 전기저항값 Rmax 및 Rmin의 저항특성은 제조단계에 있어서 변동이 생긴다.

도 10를 참조하여, 실시예 2의 변형예에 따른 더미셀은 도 9에 도시된 n개 설치된 터널자기저항소자에 k개(k: 자연수)의 터널자기저항소자를 병렬로 더 접속하여 구성된다.

이러한 구성에 의해 더미셀의 합성저항값 Rdb는, 설계단계에서 원하는 이상적인 중간저항값보다도 미리 낮게 설정할 수 있다.

이것에 따라, 초기 상태인 전기저항값 Rmin의 저항특성을 갖는 터널자기저항소자의 적어도 하나를 전기저항값 Rmax의 저항특성을 갖는 터널자기저항소자에 재기록하는 것에 의해, 설계단계에서의 합성저항값 Rdb의 값을 튜닝하여, 미조정을 행하는 것이 가능해진다.

따라서, 미리 합성저항값 Rdb를 낮게 설정하는 것에 의해, 제조단계에서의 변동에도 대응할 수 있는 동시에, 실시예 2보다도 더구나 전압의존성에 따른 더미셀의 중간저항값을 정밀도 좋게 튜닝할 수 있다. 이에 따라, 더미셀 및 선택 메모리셀에 있어서 충분한 저항차, 즉 통과전류차를 확보하는 것이 가능해져 고속이고 안정한 데이터 판독동작을 실행하는 것이 가능해진다.

(실시예 3)

본 발명의 실시예 3에 따른 도 11의 메모리 어레이는, 도 2의 메모리 어레이와 비교하여, 참조비트선 BLref 및 각 메모리셀행에 각각 대응하여 더미셀 대신에 더미셀유니트 DMCU를 설치한 점이 다르다. 그 밖의 점은 동일하기 때문에 그 상세한 설명은 반복하지 않는다.

참조비트선 BLref 및 리드워드선 RWL1, RWL2 및 RWLn에 각각 대응하여 더미셀유니트 DMCU1, DMCU2 및 DMCUn(이하, 총괄하여 더미셀유니트 DMCU로 칭한다)가 설치된다.

더미셀유니트 DMCU1는, 터널자기저항소자 TR1, TM1와, 액세스 트랜지스터 ATRd1를 포함한다. 더미셀유니트 DMCU1는, 직렬로 접속된 터널자기저항소자 TR1 및 TM1으로 구성되는 자기저항부 DTM1를 포함한다. 또한, 자기저항부 DTM1 및 액세스 트랜지스터 ATRd1이 직렬로 참조비트선 BLref와 접지전압 VSS 사이에 배치된다. 또한, 액세스 트랜지스터 ATRd1의 게이트는, 대응하는 리드워드선 RWL1과 전기적으로 결합된다. 또한, 더미셀유니트 DMCU2는, 직렬로 접속된 터널자기저항소자 TR2 및TM2으로 구성된 자기저항부 DTM2를 포함한다. 또한, 자기저항부 DTM2 및 액세스 트랜지스터 ATRd1가 직렬로 참조비트선 BLref와 접지전압과의 사이에 배치된다. 또한, 액세스 트랜지스터 ATRd2의 게이트는, 대응하는 리드워드선 RWL2과 전기적으로 결합된다. 다른 더미셀유니트에 관해서도 마찬가지이며, 그 상세한 설명은 반복하지 않는다.

이때, 이하에 있어서는, 터널자기저항소자 TR1∼TRn, TM1∼TMn을 총괄하여 각각 터널자기저항소자 TR, TM으로도 칭한다. 또한, 자기저항부 DTM1∼DTMn을 총괄하여 자기저항부 DTM으로도 칭한다.

여기서, 예를 들면, 인접하는 2개의 메모리셀행을 1조로서 대응하는 더미셀유니트 DMCU의 2개의 자기저항부 DTM을 각각 병렬로 전기적으로 결합한다. 도 11에 있어서는, 리드워드선 RWL1, RWL2에 각각 대응하는 메모리셀행을 1조로 하여, 각각 대응하는 더미셀유니트 DMCU1, DMCU2에 포함되는 자기저항부 DTM1, DTM2를 전기적으로 결합하여, 병렬접속으로 한다. 즉, 더미셀유니트 DMCU는, 인접하는 자기저항부를 서로 공유한 구성으로 되어 있다. 이와 같이, 인접하는 자기저항부를 서로 공유하는 구성으로 하는 것에 의해, 도 4에서 설명한 더미셀 DMC을 효율적이고 용이하게 각 메모리셀행에 대하여 설치하는 것이 가능해진다.

상기에 있어서는, 더미셀유니트 DMCU가 메모리셀행을 공유하도록 복수개, 열방향을 배치된 구성에 있어서, 2개씩의 더미셀유니트 DMCU를 1그룹으로 하고, 1그룹에 속하는 자기저항부를 전기적으로 결합하여, 더미셀을 형성하는 구성에 관해서 설명하여 왔지만, 1그룹은, 2개에 한정되는 것이 아니라, 더욱 복수의 소정개를 1그룹으로 하여 더미셀을 구성하는 구성에 관해서도 동일하게 적용가능하다.

이에 따라, 더미셀 DMC의 레이아웃 면적을 축소할 수 있다.

(실시예 3의 변형예)

본 발명의 실시예 3의 변형예에 따른 도 12의 메모리 어레이는, 도 11의 메모리 어레이와 비교하여, 인접하는 n개의 메모리셀행을 1그룹으로 하여 대응하는 n 개의 더미셀유니트 DMCU의 자기저항부 DTM의 일부를 각각 전기적으로 결합한 점이 다르다. 그 밖의 점은 동일하기 때문에 그 상세한 설명은 반복하지 않는다.

도 12에 있어서는, 리드워드선 RWL1, RWL2∼RWLn에 각각 대응하는 n 개의 메모리셀행을 1그룹으로 하여, 더미셀유니트 DMCU1, DMCU2∼DMCUn이 메모리셀행을 공유하도록 각각 설치된다. 더미셀유니트 DMCU1, DMCU2∼DMCUn에 각각 포함되는 자기저항부 DTM1, DTM2∼DTMn의 각각에 있어서, 터널자기저항소자 TR와 터널자기저항소자 TM과의 접속노드를 인접하는 자기저항부 DTM의 접속노드와 전기적으로 결합한다. 즉, 동일그룹에 속하는 더미 메모리셀 유니트 DMCU를 구성하는 n 개의 자기저항부 DTM 중 인접하는 터널자기저항소자 TR를 서로 공유한다.

이와 같이, n개의 자기저항부 DTM 중 인접하는 터널자기저항소자 TR를 서로 공유하는 구성으로 하는 것에 의해, 도 9에서 설명한 더미셀 DMC을 효율적이고 용이하게 각 메모리셀행에 대하여 설치하는 것이 가능해진다. 이에 따라, 더미셀 DMC의 레이아웃 면적을 축소할 수 있다.

이때, 본 실시예 3의 변형예에 있어서는, 더미셀 DMC의 터널자기저항소자 TR의 개수를 n개로서 설명하였지만, 이 개수는, 자유롭게 설정하는 것이 가능하며, 실시예 2에서 설명한 바와 같이 터널자기저항소자의 합성저항 Rdb의 전압의존성에 따라서 그 개수가 설계된다.

(실시예 4)

실시예 3의 변형예의 구성에 있어서는 n개의 인접하는 더미셀유니트 DMCU의 자기저항부의 일부를 공유함에 의해 도 4에서 설명한 더미셀의 레이아웃을 효율적이고 용이하게 실현하는 구성에 관해서 설명하였다.

본 실시예 4에 있어서는, 메모리셀행에 대응하여 설치되는 더미셀유니트의 개수와, 더미셀을 구성하기 위해서 공유되는 더미셀유니트의 원하는 개수가 일치하지 않은 경우의 메모리 어레이의 레이아웃 구성에 관해서 설명한다.

예를 들면, 메모리 어레이에 메모리셀행이 256행 미리 설치된 구성에 있어서, 메모리셀행을 공유하도록 배치되는 5개(n=5)의 인접하는 더미셀유니트 DMCU를 1그룹으로 하여 더미셀을 구성하는 경우에 관해서 생각한다.

도 13는, 메모리 어레이에 메모리셀행 R1∼R256이 미리 설정된 구성에 있어서, 5개의 더미셀유니트를 1그룹으로 하여 더미셀을 구성하는 블록개념도이다.

도 13를 참조하여, 더미셀 DS1을 구성한다. 5개의 더미셀유니트 DMCU는, 메모리셀행 R1∼R5에 대응하여 배치된다. 동일하게 하여, 더미셀유니트 DMCU를 순차 배치하면, 더미셀 DS52을 구성하는 5개의 더미셀유니트는, 메모리셀행 R256에 대응하는 1개의 더미셀유니트를 제외하고, 나머지의 4개에 관해서는, 메모리셀행에 대응하여 배치하는 것이 불가능하다.

본 실시예 4의 구성에 있어서는, 1그룹을 형성하는 더미셀유니트의 원하는 개수에 대응하여 미리 용장 메모리셀행을 설치한다.

도 13를 참조하여, 더미셀 DS52을 구성하는 나머지의 4개의 더미셀유니트에 각각 대응하여, 용장 메모리셀행 RM1∼RM4을 각각 설치한다.

즉, 미리 설정된 메모리셀행의 개수를 P로 하고, 공유되는 더미셀유니트의 개수를 Q로 한 경우에, P/Q의 나눗셈에 따른 우수리의 개수만큼 용장 메모리셀행을 설치한다.

더미셀유니트의 우수리에 대응하여 용장 메모리셀행을 설치하는 것에 의해, 메모리 어레이의 영역을 효율적으로 이용할 수 있다. 또한, 메모리 어레이를 구성하는 메모리셀행이 연속된 반복의 단위로 구성되기 때문에 메모리 어레이의 제조프로세스를 간이화하는 것이 가능해진다.

(실시예 5)

도 14에는, 본 발명의 실시예 5에 따른 제 1행, 제1열로부터 제4행, 제2열까지의 메모리셀 MC 및 더미셀 DMC이 표시된다. 여기서는 이들 메모리셀 및 더미셀에 대응하는 리드워드선 RWL1∼RWL4, 라이트워드선 WWL1∼WWL4 및 비트 BL1, BL2 및 참조비트선 BLref가 대표적으로 표시된다.

각 메모리셀 MC에서, 터널자기저항소자 TMR의 한쪽의 단부와 비트선 BL이 전기적으로 결합되고, 다른쪽의 단부는 콘택(130)을 통해 하층의 트랜지스터와 전기적으로 결합되어 있다.

도 15를 참조하여, 메모리셀 MC의 Z-Z#의 단면도에 있어서, 반도체기판(120) 상의 P형 영역(122)에 액세스 트랜지스터 ATR가 형성된다. 액세스 트랜지스터 ATR는, N형 영역인 소스·드레인영역(123, 124)을 갖고, 게이트영역은 리드워드선 RWL1과 전기적으로 결합한다. 드레인영역(124)은, 데이터 판독시에 센스전류(데이터 판독전류) 경로를 형성하기 위한 접지전압 VSS를 공급한다. 라이트워드선 WWL1에는 제 1 금속배선층 M1에 형성된 금속배선이 사용된다. 비트선 BL1에는 제 3 금속배선층 M3에 형성된 금속배선이 사용된다. 터널자기저항소자 TMR는, 비트선 BL1인 제 3 금속배선층 M3과 제 2 금속배선층 M2과의 사이에 배치된다. 콘택(130)는, 제 1 금속배선층 M1을 통해 드레인영역(123)과 제 2 금속배선층 M2을 전기적으로 결합한다.

다음에, 더미셀 DMC의 레이아웃에 관해서 설명한다.

다시 도 14를 참조하여, 더미셀 DMC은, 더미셀유니트 DMCU1와 DMCU2를 포함한다.

도 16에 도시된 더미셀 DMC은, 도 10의 실시예 4에서 설명한 더미셀과 같은 구성이지만, 직렬로 접속된 터널자기저항소자 TR1및 TM1의 접속관계에 있어서, 서로 같은 극성, 구체적으로는, 음극끼리가 전기적으로 결합되어 있다.

도 17를 참조하여, 도 14에 도시된 더미셀 DMC에서의 X-X#의 단면도에 있어서, 도 15에서 설명한 것과 같이 반도체기판(120) 상의 P형 영역(122)에 액세스 트랜지스터 ATRd1가 형성된다. 액세스 트랜지스터 ATRd1는, 제 1 및 제 2 금속배선층M1 및 M2을 통해 접속되는 콘택(140)에 의해 드레인영역(123)과 제 3 금속배선층 M3을 전기적으로 결합한다. 터널자기저항소자 TM1는, 제 3 금속배선층 M3과 제 2금속배선층 M2 사이에 배치된다. 이 제 3 금속배선층 M3에 의해 인접하는 더미셀유니트 DMCU1와 DMCU2가 전기적으로 결합된다.

도 18에 도시된 것과 같이, 도 14에 도시된 더미셀 DMC의 Y-Y#의 단면도에 있어서, 터널자기저항소자 TM1와 TR1가 제 2 금속배선층 M2을 통해 전기적으로 결합되고, 서로 같은 음극끼리가 전기적으로 결합된다.

또한, 터널자기저항소자 TR1와 접속되는 제 3 금속배선층 M3에는 참조비트선 BLref가 형성된다. 또한, 제 2 금속배선층의 하층에 형성되는 제 1 금속배선층 M1에는 라이트워드선 WWL1이 배치되고, 더구나 하층에는 트랜지스터의 게이트와 접속되는 리드워드선 RWL1이 배치된다.

터널자기저항소자 TM1와 TR1와의 접속관계에 있어서, 서로 다른 양극 및 음극끼리가 전기적으로 결합되는 경우에는, 도 19에 나타낸 바와 같이 콘택(128)을 통해 제 2 금속배선층 M2과 제 3 금속배선층을 전기적으로 결합하여, 제 3 금속배선층과 제 2 금속배선층 M2과의 사이에 터널자기저항소자 TM1를 배치해야 한다. 더구나, 콘택홀(129)을 통해 제 2 금속배선층 M2과 제 3 금속배선층 M3이 전기적으로 결합된다. 즉, 이 경우에 있어서는, 콘택 128 및 129을 새로 설치하여 제 3 금속배선층과 접속할 필요가 있다.

도 19에 도시된 구성으로부터 도 18에서 설명한 본 실시예의 레이아웃 쪽이 불필요한 콘택홀을 설치하는 일 없이 간단하게 더미셀유니트를 설계할 수 있다. 이것에 따라 간편하게 더미셀 DMC을 설계할 수 있다.

(실시예 5의 변형예)

실시예 5의 변형예에 따른 도 20의 레이아웃 패턴은, 도 14에 도시된 레이아웃 패턴과 비교하고 더미셀의 구성에 관해서 다르다. 그 밖의 점은 동일하기 때문에 그 상세한 설명은 반복하지 않는다.

도 2을 참조하여, 실시예 5의 변형예에서 설명한 더미셀의 모델도에 대해, 여기서는, 공유하는 더미셀유니트의 개수를 n=2로 하여 설명한다. 구체적으로는, 터널자기저항소자 TR1 및 TM1과의 접속노드와 터널자기저항소자 TR2 및 TM2의 접속노드가 서로 전기적으로 결합되어 있다.

이에 따라, 도 20를 다시 참조하여, 사선영역에서 표시되는 제 2 금속배선층을 사용하여 더미셀유니트 DMCU1와 DMCU2가 전기적으로 결합되어 있다.

도 22를 참조하여, 도 20에 나타낸 더미셀 DMC의 X-X#의 단면도는, 도 17에 나타낸 단면도와 비교하여 제 3 금속배선층 M3이 터널자기저항소자 TM1와 TM2로 전기적으로 분리하고 있는 점이 다르다. 그 밖의 점은 도 17에서 설명한 것과 동일하기 때문에 그것의 설명은 반복하지 않는다. 또한, Y-Y#의 단면도는 도 18에서 설명한 것과 마찬가지이다.

따라서, 실시예 5의 변형예에 따른 더미셀의 구성에 있어서도 동일하게 간편하게 더미셀유니트를 설계할 수 있다. 또한, 이것에 따라, 간편하게 더미셀 DMC을 설계할 수 있다.

(실시예 6)

전술한 실시예 5에 있어서는 더미셀유니트의 레이아웃, 구체적으로는 직렬로 접속된 터널자기저항소자 TR1및 TM1의 접속관계에 있어서, 동극성끼리가 전기적으로 결합된 구성에 관해서 설명하였다.

한편, 터널자기저항소자에 대하여 양의 방향으로 바이어스전압을 인가한 경우의 MR비와 음의 방향으로 바이어스전압을 인가한 경우의 MR비에서는 제조단계의 변동에 의해 그것의 특성이 다른 경우가 있다.

도 23을 참조하여, 양 및 음의 방향의 바이어스전압에 따른 MR비 특성은 비대칭이다. 이때, MR비는(Rmax-Rmin)/Rmin으로 표시된다.

이러한 경우, 전술한 실시예 5에서 도시된 직렬로 접속된 터널자기저항소자 TR1 및 TM1의 접속관계에 있어서, 동극성끼리가 전기적으로 결합된 경우에는, 양 및 음의 바이어스전압의 한쪽 및다른쪽이 터널자기저항소자에 걸린다. 그렇다면, 이 터널자기저항소자 TR1및 TM1의 저항값이 각각 다른 MR비 특성에 따라서 천이하여, 중간저항값의 설정에 있어서 그것의 미세조정이 대단히 곤란하게 된다.

따라서, MR비 특성이 양 및 음인 바이어스전압에 있어서, 비대칭인 경우에는, 터널자기저항소자 TR1 및 TM1의 접속관계에 있어서, 서로 양 또는 음의 바이어스전압이 인가되도록 접속한다. 구체적으로는, 터널자기저항소자 TR1및 TM1이 서로 다른 양극 및 음극끼리를 전기적으로 결합한다.

도 24를 참조하여, 본 발명의 실시예 6에 따른 더미셀의 구성에 의해, 터널자기저항소자 TR1 및 TM1의 저항값은, MR비 특성의 한쪽측의 특성에 따라서 천이하기 때문에 중간저항값의 설계를 용이하게 하는 것이 가능해진다.

이때, 본 실시예 6에 따른 터널자기저항소자 TR1 및 TM1을 실시예 5와 같은 레이아웃 구성으로 한 경우의 단면구조도는, 도 19에 있어서 설명한 Y-Y#의 단면구조도와 동일하다.

이번 개시된 실시예는 모든 점에서 예시에로서 제한적인 것이 아니라고 생각되여 할 것이다. 본 발명의 범위는 상기한 설명이 아니고 특허청구범위에 의해서 표시되고, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

본 발명의 일면에 따른 박막 자성체 기억장치에 따르면, 메모리셀의 자기저항소자가 양단 인가전압에 따라서 변화되는 특성을 갖고 있는 경우에, 그 특성에 대응하여 중간의 전기저항을 설계하기 때문에, 이상적인 중간저항값을 설정하는 것이 가능하게 되어, 데이터판독을 안정적이고 고속으로 실행할 수 있다.

본 발명의 또 다른 국면에 따른 박막 자성체 기억장치에 따르면, 소정개의 메모리셀행을 1 그룹으로 하여 배치된 더미 자기저항소자를 공유하여 더미셀을 구성하는 것이 가능하게 된다. 따라서, 더미셀을 설치하기 위해 각 메모리셀행마다 복수의 더미 자기저항소자를 배치할 필요가 없고, 더미 자기저항소자를 공유하는 것에 의해, 더미셀의 메모리 어레이 면적을 축소할 수 있다.

Claims (2)

1. 자기적으로 기록된 기억데이터를 유지하는 복수의 메모리셀을 구비하고,

   상기 각 메모리셀은, 상기 기억데이터에 따라서, 제 1 전기저항 및 상기 제 1 전기저항보다도 큰 제 2 전기저항의 한쪽을 갖는 자기저항소자를 포함하며,

   상기 제 1 및 제 2 전기저항의 각각은, 상기 자기저항소자의 양단에 인가되는 전압에 따라서 변화하는 특성을 갖고,

   데이터 판독시에 있어서, 제 1 전압과 접속되는 동시에, 상기 복수의 메모리셀 중의 선택 메모리셀을 거쳐 제 2 전압과 접속되어 판독전류의 공급을 받는 제 1 데이터선과,

   상기 제 1 및 제 2 전기저항의 중간의 전기저항을 갖도록 설계된 더미셀과,

   상기 데이터 판독시에 있어서, 상기 제 1 전압과 접속되는 동시에, 상기 더미셀을 거쳐 상기 제 2 전압과 접속되어 상기 데이터 판독전류의 공급을 받는 제 2 데이터선과,

   상기 제 1 및 제 2 데이터선의 통과전류차에 근거하여 판독데이터를 생성하는 데이터 판독회로를 더 구비하고,

   상기 더미셀은, 각각이 상기 자기저항소자와 기본적으로 동일한 특성을 갖는 복수의 더미자기저항소자를 포함하며,

   상기 각 더미자기저항소자는, 직렬로 접속된 다른 더미자기저항소자를 통해, 상기 제 2 데이터선과 접속되고, 상기 데이터 판독시에 상기 각 더미자기저항소자의 양단에 인가되는 전압은, 상기 자기저항소자보다도 작은 것을 특징으로 하는 박막 자성체 기억장치.
2. 행렬 형태로 배치되고, 각각이, 자기적으로 기록된 기억데이터를 유지하는 복수의 메모리셀과,

   상기 복수의 메모리셀의 행에 각각 대응하여 설치되고, 데이터 판독시에 선택적으로 활성화되는 복수의 리드워드선과,

   상기 복수의 메모리셀의 열에 각각 대응하여 설치되고, 상기 데이터 판독시에 상기 복수의 메모리셀 중의 선택 메모리셀과 선택적으로 접속되는 동시에, 데이터 판독전류의 공급을 받는 복수의 제 1 데이터선을 구비하고,

   상기 각 메모리셀은,

   상기 기억데이터에 따라서, 제 1 전기저항 및 상기 제 1 전기저항보다도 큰 제 2 전기저항의 한쪽을 갖는 자기저항소자와,

   대응하는 제 1 데이터선 및 소정 전압의 사이에 상기 자기저항소자와 직렬로 접속되고, 대응하는 리드워드선의 활성화에 응답하여 온되는 액세스소자를 포함하며,

   상기 제 1 및 제 2 전기저항의 각각은, 상기 자기저항소자의 양단에 인가된 전압에 따라서 변화하는 특성을 갖고,

   상기 박막 자성체 기억장치는,

   상기 제 1 및 제 2 전기저항의 중간의 전기저항을 갖도록 설계된 더미셀과,

   상기 데이터 판독시에 있어서, 상기 더미셀과 접속되는 동시에 상기 데이터 판독전류를 통과시키기 위한 제 2 데이터선과,

   상기 복수의 제 1 데이터선 중의 1개와 상기 제 2 데이터선의 통과전류차에 근거하여 판독데이터를 생성하는 데이터 판독회로를 구비하며,

   상기 각 더미셀은, 상기 복수의 메모리셀과 메모리셀행을 공유하도록 열방향을 따라서 배치된 복수의 더미셀유니트 중에서, 복수의 그룹으로 분할된 소정 개수씩의 더미셀유니트를 포함하고,

   상기 각 더미셀유니트는, 상기 제 2 데이터선과 공유하도록 메모리셀행에 대응하여 배치되며,

   상기 각 더미셀유니트는,

   상기 제 2 데이터선과 내부노드 사이에 접속된 제 1 더미자기저항소자와,

   대응하는 리드워드선의 활성화에 응답하여 온되고, 상기 소정전압과 상기 제 1 더미자기저항소자를 전기적으로 결합하는 더미 액세스 소자를 갖고,

   상기 내부노드는, 상기 복수의 그룹 중의 동일 그룹에 속하는 다른 더미셀유니트 내부의 상기 각 내부노드와 전기적으로 결합된 것을 특징으로 하는 박막 자성체 기억장치.