KR20030092777A - 전압 글리치 검출 회로, 그것을 구비하는 집적회로장치,그리고 전압 글리치 어택으로부터 집적회로장치를보호하는 장치 및 방법 - Google Patents

전압 글리치 검출 회로, 그것을 구비하는 집적회로장치,그리고 전압 글리치 어택으로부터 집적회로장치를보호하는 장치 및 방법 Download PDF

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Abstract

본 발명의 전압 글리치 검출회로는 서로 상이한 커패시턴스의 입력단자들을 갖는 전압비교기를 구비한다. 상기 전압비교기의 두 입력단자들에는 분압회로들이 각각 연결된다. 상기 분압회로들은 공급전압을 공통적으로 제공받는다. 상기 분압회로들의 출력들 중 어느 하나는 상기 전압비교기로 그것의 기준전압으로서 제공되고 다른 하나는 상기 전압비교기로 그것의 글리치 검출전압으로서 제공된다. 본 발명의 전압 글리치 검출회로는 그 구성이 간단하고 저전력으로 동작가능하기 때문에 스마트 카드 등과 같은 저전력 집적회로장치에 유용하게 적용될 수 있다.

Description

전압 글리치 검출 회로, 그것을 구비하는 집적회로장치, 그리고 전압 글리치 어택으로부터 집적회로장치를 보호하는 장치 및 방법{Circuit For Detecting A Volatage Glitch, An Integrated Circuit Device Having The Same, And An Apparatus And Method For Securing An Integrated Circuit Device From A Voltage Glitch Attack}
본 발명은 전압 글리치 검출회로에 관한 것이다.
또, 본 발명은 반도체 집적회로장치에 관한 것으로, 더 구체적으로는 글리치 어택으로부터 집적회로 스마트 카드를 보호하는 회로에 관한 것이다.
스마트 카드는, 중앙처리장치(CPU) 또는 마이크로 프로세서, 운영체제(Chip Operating System: COS), 그리고 안전한 저장영역으로서의 EEPROM(Electrically Erasable and Programmable Read Only Memory) 등을 포함하는 집적회로(IC) 칩이일반적인 신용카드와 동일한 재질과 사이즈인 플라스틱 카드의 표면에 부착된 전자식 카드이다.
스마트 카드에서는, 단순히 메모리만 내장된 메모리 카드에서와는 달리, 정보의 저장과 처리가 가능하다. 스마트 카드 내에 저장된 데이터 및 프로그램들에 대한 읽기, 쓰기 작업, 지우기 작업, 그리고 스마트 카드와 그 외부 간의 통신은 스마트 카드 자체의 물리적인 보안과 정교한 암호 기법을 통해서 엄격히 통제, 보호된다. 이와 같은 특성들로 인해, 예컨대, 휴대전화 사용료의 지불, 인터넷 은행에 접속할 때의 신원 확인, 주차비나 지하철, 기차, 버스 등의 운임의 지불, 별도의 양식에 기재하지 않고서도 병원이나 의사에게 직접적인 개인정보 제공, 인터넷 전자상점에서의 물품 구입, 주유소에서의 주유 등 여러 분야에서 사용된다.
이상과 같은 기능을 하기 위해서는 스마트 카드 내부에 탑재된 집적회로 칩에 현금을 충전하거나 신용카드의 정보나 번호, 개인의 신상명세 등이 저장되어야 한다. 따라서 스마트 카드의 안전한 사용을 위해서는 스마트 카드 내부 칩에 저장된 정보에 대한 보안이 필수적이다.
근래에 스마트 카드의 사용이 증가하면서 스마트 카드 IC에 대한 보안기술이 많이 등장하고 있지만, 그에 반하여 보안기술을 깨뜨려 금전적 이익 등을 얻으려는 어택(attack) 기술 또한 매우 다양하게 등장하고 있다.
스마트 카드의 승인되지 않은 접근은 "부정조작(tampering)"이라 불리며, 스마트카드에 대한 부정조작은 일반적으로 행해지고 있다. 부정조작 기술은 크게 4가지 중요한 어택 기술들 즉, 마이크로프로브 기술(microprobing technique), 소프트웨어 어택 기술(software attack technique), 도청 기술(eavesdropping technique), 그리고 오류 생성 기술(fault generation technique)로 구분될 수 있다.
상기 마이크로프로브 기술은 칩 표면을 직접 액세스하기 위해 사용될 수 있다. 상기 소프트웨어 어택 기술은 프로세서의 일반적인 통신 인터페이스를 이용하며 프로토콜에서 발생되는 보안 취약점(security vulnerability), 암호 알고리즘, 또는 알고리즘 실행을 활용한다. 도청 기술은 모든 공급 및 인터페이스 접속들의 아날로그 특성들과 정상적인 동작 동안 프로세서에 의해서 생성되는 전자기 방사를 측정한다. 오류 생성 기술은 비정상적인 환경 조건을 이용하여 추가적인 접근을 제공하는 프로세서의 오동작을 생성한다. 상기 마이크로프로브 기술은 직접적인 어택(invasive attack technique)이며, 이 기술은 많은 시간을 필요로 한다. 나머지 기술들은 간접적인 어택 기술(non-invasive attack technique)이다.
상기 간접적인 어택 기술로서, 글리치 어택(glitch attach) 기술은 스마트 카드가 예측 불가능하게 동작되도록 외부로부터 인가되는 신호 또는 전원에 이상한 신호를 가함으로써 스마트 카드를 마음대로 해킹하는 것을 말한다.
예컨대, 스마트 카드 내부 칩을 구동하기 위한 동작전압에 글리치를 주어 EEPROM으로부터 데이타를 유출하는 방법이 시도될 수 있다.
글리치 어택의 일예로서, 스마트 카드 내부 칩을 구동하기 위한 동작전압에 하이 글리치가 발생할 경우 나타나는 문제점을 이하에서 구체적으로 설명한다. 스마트 카드와 스마트 카드 단말기 사이의 통신은 아래와 같은 일련의 연속적인 동작을 통하여 이루어진다. 먼저, 카드 단말기로의 카드의 삽입(접촉식 스마트 카드의 경우)시 카드와 카드 단말기가 상호 접속된다. 카드 단말기는 카드로 전원전압과 함께 리세트 신호를 제공하고, 카드는 전원전압으로부터 칩을 동작시키기 위한 일정전압의 칩 동작전압(Vdd)을 얻는다. 리세트 신호에 의해 카드가 리세트되면, 카드는 리세트 응답(Answer To Reset: ATR)을 발생하는데, 이로써 카드와 단말기 사이의 정보교환이 이루어진다. ATR 구조는 ISO/TEC 7816 part 3에 정의되어 있으며, 카드 칩의 물리적 특성, 교환 프로토콜의 논리적 특성 등을 나타내는 파라미터로 이루어진다.
ART 전송을 위해서 스마타 카드 칩 내부의 EEPROM 특정 번지로부터 n개의 데이타를 리드(READ)할 때, 칩 동작전압(Vdd)을 아주 짧은 시간 동안 급작스럽게 증가 시키는 하이 글리치가 발생하면, EEPROM의 ffh 번지로부터 모든 데이타가 리드되는 EEPROM 덤프(Dump)가 발생한다.
따라서, 본 발명의 목적은 전압 글리치를 정확하게 검출할 수 있는 전압 글리치 검출회로를 제공하는 것이다.
본 발명의 다른 목적은 전압 글리치로부터 내부 정보를 안전하게 보호할 수 있는 집적회로장치 및 그 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 전압 글리치로부터 내부 정보를 안전하게 보호할 수 있는 스마트 카드의 보안 회로 및 그 방법을 제공하는 것이다.
도 1은 본 발명에 따른 글리치 검출 회로를 개략적으로 도시한 회로도이다.
도 2a 내지 도 2d는 도 1의 분압 노드들의 전압파형을 개략적으로 도시한 것으로, 도 2a 및 도 2d는 하이 글리치가 발생하는 경우를 그리고 도 2b 및 도 2c는 로우 글리치가 발생하는 경우를 각각 보여주고 있다.
도 3은 본 발명에 따른 하이 글리치 검출 회로의 상세회로도이다.
도 4는 본 발명에 따른 로우 글리치 검출 회로의 상세회로도이다.
도 5는 본 발명에 따른 하이 글리치 및 로우 글리치를 모두 검출 할 수 있는 글리치 검출 회로를 개략적으로 도시한 회로도이다.
도 6a 및 도 6b는 도 5의 글리치 검출회로에서 하이 글리치 및 로우 글리치가 발생했을 때의 각 전압비교기 입력이 되는 노드 전압 파형을 개략적으로 도시한 전압 파형도이다.
도 7은 본 발명에 따른 글리치 검출 회로를 구비한 스마트 카드의 구성을 개략적으로 도시한 블록도이다.
도 8은 도 7의 글리치 검출기의 바람직한 실시예의 상세회로도이다.
*도면의 주요 부분에 대한 부호의 설명
100, 300, 400, 500, 700, 800 : 글리치 검출 회로
120:전압분배 수단 140:전압비교 수단
160, 360,462,562,564,762,764:버퍼링 수단
180, 380, 480, 580, 880:검출신호
122,322,422,522,822:제1전압분배회로
124,324,424,524,824:제2전압분배회로
526,826;제3전압분배회로
142, 342, 542, 544, 742, 744:전압비교기
상기 목적을 달성하기 위하여, 본 발명은 집적회로 칩을 구동하기 위한 칩 동작전압을 전압분배회로에 의해 소정의 전압차를 가지는 전압들로 분배하여 이들 분배된 전압들을 전압비교기의 두 입력전압으로 사용한다. 전압비교기는 이들 두 전압들의 전압차에 의해 출력 신호를 발생한다. 본 발명은, 별도의 전원공급원을 사용하여 전압비교기에 공급하지 않고, 칩을 구동하기 위한 칩 동작전압으로 부터 두 전압들을 형성(분압)하여 이를 전압비교기의 입력전압들로 사용한다. 상기 전압분배회로는 각각 칩 동작전압 및 접지 사이에 직렬로 연결된 적어도 두 개의 저항들을 포함하는 제1전압분배회로 및 제2전압분배회로로 구성된다. 각 전압분배회로들은 두 저항들 사이의 노드(제1노드 및 제2노드)의 전압을 전압비교기의 입력전압으로 사용한다. 이때, 어느 한 노드 및 접지 사이에 큰 커패시턴스를 갖는 커패시터 연결하여 그 노드에서의 전압 상승 또는 하강 시간, 즉 커패시터의 충전시간 또는 방전시간을 크게한다. 따라서 상기 칩 동작전압을 아주 짧은 시간 동안 증가 또는 감소시키는 하이 또는 로우 글리치가 발생하면, 큰 용량(커패시턴스)의 커패시터를 갖는 노드에서는 커패시터의 충방전 시간이 크기 때문에 노드 전압의 변동이 아주 미약하다. 하지만 커패시터를 갖지 않는 다른 노드의 전압은 발생한 글리치에 반응하여 즉각적으로 변동하여 상기 커패시터를 갖는 노드에서의 전압 보다 크도록 증가하거나 또는 작도록 감소하게 된다. 이에 따라, 칩 동작전압에 아주 짧은 시간동안 글리치가 발생하면, 전압비교기 출력 신호의 상태가 변하기 때문에 글리치를 검출할 수 있다.
큰 커패시턴스의 커패시터를 가지는 노드의 전압을 전압비교기의 기준 전압(비반전입력단 전압)으로 하고, 커패시터를 갖지 않는 노드의 전압을 전압비교기의 검출 전압(반전입력단 전압)으로 한다. 칩 동작전압과 접지 사이에 연결되는 저항들의 크기를 조절하여 기준 전압을 검출 전압 보다 더 크게하면, 하이 글리치를 검출할 수 있다. 반대로, 검출 전압이 더 크면, 로우 글리치를 검출할 수 있다. 또한 기준 전압을 공급하는 노드에 커패시터를 접지시키기 않고 검출 전압을 공급하는 노드에 큰 커패시턴스의 커패시터를 접지시킬 수 있다. 이 경우, 기준 전압이 검출 전압 보다 크면, 로우 글리치를 검출하고, 반대로 검출 전압이 더 크면 하이 글리치를 검출할 수 있다.
한편, 회로의 안정성을 위해 커패시터를 갖지 않는 노드에도 작은 커패시턴스를 갖는 커패시터를 접지시킬 수 있다. 이 경우, 커패시턴스가 작아 커패시터의 충방전 시간(즉, 노드 전압의 상승 및 하강 시간)이 아주 짧게된다. 따라서, 글리치가 발생하면, 큰 커패시턴스의 커패시터를 갖는 노드의 경우 상술한 바와 같이 노드 전압 변동 폭이 아주 미약하고, 작은 커패시턴스의 커패시터를 갖는 노드의 경우 노드 전압 변동 폭이 크기 때문에, 전압비교기 출력 신호의 상태가 변하여 글리치를 검출할 수 있다.
본 발명에서 전압 비교기에 입력되는 두 전압들의 전압차는 검출하고자 하는 글리치의 스펙에 의존하며, 단순히 저항들의 크기를 조절함으로써 용이하게 전압차를 형성할 수 있다. 커패시터의 커패시턴스(또는 두 커패시터의 커패시턴스 차이)는 전압비교기의 전압차, 글리치 발생 시간 등을 고려하여 다양하게 결정할 수 있으며, 글리치가 발생할 경우 각 노드에서의 전압차가 글리치 발생전후에서 서로 다른 부호를 갖도록 결정한다.
상술한 검출회로에 전압비교기를 하나 더 추가하면, 로우 글리치 및 하이 글리치를 모두 검출 할 수 있다. 추가적인 전압비교기의 두 입력전압들을 제공하기 위해 제3전압분배회로를 더 구비한다. 추가적인 전압비교기는 제3전압분배회로로 부터 일 전압을 공급 받고, 상기 제1 및 제2전압분배회로 중 어느 하나로 부터 일 전압을 공급받아 이들 두 전압들의 전압차에 의해 출력 신호를 발생한다. 즉, 상기 제1 및 제2전압분배회로 중 어느 하나는 두 전압비교기들에 동시에 전압을 공급한다. 예컨대, 제2전압분배회로가 두 전압비교기들의 기준 전압을 공급하고, 제1전압분배회로가 한 전압비교기의 검출 전압을, 제3전압분배회로가 다른 전압비교기(추가적인 전압비교기)의 검출 전압을 공급한다. 이경우, 제2전압은 제1전압 및 제3전압 사이의 전압을 가지며, 제2전압분배회로의 제2노드가 큰 커패시턴스의 커패시터를 구비한다. 제3전압이 제1전압보다 크다고 할 경우, 하이 글리치가 발생하면 제1전압비교기의 출력 신호 상태가 변하기 때문에 하이 글리치를 검출할 수 있다. 또, 로우 글리치가 발생하면, 제3전압비교기의 출력 신호 상태가 변하기 때문에 로우 글리치를 검출할 수 있다.
상기 목적들을 달성하기 위한 외부 글리치 어택으로부터 집적회로장치를 보호하는 방법은, 상기 집적회로장치의 동작전압을 사용하여 기준전압 및 검출전압을 생성하는 단계와, 상기 기준전압은 상기 검출전압에 비해 글리치변화에 둔감하며, 상기 기준전압 및 검출전압을 비교하여 상기 집적회로장치의 동작전압에 발생한 글리치 어택을 검출하는 단계와 그리고 상기 글리치 어택이 검출될 때 강제적으로 상기 집적회로장치를 리셋시키는 단계를 포함한다.
상술한 본 발명의 글리치 검출 회로에 따르면, 비교기에 입력되는 두 전압 공급을 위해 별도의 전원공급원을 사용하지 않고 칩 동작전압을 분배하여 사용함으로써, 회로가 간단해지고, 제작비용이 감소하게 된다.
또한 검출하고자 하는 글리치 크기에 맞추어 칩 동작전압으로 부터 소정의 전압차를 가지는 전압들을 용이하게 분배할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 전압 글리치 검출기의 바람직한 실시예들에 대해서 상세히 설명한다.
도1은 본 발명의 하이 또는 로우 글리치를 검출할 수 있는 글리치 검출 회로를 개략적으로 도시한 회로도이다. 도1에서, 본 발명을 보다 명확하게 하고 도를 간략하게 하기위해서, 본 발명에 따른 글리치 검출 회로 및 중앙처리장치만을 도시하였다. 본 발명에 따른 글리치 검출 회로(100)는, 집적회로 칩을 구동하기 위한 동작전압(VDD)에 발생하는 글리치를 검출하는 것을 일 특징으로 한다. 또한 본 발명에 따른 글리치 검출 회로(100)에 따르면, 전압비교기의 두 입력단에 공급되는 전압들이 별도의 전압공급원으로 부터 제공되는 것이 아니고, 집적회로 칩을 구동하기 위한 동작전압을 분압하여 사용하는 것을 다른 특징으로 한다.
도1을 참조하여 본 발명의 일 실시예에 따른 글리치 검출 회로의 동작을 설명한다. 본 발명의 일실시예에 따른 글리치 검출 회로(100)는, 칩 동작전압(VDD)을 제공받는 검출기입력단(DIN), 검출기입력단(DIN)에 제공된 칩 동작전압(VDD)을 소정의차를 갖는 전압들(V1 및 V2)로 분압하는 전압분배회로(120), 전압분배회로(120)에 의해 분압된 전압들(V1 및 V2)을 두 입력단들(COMPIN1및 COMPIN2)을 통해 입력받아 이들 두 입력전압들의 전압차에 의해 출력단(COMPout)에 비교 신호(Vcomp)를 발생하는 전압비교기(140), 그리고 전압비교기(140) 출력단(COMPOUT)의 비교 신호(Vcomp)를 버퍼링하여 검출기출력단(DOUT)에 검출신호(gltdet, 180)를 발생하는 버퍼링 수단(160)을 포함한다. 검출기출력단(DOUT)은 글리치가 발생하고 있지 않을 때에는 논리 하이 상태의 검출신호(180)를 발생하고, 글리치가 발생하면 논리 로우 상태의 검출심호를 발생하여 CPU(200)를 리세트 시켜 집적회로 칩을 강제적으로 리세트시킨다.
전압분배회로(120)는 검출기입력단(DIN)의 칩 동작전압(VDD)을 제1전압(V1)으로 분압하는 제1전압분배회로(122) 및 제2전압(V2)으로 분압하는 제2전압분배회로(124)를 포함한다. 제1전압분배회로(122)는 검출기입력단(DIN)과 접지(GND) 사이에 직렬로 순차적으로 연결된 두 개의 저항들(R12, R11)을 포함한다. 이로 인해 상기 두 저항들(R12, R11) 사이의 노드(제1노드, S1)에는 아래 수식1에 의해 제1전압(V1)이 형성된다.
수식1: 제1전압(V1)= (DIN)*()
그리고, 제2전압분배회로(124)는 검출기입력단(DIN)과 접지(GND) 사이에 직렬로 연결된 두개의 저항들(R22, R21)을 포함한다. 이로 인해 상기 두 저항들(R22, R21) 사이의 노드(제2노드, S2)에는 아래 수식2에 의해 제2전압(V2)이 형성된다.
수식2: 제2전압(V2)= (DIN)*()
이때, 제1전압(V1) 및 제2전압(V2)은 각각 상기 두 저항들(R12 및 R11, R22 및 R21)의 크기에 의해 좌우되며, 이들 두 전압들의 전압차(V2-V1)는 검출하고자 하는 글리치의 크기에 좌우된다. 본 발명에 따르면, 상기 제1전압 및 제2전압은, 상기 저항들(R12, R11, R22, R21)의 비율을 적절히 조절함으로써 상기 칩 동작전압(VDD)으로부터 용이하게 설정될 수 있다.
제1전압분배회로(122)에 의해 얻어진 제1전압(V1)은 전압비교기(140)의 제1입력단(COMPIN1, 반전입력단(-))에 공급되어 전압비교기(140)의 검출 전압으로 작용한다. 제2전압분배회로(124)에 의해 얻어진 제2전압(V2)은 전압비교기(140)의 제2입력단(COMPIN2, 비반전입력단(+))에 공급되어 전압비교기(140)의 기준 전압으로 작용한다. 본 발명에 따르면, 전압비교기(140)에 입력되는 두 전압들이 모두 칩 동작전압으로부터 얻어진다. 따라서, 별도의 기준 전압을 제공하기 위한 수단이 필요없다. 전압비교기(140)는 검출 전압(V1)이 기준 전압(V2)보다 크면 그 출력단(COMPOUT)에 논리 로우 상태의 비교 신호를 발생하고, 반대로 검출 전압(V1)이 기준 전압(V1) 보다 작으면 그 출력단(COMPOUT)에 논리 하이 상태의 비교 신호를 발생한다.
또한, 본 발명에 따르면, 제1전압분배회로(122)는 제1노드(S1) 및 접지 사이에 제1커패시터(C1)를 구비하고, 제2전압분배회로(124)는 제2노드(S2)와 접지 사이에 제2커패시터 (C2)를 구비한다. 바람직하게는, 제1커패시터(C1) 및 제2커패시터(C2)는 커패시턴스가 큰 차이를 나타내며, 둘 중 어느 하나의 커패시터(예컨대 C2)는 큰 값의 커패시턴스를 갖고 다른 하나(예컨대 C1)는 아주 작은 값의 커패시턴스를 갖는다.
따라서, 검출기 출기입력단(DIN)의 전압을 순간적으로 아주 짧은 시간 동안 증가시키는 하이 글리치가 발생할 때, 제2전압분배회로(124)의 제2노드(S2) 및 접지사이에 큰 커패시턴스의 커패시터(C2)가 연결되어 있기 때문에, 제2노드(S2)에서의 초기 제2전압(V2)은 지연되면서 천천히 그리고 아주 조금 증가한 후 다시 초기 제2전압(V2)으로 돌아간다(도2a 참조). 이는 제2커패시터(C2)의 커패시턴스가 크기 때문에 커패시터(C2)의 충전시간이 길어지며(즉, 하이 글리치 발생에따른 전압 상승시간이 길어지며), 커패시터가(C2) 충분히 충전되기 전에 발생한 하이 글리치가 사라지기 때문이다. 이에 반해, 제1전압분배회로(122)의 제2노드(S1) 및 접지 사이에는 아주 작은 커패시턴스의 커패시터(C1)가 연결되어 있기 때문에, 제1노드(S1)에서의 초기 제1전압(V1)은 실질적으로 지연없이 빠르게 그리고 제2노드(S2)의 전압 보다 크게 증가한 후 다시 초기 제1전압(V1)으로 돌아간다. 이는 제1커패시터(C1)의 커패시턴스가 작기 때문에 커패시터 충전시간이 짧아(즉, 하이 글리치에 따른 전압 상승 시간이 짧아) 글리치 발생 시간 동안 커패시터(C1)가 충분히 충전되기 때문이다. 따라서 전압비교기(140) 제2입력단(COMPIN2)에 공급되는 제2노드(S2)에서의 글리치 전압보다 전압비교기(140) 제1입력단(COMPIN1)에 공급되는 제1노드(S1)에서의 글리치 전압이 더 높게된다. 결과적으로, 전압비교기(140)에 입력되는 두 전압의 크기가 반대로 되어 전압비교기(140) 출력단(COMPOUT)의 출력 신호 상태가 논리 하이에서 논리 로우로 바뀌게 된다. 결과적으로 전압비교기(140) 출력단에 발생한 신호가 버퍼링 수단(160)을 통해 검출기출력단(DOUT)에서 논리 로우의 글리치 검출신호(gldec)를 발생하게 되고 이에 따라 중앙처리장치(180)가 리세트된다.
상기 실시예에서, 제1노드(S1)의 작은 커패시턴스의 커패시터(C1)는 형성하지 않을 수 도 있다. 이상적으로 커패시터 충전시간이 0이 되기 때문에 제1노드(S1)에서의 전압 상승 시간을 0으로 할 수 있기 때문이다.
본 발명에서 두 커패시터들의 커패시턴스의 크기 및 차이는, 전압비교기 두 입력단들에 제공되는 두 전압들의 전압차 및 검출하고자 하는 글리치 스펙에 따라 적절히 선택되며 이러한 커패시터들의 커패시턴스 차이는 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다양하게 변경될 수 있다.
또한 각 노드들에서의 시정수(R11*C1, R21*C2)를 다르게 하여, 즉 큰 커패시턴스의 커패시터(C2)를 갖는 노드(예컨대, S2)에서의 시정수(C2*R21)를 작은 커패시턴스의 커패시터(C1)를 갖는 노드(예컨대, S1)에서의 시정수(C1*R11) 보다 더 크게 하면(R11*C1 ＞ R21*C2) 글리치 검출에 있어서 더 효과적일 것이다. 따라서 커패시턴스의 차이가 크게 나지 않더라도 각 노드들에 연결된 저항들의 크기를 적절히 조절함으로써 시정수에 큰 차이를 두어 글리치를 검출 할 수 도 있다.
도2a 및 도2b는 도1의 글리치 검출 회로(100)에 있어서, 칩 동작전압(VDD) 에 하이 글리치 및 로우 글리치가 발생했을 때의 전압비교기(140)의 두 입력단들에 공급되는 글리치 전압 파형을 개략적으로 도시한 도면이다.
도1의 글리치 검출 회로(100)에서, 제2전압(V2)이 제1전압(V1)보다 높고(V2＞V1) 제2커패시터(C2)의 커패시턴스가 제1커패시터(C1)의 커패시턴스보다 큰 경우(C2＞C1)를 생각해 보자. 즉, ()를 () 보다 작게 함으로써 용이하게 제1전압(V1)보다 큰 제2전압(V2)을 형성할 수 있다. 이 경우, 버퍼링 수단(160)은 반전기 두개가 연속하여 이루어지며, 글리치 검출 회로(100)는 하이 글리치를 검출 할 수 있다.
구체적으로 설명을 한다. 글리치 검출 회로(100)가 정상적으로 동작하고 있을 때(글리치 발생이 없을 때), 기준 전압인 제2전압(V2)이 검출 전압인 제1전압(V1)보다 높기 때문에 전압비교기(140)는 그 출력단(COMPOUT)에 논리 하이(논리 '1') 상태의 비교 신호를 생성한다. 비교기출력단(COMPOUT)에서 생성된 논리 하이의 비교 신호가 반전기 두개로 이루어진 버퍼링 수단(160)을 통과하여 결과적으로 검출기출력단(DOUT)에서 논리 하이 상태의 검출신호(180)가 발생한다.
이제, 아주 짧은 시간 동안 칩 동작전압(VDD)을 급작스럽게 증가시키는 글리치(하이 글리치, Vglh)가 발생했다고 하자. 이에 따라, 초기(글리치 발생전) 전압비교기의 제1입력전압인 제1전압(V1)을 나타내는 제1노드(S1) 및 초기 전압비교기의 제2입력전압인 제2전압(V2)을 나타내는 제2노드(S2)에 각각 초기 전압들 보다 큰 글리치 전압들(Vglh1, Vglh2)이 아래 식3 및 식4에 의해 나타날 것이다.
식3:제1노드(S1)의 제1글리치 전압(Vglh1)=V1+ (Vglh)*()
식4:제2노드(S2)의 제2글리치 전압(Vglh2)=V2+(Vglh)*()
하지만, 제2전압분배회로(124)의 제2노드(S2)와 접지 사이에 큰 커패시턴스의 커패시터(C2)가 연결되어 있기 때문에, 식4의 우변의 두번째 항의 값((Vglh)*())은 지연되면서 천천히 그리고 아주 조금 증가한다(ΔV2). 즉, 제2노드에서의 글리치 전압(Vglh2)은 아주 짧은 시간 동안 발생된 글리치를 충분히 따라가지 못하여 글리치 발생전 제2전압(V2)과 거의 비슷한 크기를 나타낸다. 이는 큰 커패시터(C2)가 큰 커패시턴스를 가지기 때문에 충전시간이 길기 때문이다. 따라서, 도2a에 도시된 바와 같이 초기 제2전압(V2)과 거의 비슷한 크기의 제2글리치전압(Vglh2)이 제2노드(S2)에 나타나 전압비교기(140)의 제2입력단(COMPIN2)에 공급된다. 한편, 제1전압분배회로(122)는 작은 커패시턴스의 커패시터(C1)을 구비하기 때문에, 식3의 우변의 두번째 항의 값((Vglh)*())은 실질적으로 지연없이 빠르게 초기 제1전압(V1)으로부터 크게 증가한다(ΔV1). 제1노드에서의 제1글리치 전압(Vglh1)은, 제2노드의 글리치 전압(Vglh2) 보다 크게 된 후 다시 초기제1전압(V1)으로 된다. 즉, 커패시턴스가 작기 때문에, 발생된 글리치를 실질적으로 따라간다. 제2노드의 제2글리치 전압(Vglh2) 보다 큰 제1글리치전압(Vglh1)이 전압비교기(140)의 제1입력단(COMPIN1)에 공급된다. 결과적으로 전압비교기(140)의 출력단(COMPOUT)에서 논리 로우 신호가 발생한다. 발생된 논리 로우 신호가 버퍼링 수단(160)을 거처 검출기출력단(DOUT)에서 논리 로우의 검출신호(180)가 발생되고 이 신호에 의해 중앙처리장치가 리세트 된다. 따라서, 하이 글리치를 검출한다.
한편, 도1의 글리치 검출 회로에서, 제1전압(V1)이 제2전압(V2)보다 높고(V1＞V2) 제2커패시터(C2)의 커패시턴스가 제1커패시터(C1)의 커패시턴스보다 큰 경우(C2＞C1)를 생각해 보자. 즉, ()를 () 보다 크게 함으로써 원하는 전압 V1 및 V2를 얻을 수 있다. 이 경우, 버퍼링 수단(160)은 반전기 한개로 이루어지며, 글리치 검출 회로(100)는 로우 글리치(아주 짧은 시간 동안 동작전압을 급작스럽게 감소시키는 글리치)를 검출 할 수 있다.
회로가 정상적으로 동작하고 있을 때(로우 글리치 발생이 없을 때), 제1전압(V1)이 제2전압(V2)보다 높기 때문에 전압비교기(140)는 그 출력단(COMPOUT)에 논리 로우 상태(논리 '0')의 비교 신호를 생성한다. 출력단(COMPOUT)에서 생성된 논리 로우 비교 신호가 버퍼링 수단(160)을 지나 결과적으로 검출기출력단(DOUT)에서 논리 하이 상태의 검출 신호가 발생한다.
하지만, 동작전압에 로우 글리치가 발생하면, 도2b에 도시된 바와 같이, 제2노드(S2)에는, 제2전압(V2) 보다 아주 조금 작은(ΔV2) 제2글리치 전압(Vgll2)이 나타나 전압비교기(140)의 제2입력단에 공급된다. 하지만, 제1노드(S1)에는 초기 제1전압(V1)보다 매우 크게(ΔV1) 감소하여 제2노드(S2)의 제2글리치 전압(VglL2) 보다 작은 제1글리치 전압(Vgll1)이 나타나서 전압비교기(140)의 제1입력단에 공급된다. 이에 따라 전압비교기(140)의 출력단(COMPOUT)에 논리 하이의 비교신호가 발생하고 버퍼링 수단(160)을 거처 논리 로우의 검출신호(180)가 검출기출력단(DOUT)에 발생하여 중앙처리장치를 리세트 시킨다.
상술한 실시예로 부터, 다음과 같은 여러 변형 실시예가 가능하다. 즉, 제1전압(V1)을 제2전압 보다 작게 하고(V1＜V2) 제1커패시터(C1)의 커패시턴스를 제2커패시터(C2) 보다 크게하면(C1＞C2), 전압검출회로(100)는 로우 글리치를 검출할 수 있다(도2c 참조). 또한, 제1전압(V1)을 제2전압 보다 크게하면(V1＞V2) 하이 글리치를 검출할 수 있다(도2d 참조).
또한 일정한 경우, 즉, 집적회로 칩을 테스트 할 경우에는 글리치 검출 회로의 동작을 잠시 중단시킬 필요가 있다. 이를 위해, 별도의 전압공급원을 사용하여 전압비교기의 출력을 일정한 신호로 유지하게 할 수 있다. 여기에 관하여는 후술한다.
도3 및 도4는 도1의 글리치 검출 회로(100)의 구성을 보다 상세하게 도시한 상세회로도로서, 각각 하이 글리치 검출 회로도(300) 및 로우 글리치 검출 회로도(400)이다.
먼저 도3의 하이 글리치 검출 회로도(300)를 설명한다. 전압비교기는 차동증폭기(340) 및 소정 크기의 바이어스 전압(Vbgp, 310)을 바이어스 회로(미도시)로 부터 공급받아 게이트 전극을 통해 차동증폭기(340)에 제공하는 바이어스 제공 NMOS 트랜지스터(N5)로 구성된다. 차동증폭기(340)는 두 개의 PMOS 트랜지스터(P1, P2) 및 두 개의 NMOS 트랜지스터(N1, N2)로 구성된다. PMOS 트랜지스터(P2)의 소오스 전극은 검출기출력단(VDD)에 연결되어 칩 동작전압(VDD)을 공급받고, 게이트 전극과 드레인 전극은 서로 연결된다. PMOS 트랜지스터(P1)는 칩 동작전압과 연결된 소오스 전극, 상기 PMOS 트랜지스터(P2)의 게이트 전극과 연결된 게이트 전극 그리고 비교 신호를 출력하는 출력 노드(SOUT)에 연결된 드레인 전극을 갖는다. 상기 NMOS 트랜지스터(N2)는 상기 PMOS 트랜지스터(P2)의 드레인 전극과 연결된 드레인 전극, 제2전압분배회로(324)의 제2노드(S2)에 연결되어 제2전압(V2)을 받는 게이트 전극, 그리고 바이어스 제공 NMOS 트랜지스터(N5)의 드레인 전극에 연결된 소오스 전극을 갖는다. 상기 NMOS 트랜지스터(N1)는 상기 PMOS 트랜지스터(P1)의 드레인 전극 및 비교 신호를 출력하는 출력노드(SOUT)와 연결된 드레인 전극, 제1전압분배회로(332)의 제1노드(S1)에 연결되어 제1전압(V1)을 공급받는 게이트 전극, 그리고 바이어스 제공 NMOS 트랜지스터(N5)의 드레인 전극에 연결된 소오스 전극을 갖는다. 바이어스 제공 NMOS 트랜지스터(N5)는 상기 NMOS 트랜지스터들(N1, N2)의 소오스 전극들과 연결된 드레인 전극, 바이어스 회로로 부터 소정의 바이어스 전압을 공급받는 게이트 전극, 그리고, 접지전압(GND)과 연결된 소오스 전극을 갖는다.
제1전압분배회로(322)는 칩 동작전압(VDD)을 공급받는 검출기입력단(DIN) 및 접지(GND) 사이에 직렬로 순차적으로 연결된 저항들(R12, R11), 그리고 상기 두저항들(R12 및 R11)을 연결하는 제1노드(S1)와 접지(GND)사이에 연결된 커패시터(C1)로 구성된다.
제2전압분배회로(324)는 검출기입력단(DIN) 및 접지 사이에 직렬로 순차적으로 연결된 두 저항들(R22, R21), 그리고 상기 두저항들(R22 및 R21)을 연결하는 제2노드(S2)와 접지(GND)사이에 연결된 커패시터(C2)로 구성된다.
제1전압분배회로(322)의 제1노드(S1)의 전압(V1)은 상기 수식1에 의해 정해지고, 제2전압분배회로(324)의 제2노드(S2)의 전압(V2)은 상기 수식2에 의해 정해진다. 여기서 각 전압분배회로들의 저항들 값을 조정하여 제2전압(V2)이 제1전압(V1) 보다 크게 한다. 이들 두 전압들의 전압차(V2-V1)는 검출하고자 하는 하이 글리치 크기에 따라 다양하게 변경이 가능하다. 한편, 상술한 바와 같이, 제1전압분배회로(322)의 제1커패시터(C1) 및 제2전압분배회로(324)의 제2커패시터(C2)는 서로 다른 크기의 커패시턴스를 갖는다. 제1커패시터(C1)의 커패시턴스는 큰 값을 가지고, 제2커패시터(C2)의 커패시턴스는 값을 갖는다.
버퍼링 수단(360)은 두 개의 CMOS 반전기(362, 364)로 구성된다. 제1반전기(362)는 검출기입력단(DIN) 및 접지 사이에 직렬로 순차적으로 연결된 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)로 구성된다. 상기 PMOS 트랜지스터(P3)의 소오스 전극은 검출기입력단(DOUT)에 연결되어 칩 동작전압을 공급받고, 상기 NMOS 드랜지스터(N3)의 드레인 전극은 접지전극에 연결된다. 상기 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)의 게이트 전극들은 서로 연결되어 상기 차동증폭기(340)의 출력노드(SOUT)에 연결되고, 상기 PMOS 트랜지스터(P3)의 드레인 전극 및 상기 NMOS 트랜지스터(N3)의 드레인 전극들은 서로 연결되어 제1반전기 출력노드(Iout1)를 구성한다. 상기 제2반전기(364)는 검출기입력단(DIN) 및 접지 사이에 직렬로 순차적으로 연결된 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)로 구성된다. 상기 PMOS 트랜지스터(P4)의 소오스 전극은 검출기입력단(DOUT)에 연결되어 칩 동작전압을 공급받고, 상기 NMOS 트랜지스터(N4)의 드레인 전극은 접지전극에 연결된다. 상기 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 게이트 전극들은 서로 연결되어 상기 제1반전기의 출력노드(IOUT1)에 연결되고, 상기 PMOS 트랜지스터(P4)의 드레인 전극 및 상기 NMOS 트랜지스터(N4)의 드레인 전극들은 서로 연결되어 제2반전기 출력노드(Iout2)를 구성한다. 상기 제2반전기의 출력노드(IOUT2)에 검출기출력단(DOUT)이 연결된다.
하이 글리치가 발생하지 않고 있을 때의 하이 글리치 검출 회로(300)의 동작을 설명한다. 차동증폭기(340)는 상기 NMOS 트랜지스터(N2)의 게이트 전극으로 입력되는 제2전압(V2)과 상기 NMOS 트랜지스터(N1)의 게이트 전극으로 입력되는 제1전압(V1)과 을 비교하여 이들의 전압차(V2-V1)에 대응하는 비교 신호를 그 출력단(SOUT)에 생성한다. 즉, 제2전압(V2)이 제1전압(V1) 보다 크기 때문에 비교신호로서 논리 하이 상태의 신호가 출력단(SOUT)에 생성되고, 이에 따라 제1반전기(362)의 NOMS 트랜지스터(N3)이 턴온되어 그 반전기 출력단(IOUT1)에는 논리 로우 상태(0V)의 신호인가 발생된다. 제1반전기(362)의 출력 신호인 논리 로우 상태의 신호가 제2반전기(364)에 공급되면 PMOS 트랜지스터(P4)가 턴온되어 출력단(IOUT2)에는 동작전압(VDD)을 갖는 논리 하이 상태의 신호가 발생된다. 결국 검출기출력단(DOUT)에서 논리 하이의 검출신호(380)가 발생되어 중앙처리장치가 리세트 되지 않고 정상적인 칩 동작이 이루어진다.
이제 칩 동작전압을 아주 짧은 시간 동안 급작스럽게 증가시키는 하이 글리치가 발생했다고 하자(도2a 참조). 차동증폭기(340)는 상기 NMOS 트랜지스터(N2)의 게이트 전극으로 입력되는 제2전압(Vglh2)과 상기 NMOS 트랜지스터(N1)의 게이트 전극으로 입력되는 제1전압(Vglh1)을 비교하여 이들의 전압차(Vglh2-Vglh1)에 대응하는 비교 신호를 그 출력단(SOUT)에 형성한다. 하이 글리치가 발생하면, 제2노드(S2)의 글리치 전압(Vglgh2)이 제1노드(S1)의 글리치 전압(Vglh1) 보다 작아지기 때문에, 차동증폭기(340)는 비교 신호로 논리 로우 신호를 출력단(SOUT)에 생성하고, 논리 로우 비교 신호에 의해 제1반전기(362)의 POMS 트랜지스터(P3)가 턴온되어 그 출력단(IOUT1)에는 논리 하이(동작전압(VDD)) 상태의 신호가 발생된다. 논리 하이 상태의 신호가 제2반전기(364)에 공급되면 NMOS 트랜지스터(N4)가 턴온되어 출력단(IOUT2)에서 논리 논리 로우 상태(접지전압, 0V)의 검출신호(380)로 생성된다. 이에 따라 중앙처리장치가 리세트 된다.
도4는 로우 글리치 검출 회로(400)를 도시한 것이다. 로우 글리치 검출 회로(400) 역시 하이 글리치 검출 회로(300)와 동일한 구성의 차동증폭기(440), 제3전압분배회로(422) 및 제2전압분배회로(424)를 구비하고 있다. 차이가 있다면, 각 전압 분배회로들의 구성 저항들(R31, R32, R21, R22)의 크기를 조절하여 제2전압분배회로(424)의 제2노드(S2)의 제2전압(V2)을 제3전압분배회로(422)의 제3노드(S1)의 제3전압(V3) 보다 작게 한다. 즉, 제2전압인 (VDD)* ()을 제3전압인 (VDD)* () 보다 작도록 각 저항들의 크기를 선택한다. 또한 버퍼링 수단으로 반전기 하나로 구성된 제2버퍼링 수단(460)을 구비한다.
로우 글리치가 발생하고 있지 않을 때의 로우 글리치 검출 회로의 동작을 설명한다. 차동증폭기(440)는 NMOS 트랜지스터(N2)의 게이트 전극으로 입력되는 제2전압(V2)과 상기 NMOS 트랜지스터(N1)의 게이트 전극으로 입력되는 제3전압(V3)을 비교하여 이들의 전압차(V2-V3)에 대응하는 비교 신호를 그 출력단(SOUT)에 형성한다. 즉, 제2전압(V2)이 제3전압(V3) 보다 작기 때문에 비교 신호로 논리 로우 상태의 비교 신호가 출력단(SOUT)에 생성되고, 이에 따라, 제1반전기(462)의 POMS 트랜지스터(P3)가 턴온되어 그 출력단(IOUT)에는 논리 하이 상태의 신호가 발생된다. 결국 검출기출력단(DOUT)에서 논리 하이의 검출신호(480)가 발생되어 중앙처리장치가리세트 되지 않고 정상적인 칩 동작이 이루어진다.
이제 칩 동작전압을 아주 짧은 시간 동안 감소시키는 로우 글리치가 발생했다고 하자. 이에 따라 차동증폭기(340)는 상기 NMOS 트랜지스터(N2)의 게이트 전극으로 입력되는 글리치 전압(Vgll2)과 상기 NMOS 트랜지스터(N1)의 게이트 전극으로 입력되는 글리치 전압(Vgll3)을 비교하여 이들의 전압차(Vgll2-Vgll3)에 대응하는 비교 신호를 그 출력단(SOUT)에 생성한다. 로우 글리치가 발생하면, 제2노드(s2)에 발생하는 글리치 전압(Vgll2)이 제3노드(S3)에 발생하는 글리치 전압(Vgll3) 보다 크게 되기 때문에, 논리 하이 상태의 비교 신호가 출력단(SOUT)에 생성되고, 제1반전기(462)의 NOMS 트랜지스터(N3)가 턴온되어 그 출력단(IOUT)에는 논리 로우 상태의 신호(0V, 접지전압)가 발생한다. 따라서 검출기출력단(DOUT)에 논리 로우 상태의 검출신호(480)가 발생되고 중앙처리장치를 리세트시키게 된다.
이하에서는 도5을 참조하여 본 발명의 다른 실시예를 설명한다. 도5는 본 발명의 다른 실시예에 따른 전압 글리치 검출 회로(500)를 개략적으로 도시한 회로도로서, 로우 글리치 및 하이 글리치를 동시에 검출할 수 있다. 본 실시예에 따른 글리치 검출 회로(500)는, 두 개의 전압비교기들을 사용하고, 두 전압비교기들의 출력을 각각 버퍼링 한 후 논리곱 연산 결과로 발생한 신호에 따라 글리치를 검출한다.
구체적으로, 본 실시예에 따른 글리치 검출 회로(500)는, 두개의 전압비교기들, 즉 제1전압비교기(542) 및 제2전압비교기(544)를 포함하고, 세개의 전압분배회로들, 즉, 제1전압분배회로(522), 제2전압분배회로(524) 및 제3전압분배회로(526)를 포함하며, 두 전압비교기들의 출력신달들(COMPOUT1, COMPOUT2)에 발생한 비교신호들을 각각 버퍼링하는 제1버퍼링 수단(562) 및 제2버퍼링 수단(564)을 포함하고, 이들 버퍼링 수단들의 출력단(BOUT1, BOUT2)에 발생한 신호들을 입력받아 논리곱하여 출력하는 논리곱 수단(570)으로서 AND 게이트를 포함한다. 제1전압분배회로(522)는 검출기입력단(DIN) 및 접지 사이에 직렬로 순차적으로 연결된 두개의 저항들(R12, R11)을 사용하여 칩 동작전압(VDD)을 제1전압(V1)으로 분압하여 제1전압비교기(542)의 제1입력단(COMPIN1, 제1검출 전압)인 반전입력단에 공급하며, 두 저항들(R12, R11) 사이의 노드(S1)와 접지 사이에 커패시터(C1)를 포함한다. 제2전압분배회로(524)는 검출기입력단(DIN) 및 접지 사이에 직렬로 순차적으로 연결된 두개의 저항들(R22, R21)을 사용하여 칩 동작전압(VDD)을 제2전압(V2)으로 분압하여 제1전압비교기(542) 및 제2전압비교기(544)의 제2입력단(COMPIN2, 기준 전압)인 비반전입력단에 공급하며, 두 저항들(R22, R21) 사이의 노드(S2)와 접지 사이에 커패시터(C2)를 포함한다. 제3전압분배회로(526)는 검출기입력단(DIN) 및 접지 사이에 직렬로 연결된 두개의 저항들(R32, R31)을 사용하여 칩 동작전압(VDD)을 제3전압(V3)으로 분압하여 제2전압비교기(544)의 제1입력단(COMPIN1, 제2검출 전압)인 반전입력단에 공급하며, 두 저항들(R32, R31) 사이의 노드(S3)와 접지 사이에커패시터(C3)를 포함한다.
본 실시예에서, 제1전압비교기(542) 및 제2전압비교기(544)에 공통으로 공급되는 제2전압(V2)은 제1전압(V1) 및 제3전압(V3) 사이의 값을 가진다. 또한 제2커패시터(C2)의 커패시턴스는 제1커패시터(C1) 및 제3커패시터(C3) 보다 크며 큰 값을 갖는다. 제1커패시터(C1) 및 제3커패시터(C3)는 거의 동일한 커패시턴스를 가지며 아주 작은 값의 커패시턴스를 갖는다. 따라서, 칩 동작전압에 하이 글리치 또는 로우 글리치가 발생하면, 제2커패시터(C2)의 커패시턴스가 크기 때문에, 각 전압비교기의 제2입력단에 전압을 공급하는 노드(S2)의 글리치 전압(Vglh2 또는 Vgll2)은 초기 제2전압(V2)과 비교해서 거의 변동이 없다. 하지만 제1커패시터(C1) 및 제3커패시터(C3)의 커패시턴스는 매우 작기 때문에, 노드(S1 및 S3)의 글리치 전압(Vglh1 및 Vglh3 또는 Vgll1 및 Vgll3)은 초기 제1전압(V1) 및 제3전압(V3)에 비해 큰 폭으로 증가 또는 감소하게 된다.
구체적으로 설명을 한다. 제3전압(V3)이 제1전압(V1) 보다 큰 경우이다(즉, V3＞V2＞V1). 이때, 제1버퍼링 수단(562)은 두개의 반전기들로 구성되고, 제2버퍼링 수단(564)은 한개의 반전기로 구성된다. 제1전압비교기(542)는 하이 글리치를 검출하고(하이 글리치 발생시 그 출력단의 비교 신호의 상태가 변하고), 제2전압비교기(544)는 로우 글리치를 검출한다(로우 글리치 발생시 출력단의 비교 신호의 상태가 변한다).
먼저, 회로가 정상적으로 동작하고 있을 때의 글리치 검출 회로(500)의 동작을 설명한다. 제2전압(V2)이 제1전압(V1) 보다 크기 때문에, 제1전압비교기(542)의출력단(COMPOUT1)에서 논리 하이 상태의 비교 신호가 발생하고, 제1버퍼링 수단(562)을 거처 논리 하이의 신호가 논리곱 수단(570)에 입력된다. 한편, 제3전압(V3)이 제2전압(V2) 보다 크기 때문에, 제2전압비교기(544)의 출력단(COMPOUT2)에서 논리 로우 상태의 비교 신호가 발생하고, 제2버퍼링 수단(364)을 거쳐 논리 하이의 신호가 논리곱 수단(570)에 입력된다. 그 결과 검출기출력단(DOUT)에 논리 하이의 검출신호(580)가 발생한다.
이제, 동작전압에 하이 글리치가 발생한 경우를 생각해 보자. 하이 글리치가 발생하면, 도6a의 왼쪽 부분에 도시된 바와 같이 제1노드(S1)의 글리치 전압(Vglh1)이 제2노드의 글리치 전압(Vglh2)보다 크게 된다. 이에 따라, 제1전압비교기(542)의 출력단에는 초기(글리치 발생전)의 논리 하이의 비교 신호가 논리 로우의 비교 신호로 변하게 되고, 제2전압비교기(544)의 출력단의 비교 신호는 논리 하이 상태를 유지한다. 결과적으로 검출기출력단(COMPOUT)에서 논리 로우의 검출신호가 발생되어 중앙처리장치를 리세트시킨다.
이와 반대로 로우 글리치가 발생하면, 제2전압비교기(544)의 출력단에는 초기의 논리 하이의 비교 신호가 논리 로우의 비교 신호로변하고 제1전압비교기(542)의 출력단에는 초기 논리 하이가 유지되어 되어 결국 검출기출력단(COMPOUT)에서 논리 로우의 검출신호가 발생하여 중앙처리장치를 리세트시킨다.
상술한 글리치 검출 회로(500)에서 제2커패시터(C2)의 커패시턴스가 제1커패시터(C1) 및 제3커패시터(C3) 보다 작을 수 있다. 이 경우, 하이 글리치 및 로우 글리치가 발생했을 때의 노드 전압 파형을 개략적으로 도6b에 도시하였다. 제2커패시터(C2)는 커패시턴스가 작기 때문에, 글리치가 발생하면 제2노드의 전압(V2)의 전압에는 큰 변동이 발생하지만, 제1 및 제3 커패시터는 커패시턴스가 작기 때문에, 제1 및 제3노드의 전압이 큰 폭으로 변한다. 따라서, 하이 글리치가 발생하면, 제2전비교기(544)의 출력이 변하고, 로우 글리치가 발생하면 제1전압비교기(542)의 출력이 변하여 하이 글리치 및 로우 글리치를 모두 검출 할 수 있다.
도7은 도5의 글리치 검출 회로를 구비한 집적회로 칩이 내장된 스마트 카드 구성을 개략적으로 도시한 구성도이다. 스마트 카드(1000)는, 글리치 검출기(700), 온도 검출기, 빛 노출 검출기, 주파수 검출기, 패시베이션 제거 검출기 등의 기타 검출 블록(705), I/O(입출력) 장치(717), CPU(중앙처리장치,900), 보안 제어 장치(730), 각종 메모리, 예컨대, EEPROM(721), ROM(723) 및 RAM(719), 레지스터 파일(725), 알에프 인터페이스(715)를 포함한다. ROM(723)에는 집적회로 칩을 운영해주는 카드운영체제(COS)와 기본 인스트럭션이 프로그램 되어 있다. EEPROM(721)에는 CPU(900) 및 카드운영체제에 의해 외부의 접근에 대해 보호되어지는 사용자 데이타, 예컨대, 카드 발행자 데이타, 사용자 데이타등을 가지고 있는 데이타 세트, 각종 어플리케이션에서 실현 가능한 함수가 저장되어 있다. RAM(719)은 임시 데이터를 관리하고 중간 계산 결과를 정장하기 위해 사용되는 메모리이다.
상기 글리치 검출기(700) 및 기타 검출 블록(705) 중 적어도 하나가 로우 상태의 검출신호를 출력하면 CPU(900)가 리세트 된다.
즉, 스마트 카드(1000) 및 카드 단말기(미도시) 사이의 통신이 정상적으로 이루지고 있을 때, 집적회로 칩을 구동하는 동작전압을 아주 짧은 시간 동안 흔들어 주는 하이 글리치가 발생하면, 상술한 바와 같이 상기 글리치 검출기(700)에 의해 로우 상태의 검출신호가 발생한다. 이에 따라 상기 CPU(700)가 리세트 된다.
도8은 도7의 스마트 카드에 적용된 도5의 글리치 검출 회로의 바람직한 상세 회로도이다. 이미 설명하였듯이, 하이 글리치를 검출하는 제1전압비교기(842) 및 로우 글리치를 검출하는 제2전압비교기(844)는, 각각, 두 개의 PMOS 트랜지스터들(P1,P2) 및 두 개의 NMOS 트랜지스터들(N1,N2)로 이루어진 차동증폭기 그리고 소정 크기의 바이어스 전압(Vbgp, 810)을 바이어스 회로(미도시)로 부터 공급받아 게이트 전극을 통해 차동증폭기에 제공하는 바이어스 제공 NMOS 트랜지스터(N5)로 구성된다.
제1전압비교기(842)의 출력단(SOUT1) 에는 두개의 연속된 인버터들로 이루어진 제1버러핑 수단(862)이 연결되고, 제2전압비교기(844)의 출력단(SOUT2)에는 반전기 한개로 이루어진 제2버퍼링 수단(864)이 연결되며 각 버퍼렁 수단들의 출력신호가 논리곱 수단인 AND 게이트(870)에 입력되고 논리곱 연산을 통해 검출기출력단(DOUT)에서 검출신호가 출력된다.
제1전압분배회로(822)는 동작전압을 분압하여 제1전압검출기(842)에 제1전압(V1)을 공급하고, 제3전압분배회로(826)은 동작전압을 분압하여 제2전압검출기(844)에 제3전압(V3)을 공급하고, 제2전압분배회로(824)는 제1전압검출기(842)및 제2전압검출기(844)에 공통으로 제2전압(V2)을 공급한다. 상기 각 전압분배회로들은 이미 설명한 바와 같이 검출기입력단 및 접지 사이에 연결된 저항들과, 이들 저항들 사이의 노드 및 접지 사이의 커패시터를 포함하여 이루어진다.
도8의 글리치 검출 회로(800)는, 도5의 글리치 검출 회로(500)와 비교해서, 글리치 검출 중단 수단과, 검출기출력단(DOUT)의 검출신호를 한 입력단으로 글리치검출중단수단의 출력단(DGSTOP)의 글리치중단신호(gstop)를 다른 입력단으로 하는 논리합 수단인 OR 게이트(890)을 더 포함한다. 이는, 집적회로 칩의 성능 테스트 등의 경우에 글리치 검출 회로의 동작을 잠시 중단시키기 위해서이다.
글리치검출중단 수단은 글리치검출 중단이 필요할 경우, 하이 글리치를 검출하는 제1전압비교기(842) 출력단(SOUT1)의 비교 신호가 항상 논리 하이 상태가 되도록 하고, 로우 글리치를 검출하는 제2전압비교기(844) 출력단(SOUT2)의 비교 신호를 항상 논리 로우 상태가 되도록 하여 검출기출력단(DOUT)의 검출신호가 글리치 발생과 관계없이 항상 논리 하이가 되도록 하고, 검출중단출력단(DGSTOP)의 검출중단신호(gstop)를 논리 하이 상태로 하여, OR 게이트(890)의 출력단(DOUT_F)이 항상 논리 하이 상태가 되도록 한다.
구체적으로, 글리치검출중단 수단은 차단신호발생원(미도시)이 공급하는 검출중단신호(gstop, 1200)에 순차적으로 직렬로 연결된 신호 공급 제1반전기(S_INV1, 910) 및 신호공급 제2반전기(S_INV2, 930), 그리고 상기 검출중단신호에 순차적으로 직렬로 연결된 지연제1반전기(D_INV1, 950) 및 지연제2반전기(D_INV2, 970)를 포함한다. 상기 지연제2반전기(D_INV2, 970)의 출력은 상기 검출중단출력단(DGSTOP)에 연결되어 상기 OR 게이트(890)에 입력된다.
상기 글리치검출중단 수단은, 상기 검출중단신호(gstop, 1200)의 상태에 따라서 각 전압분배회로들(822, 824, 826)에 공급되는 칩 동작전압을 차단하는 세 개의 차단 PMOS 트랜지스터들(S_P1, S_P2, S_P3), 상기 각 전압비교기들(842, 844)에 공급되는 동작전압을 차단하는 두 개의 차단 PMOS 트랜지스터들(S_P4, SP_5), 상기 제1버퍼링 수단(862)에 입력되는 입력 신호(노드 S4에서의 전압)를 동작전압까지 끌어 올리는 풀업 PMOS 트랜지스터(U_P1), 상기 제2버퍼링 수단(864)에 입력되는 신호(노드 S5에서의 전압)를 접지전압으로 끌어 내리는 풀다운 NMOS 드랜지스터(D_N1)을 더 포함한다. 이때, 상기 풀럽 PMOS 트랜지스터(U_P1)의 게이트 전극은 상기 검출중단신호(gstop)를 공급받아 반전된 반전검출신호()를 출력하는 상기 신호공급 제1반전기(S_INV1,910)에 연결된다. 상기 풀다운 NMOS 트랜지스터(D_N1), 상기 세 개의 PMOS 트랜지스터들(S_P1, S_P2, S_P3) 및 상기 두 개의 PMOS 트랜지스터들(S_P4, SP_5)의 각 게이트 전극들은 상기 신호공급 제2반전기(S_INV2,930)에 연결된다.
상기 신호공급 제1반전기(910)는 PMOS 트랜지스터(S_P1) 및 NMOS 트랜지스터(S_N1)로 구성되고 상기 신호공급 제2반전기(930) 역시 PMOS 트랜지스터(S_P2) 및 NMOS 트랜지스터(S_N2)로 구성된다. 상기 PMOS트랜지스터(S_P1)의 게이트 전극 및 NMOS 트랜지스터(S_N1)의 게이트 전극은 서로 연결되어 검출중단신호(gstop, 1200)를 공급받는다. 상기 PMOS 트랜지스터(S_P1) 및 NMOS 트랜지스터(S_N1)의 드레인 전극은 서로 연결되어 신호공급 제1반전기(910)의 출력단을 형성하고, NMOS 트랜지스터(S_N1)의 소오스 전극은 접지전극에 연결된다. 상기 신호공급 제2반전기(930)의 PMOS 트랜지스터(S_P2) 및 NMOS 트랜지스터(S_N2)의 게이트 전극이 서로 연결되어 상기 신호공급 제1반전기(910)의 출력단에 연결되고, 상기 PMOS 트랜지스터(S_P)의 소오스 전극은 칩 동작전압을 공급받는다. 상기 PMOS 트랜지스터(S_P2) 및 NMOS 트랜지스터(S_N2)의 드레인 전극이 서로 연결되어 상기 신호공급 제2반전기(930)의 출력단을 형성하고, 상기 NMOS 트랜지스터(S_N2)의 소오스 전극은 접지전극에 연결된다.
상기 세 개의 차단 PMOS 트랜지스터들(S_P1, S_P2, S_P3)의 소오스 전극들은 칩 동작전압을 공급받는 검출기입력단(DIN)에 연결되고, 게이트 전극들은 신호공급 제2반전기(930)의 출력단에 연결되어 검출중단신호(gstop,1200)를 공급받으며, 드레인 전극들은 각 전압분배회로들의 각 노드들(S1,S2,S3)에 연결된 저항들(R12, R22, R32)에 각각 연결된다. 상기 두 개의 차단 PMOS 트랜지스터들(S_P4, S_P5)의 소오스 전극들은 칩 동작전압을 공급받는 검출기입력단(DIN)에 연결되고, 게이트 전극들은 신호공급 제2반전기(930)의 출력단에 연결되어 검출중단신호(gstop)를 공급받으며, 드레인 전극들은 각 전압비교기들(842, 844)에 연결된다. 상기 풀업 PMOS 트랜지스터(U_P1)의 게이트 전극은 신호공급 제2반전기(930)의 출력단에 연결되어검출중단신호(gstop)를 공급받으며, 게이트 전극은 칩 동작전압을 공급받는 검출기입력단(DIN)에 연결되고, 드레인 전극은 제1전압비교기(842)의 출력단(SOUT1)에 연결된 노드(S4)에 연결된다. 풀다운 NMOS 트랜지스터(D_P1)의 게이트 전극은 신호공급 제1반전기(910)의 출력단에 연결되어 검출중단신호(gstop)의 반전된 신호()를 공급받으며, 게이트 전극은 칩 동작전압을 공급받는 검출기입력단(DIN)에 연결되고, 드레인 전극은 제2전압비교기(844)의 출력단(SOUT2)에 연결된 노드(S5)에 연결된다.
상기 지연 제1반전기(950)는 네 개의 PMOS 트랜지스터들(D_P1, D_P2, D_P3, D_P4) 및 한 개의 NMOS 트랜지스터(D_N1)으로 구성된다. 상기 각 트랜지스터들의 게이트 전극은 상기 검출중단신호(1200)에 연결되고, 상기 NMOS 트랜지스터(D_N1)의 소오스 전극은 접지전극에 연결된다. 상기 네 개의 PMOP 트랜지스터들(D_P1, D_P2, D_P3, D_P4)은 칩 동작전압(VDD)에 순차적으로 직렬로 연결된다. 이때, 첫번째 PMOS 트랜지스터(D_P1)의 소오스 전극이 칩 동작전압에 연결되고 네 번째 PMOS 트랜지스터(D_P4)의 드레인 전극이 NMOS 트랜지스터(D_N1)의 드레인 전극과 연결되어 지연 제1반전기(950)의 출력단을 형성한다. 상기 지연 제1반전기(950) 출력단과 접지전극 사이에 지연 커패시터(Cd)를 포함한다. 상기 지연 제2반전기(970)는 PMOS 트랜지스터(D_P5) 및 NMOS 트랜지스터(D_N2)로 구성된다. 상기 PMOS 트랜지스터(D_P5) 및 NMOS 트랜지스터(D_N1)의 게이트 전극들은 서로 연결되어 상기 지연 제1 반전기(950)의 출력단에 연결되고, 드레인 전극들은 서로 연결되어 출력단(DGSTOP)을 형성하고 상기 OR 게이트(790)의 일 입력단을 구성한다. 상기 PMOS 트랜지스터(D_P5)의 소오스 전극은 칩 동작전압에 연결되고 상기 NMOS 트랜지스터(D-N2)의 소오스 전극은 접지전극에 연결된다.
도8의 글리치검출중단 수단을 구비한 글리치 검출 회로 동작을 간단히 설명한다. 글리치 검출을 잠시 중단할 필요가 있을 경우, 상기 검출중단신호 발생원에서 논리 하이 상태의 검출중단신호(gstop, 1200)를 공급한다. 이에 따라, 상기 지연 제1반전기(950)의 PMOS 트랜지스터들(D_P1, D_P2, D_P3, D_P4)은 모두 던-오프되고 NMOS 트랜지스터(D_N1)은 턴-온되어 그 출력이 논리 로우가 되고 상기 지연 제2반전기(970)의 출력은 논리 하이가 되어 상기 OR 게이트(790)의 일단에 입력된다. 한편, 상기 각 전압분배회로들(822, 824, 826) 및 각 전압비교기들(842, 844)의 PMOS 트랜지스터들은, 그 게이트 전극들이 상기 신호공급 제2반전기(930)로부터 논리 하이의 검출중단신호를 공급받기 때문에, 턴-오프된다. 풀다운 NMOS 트랜지스터(D_N1)는, 그 게이트 전극이 신호공급 제2반전기(930)로부터 논리 하이 신호를 공급 받기 때문에 턴-온되고, 풀업 PMOS 트랜지스터(U_P1)는 그 게이트 전극은 상기 신호공급 제1반전기(910)로부터 논리 로우 신호를 공급받기 때문에 턴-온된다. 따라서 상기 상기 제1전압비교기(842) 및 제1버퍼링 수단(862) 사이의 노드(S4) 전압은 논리 하이(동작전압 VDD)로 유지되고, 제2전압비교기(844) 및 제2버퍼링 수단(764) 사이의 노드(S5) 전압은 논리 로우(접지전압, 0V)로 유지된다. 결국, 각 버퍼링 수단들을 통해 논리 하이 신호들이 되어 논리곱 수단(770)에 입력되어 검출기출력단(DOUT)에는 논리 하이의 검출신호가 발생되어 OR 게이트(790)의 타단에 입력된다. 결과적으로 OR 게이트(790)의 출력단(DOUT_F)에는 논리 하이 상태의 신호가 발생되며, 따라서 글리치 검출을 잠시 중단시킬 수 있다.
하지만, 상기 검출중단신호 발생원에서 논리 로우 상태의 검출중단신호(gstop)를 공급하면, 상기 제1지연 반전기(950)의 PMOS 트랜지스터들(D_P1, D_P2, D_P3, D_P4)은 모두 턴-온되고 NMOS 트랜지스터(D_N1)은 턴-오프되어 그 출력은 논리 하이가 되고 상기 지연 제2반전기(970)의 출력단(DGSTOP)에는 논리 로우 신호가 발생되어 상기 OR 게이트(790)의 일단에 입력된다. 한편, 상기 각 전압분배회로들(822, 824, 826) 및 각 전압비교기들(842, 844)의 PMOS 트랜지스터들은 턴-온되고, 풀업 PMOS 트랜지스터(U_P1) 및 풀다운 PMOS 트랜지스터(D_P1)는 턴-오프된다. 따라서 도8의 글리치 검출 회로는 도5의 글리치 검출 회로와 동일하게 작용한다. 즉, 각 전압비교기들의 출력은 글리치 발생에 따라 상태가 변하게 되어 글리치 검출 회로가 정상적으로 동작을 하게되고 이들 두 글리치 검출 회로들의 출력단 신호들이 상기 AND 게이트(870)에 의해 논리곱 연산되어 상기OR 게이트(890)에 연결된다. 상기 지연 제2반전기 출력단(DGSTOP)에 논리 하이 상태의 신호가 발생되기 때문에, 결국, 상기 OR 게이트(890)의 출력은 상기 AND 게이트(870)의 출력에 따라 그 값이 결정된다.
예시적인 바람직한 실시예를 들어서 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않으며, 다양한 변형 예들 및 그 유사한 구성들을모두 포함한다. 따라서 특허청구의 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭 넓게 해석되어야 한다.
상술한 바와 같은 본 발명의 글리치 검출 회로에 따르면, 별도의 전원공급원이 필요하지 않기 때문에 회로가 간단해지는 효과가 있다.
또한 간단히 저항의 비율로서 칩 동작전압을 분배하여 전압비교기 입력으로 함으로써, 검출하고자 하는 글리치 범위를 용이하게 조절할 수 있다.

Claims (19)

  1. 집적회로 칩을 구동하기 위한 동작전압 및 접지 사이에 직렬로 순차적으로 연결된 적어도 두 저항들을 각각 포함하는 제1전압분배수단 및 제2전압분배수단;
    상기 제1전압분배수단의 두 저항들 사이의 제1노드에 연결되어 제1노드전압을 공급받는 제1입력단과, 상기 제2전압분배수단의 두 저항들 사이의 제2노드에 연결되어 제2노드전압을 공급받는 제2입력단을 구비하여 이들 두 입력단들의 전압차에 의해 출력단에서 제1비교신호를 발생하는 제1전압비교수단; 그리고
    상기 제1비교신호를 버퍼링하여 제1검출신호를 출력하는 제1버퍼링 수단를 구비하되,
    상기 두 노드들 중 어느 하나는 큰 커패시턴스를 갖는 접지된 커패시터를 구비하는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  2. 제1항에 있어서,
    상기 제2전압분수단은 상기 제2노드에 상기 접지된 커패시터를 구비하고, 상기 제1버퍼링 수단은 두 개의 연속된 인버터로 구성되며,
    상기 제2노드전압은 상기 제1노드전압보다 커서 상기 상기 제1비교신호는 논리 하이이고,
    상기 칩 동작전압을 짧은 시간 동안 증가시키는 하이 글리치가 발생하면 상기 제1전압비교수단의 제1비교신호가 논리 하이에서 논리 로우 상태로 변하고 상기제1버퍼링 수단에 의해 논리 하이 상태의 검출신호가 발생하여 하이 글리치를 검출하는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  3. 제1항에 있어서,
    상기 제2전압분배수단은 상기 제2노드에 상기 접지된 커패시터를 구비하며, 상기 제1버퍼링 수단은 하나의 인버터로 구성되며,
    상기 제2노드전압은 상기 제1전압노드보다 작아 상기 제1비교신호는 논리 로우이고,
    상기 칩 동작전압을 짧은 시간 동안 감소시키는 로우 글리치가 발생하면 상기 제1전압비교수단의 제1비교신호가 논리 로우 상태에서 논리 하이 상태로 변하고 상기 제1버퍼링 수단에 의해 논리 로우 상태의 검출신호가 발생하여 로우 글리치를 검출하는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  4. 제1항에 있어서,
    상기 동작전압 및 접지 사이에 직렬로 순차적으로 연결된 적어도 두 저항들을 포함하는 제3전압분배수단;
    상기 제3전압분배수단의 두 저항들 사이의 제3노드에 연결되어 제3노드전압을 공급받는 제1입력단과 상기 제2노드의 상기 제2노드전압을 공급받는 제2입력단을 구비하여 이들 두 입력단의 전압차에 의해 출력단에서 제2비교신호를 발생하는 제2전압비교수단;
    상기 제2노드전압은 상기 제1노드전압 및 상기 제3노드전압 사이의 값을 가지며,
    상기 제2비교신호를 버퍼링하여 제2검출신호를 출력하는 제2버퍼링 수단; 및
    상기 두 검출신호들을 논리곱 연산하여 출력하는 논리곱 수단을 더 구비하되, 상기 제2전압분배수단이 상기 접지된 커패시터를 구비하는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  5. 제4항에 있어서,
    상기 제3노드전압은 상기 제1노드전압보다 크고, 상기 제1버퍼링 수단은 두개의 인버터로 구성되고, 상기 제2버퍼링 수단은 한개의 인버터로 구성되는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  6. 제5항에 있어서,
    상기 제1노드 및 제3노드에 상기 접지된 커패시터의 커패시턴스 보다 작으면서 작은 값을 가지는 접지된 제1커패시터 및 접지된 제3커패시터를 각각 더 포함하는 것을 특징으로 하는 집적회로의 전압 글리치 검출 회로.
  7. 제1항에 있어서,
    상기 동작전압 및 접지 사이에 직렬로 순차적으로 연결된 적어도 두 저항들을 포함하는 제3전압분배수단;
    상기 제3전압분배수단의 두 저항들 사이의 제3노드에 연결되어 제3노드전압을 공급받는 제1입력단과 상기 제2노드의 상기 제2노드전압을 공급받는 제2입력단을 구비하여 이들 두 입력단의 전압차에 의해 출력단에서 제2비교신호를 발생하는 제2전압비교수단;
    상기 제2노드전압은 상기 제1노드전압 및 상기 제3노드전압 사이의 값을 가지며,
    상기 제2비교신호를 버퍼링하여 제2검출신호를 출력하는 제2버퍼링 수단; 및
    상기 두 검출신호들을 논리곱 연산하여 출력하는 논리곱 수단을 더 구비하되,
    상기 제1노드 및 상기 제3노드에 각각 상기 접지된 커패시터를 구비하고, 상기 제3노드전압은 상기 제1노드전압보다 크고, 상기 제1버퍼링 수단은 직렬로 연결된 두개의 인버터들로 구성되고, 상기 제2버퍼링 수단은 한개의 인버터로 구성되는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  8. 집적회로 칩을 구동하기위한 칩 동작전압 및 접지 사이에 직렬로 순차적으로 연결된 적어도 두개 저항들을 사용하여, 상기 동작전압을 제1전압차를 갖는 제1전압 및 제2전압으로 분압하는 제1전압분배수단 및 제2전압분배수단;
    상기 제1전압분배수단의 두 저항들 사이의 제1노드에 연결되어 상기 제1노드의 상기 제1전압을 공급받는 제1입력단, 상기 제2전압분배수단의 두 저항들 사이의 제2노드에 연결되어 상기 제2노드의 상기 제2전압을 공급받는 제2입력단 및 이들두 전압들의 차인 상기 제1전압차에의해 제1비교신호를 출력하는 제1비교기출력단을 포함하는 제1전압비교수단; 및
    상기 제1비교신호를 입력받아 이를 버퍼링한 제1검출신호를 제1버퍼출력단에서 출력하는 제1버퍼링 수단을 포함하되,
    상기 동작전압에 글리치가 발생하여 상기 제1노드의 제1전압 및 상기 제2노드의 제2전압이 각각 제1글리치 전압 및 제2글리치 전압으로 변할 때, 이들 두 글리치 전압들의 제2전압차가 상기 제1전압차에 대해서 반대부호를 갖도록 커패시턴스가 차이 나는 제1커패시터 및 제2커패시터를, 상기 제1노드와 접지 및 상기 제2노드와 접지 사이에 각각 포함하는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  9. 제8항에있어서,
    상기 제2커패시터가 상기 제1커패시터보다 더 큰 값의 커패시턴스를 가지며, 상기 제1버퍼링 수단은 상기 제1비교기출력단에 직렬로 연결된 두개의 반전기로 구성되어, 상기 제2전압이 상기 제1전압보다 더 커서 상기 제1비교기출력단은 논리 하이의 제1비교신호를 출력하고 상기 제1버퍼링 수단을 통해 상기 제1버퍼출력단은 논리 하이의 제1검출신호를 출력하며,
    상기 집적회로 동작전압에 하이 글리치 어택(high glitch attack)이 발생하여 상기 동작전압이 높아지면, 상기 제2글리치 전압은 상기 제2전압에 비해 실질적으로 증가하지 않고 상기 제1글리치 전압은 상기 제2글리치 전압보다 보다 더 높아져서 상기 제1비교기출력단은 논리 로우의 제1비교신호를 출력하고 상기 제1버퍼링 수단을 통해 상기 제1버퍼출력단이 논리 로우의 제1검출신호를 출력하여 하이 글리치 어택을 검출할 수 있는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  10. 제8항에 있어서,
    상기 제2커패시터가 상기 제1커패시터보다 더 큰 값의 커패시턴스를 가지며, 상기 제1버퍼링 수단은 상기 제1비교기출력단에 연결된 하나의 반전기로 구성되고, 상기 제1전압이 상기 제2전압보다 더 커서 상기 제1비교기출력단은 논리 로우의 제1비교신호를 출력하고 상기 제1버퍼링 수단을 거처 상기 제1버퍼출력단은 논리 하이의 제1검출신호를 출력하며,
    상기 집적회로 동작전압에 로우 글리치 어택(low glitch attack)이 발생하여 상기 동작전압이 낮아지면, 상기 제2글리치 전압은 상기 제2전압에 비해 실질적으로 감소하지 않고 상기 제1글리치 전압은 상기 제2글리치 전압보다 낮아져서 상기 제1비교기출력단이 논리 하이의 제1비교신호를 출력하고 상기 제1버퍼링 수단을 거처 상기 제1버퍼출력단이 논리 로우의 제1검출신호 출력하여 로우 글리치 어택을 검출할 수 있는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  11. 제8항에 있어서,
    상기 검출기입력단 및 접지 사이에 직렬로 연결된 두개의 저항들을 사용하여상기 동작전압을 제3전압으로 분압하되, 상기 제2전압이 상기 제1전압 및 제3전압 사이가 되며, 상기 제2전압 및 제3전압은 제2전압차를 갖도록 분압하는 제3전압분배수단;
    상기 제3전압분배수단의 두 저항들 사이의 제3노드에 연결되어 상기 제3노드의 상기 제3전압을 공급받는 제1입력단, 상기 제2전압을 공급받는 제2입력단 및 이들 두 입력전압들의 차인 상기 제2전압차에 의해 제2비교신호를 출력하는 제2비교기출력단을 포함하는 제2전압비교수단;
    상기 제2비교신호를 입력으로 하고 이를 버퍼링한 제2검출신호를 제2버퍼출력단에 출력하 제2버퍼링 수단; 및
    상기 제1검출신호 및 제2검출신호를 논리곱 연산하여 출력하는 논리곱 수단을 더 포함하며,
    상기 제3전압분배수단은 상기 제1커패시터와 실질적으로 동일한 커패시턴스를 갖는 제3커패시터를 상기 제3노드 및 접지 사이에 포함하는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  12. 제11항에 있어서,
    상기 제1전압이 상기 제1전압비교수단의 검출전압으로, 상기 제3전압이 상기 제2비교수단의 검출전압으로, 상기 제2전압이 상기 제1전압비교수단 및 제2전압비교수단의 기준접으로 공급되고, 상기 제3전압이 상기 제1전압보다 크고, 상기 제1버퍼링 수단은 상기 제1비교기출력단에 직렬로 순차적으로 연결된 두개의 반전기로구성되고, 상기 제2버퍼링 수단은 상기 제1비교기출력단에 연결된 하나의 반전기로 구성되는 것을 특징으로 하는 집적회로 칩의 전압 글리치 검출 회로.
  13. 제12항에 있어서,
    상기 제2커패시터의 커패시턴스는 상기 제1 및 제3커패시터의 커패시턴스보다 큰 것을 특징으로 하는 반도체 집적회로 칩의 전압 글리치 검출 회로.
  14. 제12항에 있어서,
    상기 제2커패시터의 커패시턴스는 상기 제1커패시터 및 제3커패시터의 커패시턴스보다 작은 것을 특징으로 하는 반도체 집적회로 칩의 전압 글리치 검출 회로.
  15. 제8항 또는 제11항에 있어서,
    상기 전압 글리치 검출 회로를 포함하는 집적회로 칩이 내장된 스마트 카드.
  16. 중앙처리장치를 구비한 반도체 집적회로 칩이 내장된 스마트 카드에 있어서,
    상기 칩을 구동하기 위한 동작전압을 공급받는 검출기입력단;
    상기 검출기입력단에 공급되는 상기 동작전압을, 상기 검출기입력단 및 접지 사이에 직렬로 연결된 두 저항들을 이용하여, 제1전압, 상기 제1전압 보다 큰 제2전압, 및 상기 제2전압보다 큰 제3전압으로 각각 분압하는 제1전압분배회로, 제2전압분배회로 및 제3전압분배회로;
    상기 제1전압분배회로의 두 저항들 사이의 제1노드에 연결되어 상기 제1노드의 상기 제1전압을 공급받는 제1비교기제1입력단(-), 상기 제2전압분배회로의 두 저항들 사이의 제2노드에 연결되어 상기 제2노드의 상기 제2전압을 공급받는 제1비교기제2입력단(+) 및 이들 두 전압들의 차인 제1전압차에 의해 논리 하이의 비교신호를 출력하는 제1비교기출력단을 포함하는 제1전압비교기;
    상기 제3분배회로의 두 저항들 사이의 제3노드에 연결되어 상기 제3노드의 상기 제3전압을 공급 받는 제2비교기제1입력단(-), 상기 제2노드에 연결되어 상기 제2노드의 상기 제2전압을 공급받는 제2비교기제2입력단(+) 및 이들 두 전압들의 차인 제2전압차에 의해 논리 로우의 비교신호를 출력하는 제2비교기출력단을 포함하는 제2전압비교기;
    상기 제1비교기출력단의 논리 하이의 비교신호를 버퍼링하여 논리 하이의 제1버퍼링신호를 제1버퍼출력단에서 출력하는 제1버퍼링 수단;
    상기 제2비교기출력단의 논리 로우의 비교신호를 버퍼링하여 논리 하이의 제2버퍼링신호를 제2버퍼출력단에서 출력하는 제2버퍼링 수단; 및
    상기 제1버퍼출력단 및 제2버퍼출력단의 두 버퍼링신호들을 논리곱 연산하여 논리 하이의 검출신호를 출력하는 논리곱 수단; 및
    상기 논리곱 수단의 논리 하이 검출신호를 공급 받는 검출기출력단을 포함하고,
    상기 제1노드 및 접지 사이, 상기 제2노드 및 접지 사이 그리고 상기 제3노드 및 접지 사이에 각각 제1커패시터, 제2커패시터 그리고 제3커패시터를 포함하되, 상기 제1커패시터 및 제3커패시터의 커패시턴스는 실질적으로 동일하면서 상기 2커패시터의 커패시턴스와는 크기가 다른 것을 특징으로 하는 하이 글리치 및 로우 글리치를 모두 검출할 수 있는 것을 특징으로 하는 스마트 카드의 전압 글리치 검출 회로.
  17. 제16항에 있어서,
    상기 제1버퍼링 수단은 상기 제1비교기 출력단에 반전기 두개가 연속하여 직렬로 연결되어 이루어지고, 상기 제2버퍼링 수단은 상기 제2비교기 출력단에 연결된 반전기 한개로 이루어 지고,
    상기 제2커패시터의 커패시턴스는 상기 제1 및 제3커패시터의 커패시턴스 보다 큰 것을 특징으로 하는 스마트 카드의 전압 글리치 검출 회로.
  18. 제16항에 있어서,
    상기 제1버퍼링 수단은 상기 제1비교기 출력단에 반전기 두개가 연속하여 직렬로 연결되어 이루어지고, 상기 제2버퍼링 수단은 상기 제2비교기 출력단에 반전기 한개가 연결되어 이루어지고,
    상기 제2커패시터의 커패시턴스는 상기 제1 및 제3커패시터의 커패시턴스 보다 더 작은 것을 특징으로 하는 스마트 카드의 전압 글리치 검출 회로.
  19. 외부 글리치 어택으로부터 집적회로장치를 보호하는 방법에 있어서:
    상기 집적회로장치를 구동하는 동작전압을 사용하여 기준전압 및 검출전압을 생성하는 단계와;
    상기 기준전압은 상기 검출전압에 비해 글리치변화에 둔감하며,
    상기 기준전압 및 검출전압을 비교하여 상기 집적회로장치의 동작전압에 발생하는 글리치 어택을 검출하는 단계와; 그리고
    상기 글리치 어택이 검출될 때 강제적으로 상기 집적회로장치를 리셋시키는 단계를 포함하는 것을 특징으로 하는 집적회로장치 보호 방법.
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