KR200270629Y1 - 주파수 감지기 - Google Patents

Abstract

본 고안은 주파수 감지기에 관한 것으로, 클럭신호를 입력받아 최종단의 홀드시간을 생성시키기 위해 지연하는 입력신호 생성부와, 입력신호 생성부의 신호를 입력받아 감지하고자 하는 기준주파수의 지연값만큼 지연시키는 지연회로부와, 지연회로부의 출력신호와 입력신호 생성부의 출력신호를 조합하여 클럭신호에 의해 주파수를 감지하는 감지부로 이루어져 커패시터의 충방전을 이용한 종래의 아날로그적인 주파수 감지기를 아날로그적인 요소를 최소화시켜 공정변화 및 외부조건에 영향을 받지 않도록 하여 안정되게 주파수를 감지할 수 있다는 이점이 있다.

Description

주파수 감지기 {Frequency detector}

본 고안은 주파수 감지기에 관한 것으로서, 보다 상세하게는 커패시터의 충방전을 이용한 종래의 아날로그적인 주파수 감지기를 아날로그적인 요소를 최소화시켜 공정변화 및 외부조건에 영향을 받지 않도록 하여 안정되게 주파수를 감지할 수 있도록 한 주파수 감지기에 관한 것이다.

IC카드는 일반적으로 카드에 마이크로 프로세서와 메모리를 삽입하여 구성되는 것으로서 신용카드, 직불카드, 신분증등에 많이 사용되고 있다.

이와 같은 IC카드를 사용함에 있어 카드와 단말기간에 통신을 할때 외부적인 영향에 의한 오동작을 방지하기 위해 여러가지 종류의 보안회로들이 구성되어 있는데 이들 중 하나로서 주파수 감지기가 사용되는데 이 주파수 감지기에서 최대의 주파수값을 산출하여 보다 확실한 카드의 신뢰성을 부여하고 있다.

도 1은 종래의 주파수 감지기를 나타낸 회로도이다.

여기에서 보는 바와 같이 주파수 감지기는 커패시터(C)의 충방전을 이용하여 주파수의 크기를 검출하하는 회로로서, 입력신호(CLK)에 의해 검출하고자 하는 주파수값에 대한 동작전압을 설정하는 입력단(10)과, 입력단(10)의 설정값에 의해 충방전을 수행하는 커패시터(C)와, 커패시터(C)의 충방전된 노드 전압에 의해 작동되어 주파수를 검출하는 검출부(20)로 이루어진다.

즉, 커패시터(C)의 노드 전압은 제 1PMOS트랜지스터(P1)와 제 1NMOS트랜지스터(N1)의 동작 저항과 커패시터 값에 의해 정해진다. 이와 같이 입력단(10)에서 설정된 커패시터(C)의 노드 전압에 의해 검출부(20)의 제 2NMOS트랜지스터(N2)를 작동시키게 되어 인버터(INV)의 입력값을 조절함으로써 입력되는 주파수가 기준 주파수에 비해 큰 값인지 작은 값인지 감지하게 된다.

그런데, 위와 같이 커패시터(C)의 충방전을 이용한 주파수 감지기는 주파수가 아주 작은 쪽을 검출하고자 할때는 주기가 길어 커패시터(C)의 충방전 시간이 충분하여 비교적 정확한 값을 얻을 수 있으나 주파수가 높은 쪽을 감지할 때는 충방전 시간이 충분하지 않아 정확한 값을 검출 할 수 없게 된다는 문제점이 있다.

또한, 충방전의 시간상수는 R과 C의 곱으로 나타나기 때문에 공정의 변화에 의해 커패시터(C)의 노드 값이 변하게 될 수 있으며, 검출부(20)의 인버터(INV)도 공정인자 기타의 변수 즉, 전압, 온도등에 의해 문턱전압이 흔들리게 되기 때문에 외부 환경에 영향을 받지 않고 안정되게 주파수를 감지할 수 없다는 문제점이 있다.

본 고안은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 고안의 목적은 공정변화 및 외부환경의 영향을 받지 않고 안정된 주파수 감지를 위해 아날로그적인 요소를 최소화시키고 지연회로에 의해 기준주파수를 지연시켜 기준주파수와 조합하여 새로운 디지탈 파형을 형성하여 주파수를 감지할 수 있도록 한 주파수 감지기를 제공함에 있다.

도 1은 종래의 주파수 감지기를 나타낸 회로도이다.

도 2는 본 고안에 의한 주파수 감지기를 나타낸 블록구성도이다.

도 3은 도 2의 지연회로부를 나타낸 회로도이다.

도 4는 기준주파수보다 작은 주파수를 감지할 때의 출력파형이다.

도 5는 기준주파수보다 큰 주파수를 감지할 때의 출력파형이다.

도 6은 기준주파수와 동일한 주파수를 감지할 때의 출력파형이다.

- 도면의 주요부분에 대한 부호의 설명 -

30 : 입력신호 생성부 40 : 지연회로부

50 : 감지부 52 : 앤드게이트

54 : D-플립플롭 56 : 인버터

상기와 같은 목적을 이루기 위한 본 고안은 클럭신호를 입력받아 최종단의홀드시간을 생성시키기 위해 지연하는 입력신호 생성부와, 입력신호 생성부의 신호를 입력받아 감지하고자 하는 기준주파수의 지연값만큼 지연시키는 지연회로부와, 지연회로부의 출력신호와 입력신호 생성부의 출력신호를 조합하여 클럭신호에 의해 주파수를 감지하는 감지부로 이루어진 것을 특징으로 한다.

위와 같이 이루어진 본 고안의 작동을 설명하면 다음과 같다.

공정변화에 영향이 적은 회로들로 구성된 입력신호 생성부의 출력신호와 지연회로의 출력신호를 조합하여 새로운 디지털 파형을 생성한 후 입력되는 클럭신호에 의해 주파수의 크기를 감지함으로써 공정변화 및 외부환경에 영향없이 안정되게 주파수를 감지할 수 있게 된다.

이하, 본 고안의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 고안의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도 2는 본 고안에 의한 주파수 감지기를 나타낸 블록구성도이다.

여기에 도시된 바와 같이 클럭신호(CLK)를 입력받아 약간 지연시켜 최종단의 감지부(50)에서 D-플립플롭(54)의 입력신호(FF_in)와 클럭신호(CLK)와의 홀드시간(HOLD)을 생성시키기 위한 입력신호 생성부(30)와, 입력신호 생성부(30)의 출력신호(D_CLK)를 입력받아 감지하고자 하는 기준주파수의 지연값(DELAY) 만큼 지연시키는 지연회로부(40)와, 지연회로부(40)의 출력신호(DD_CLK)와 입력신호 생성부(30)의 출력신호(D_CLK)를 조합하여 클럭신호(CLK)에 의해 주파수를 감지하는 감지부(50)로 이루어진 것을 특징으로 한다.

위의 감지부(50)는 입력신호 생성부(30)의 출력신호(D_CLK)와 지연회로부(40)의 출력신호(DD_CLK)를 조합하여 출력하는 앤드게이트(52)와, 클럭신호(CLK)에 의해 작동되어 앤드게이트(52)의 출력값(FF_in)을 전달하는 D-플립플롭(54)과, D-플립플롭(54)의 출력값(FF_out)을 반전시켜 출력하는 인버터(56)로 이루어진다.

도 3은 도 2의 지연회로부를 나타낸 회로도이다.

여기에 도시된 바와 같이 지연회로부는 다수개의 인버터와 이 다수개의 인버터와 인버터 사이에 접지와 매개된 다수개의 커패시터로 구성된다.

이때 커패시터가 공정에 의해 많이 흔들린다면 커패시터의 크기를 최소화하여 인버터의 지연시간을 주로 이용하도록 설계하고, 커패시터가 어느정도 안정되어 있다면 면적면에서 유리한 커패시터의 회로를 이용하여 설계한다.

위와 같이 이루어진 주파수 감지기의 작동을 도 4 내지 도 6에 도시된 각 노드의 출력파형을 나타낸 그래프를 참조하여 설명하면 다음과 같다.

도 4는 기준주파수보다 작은 주파수를 감지할 때의 출력파형이다.

여기에 도시된 바와 같이 클럭신호(CLK)가 입력되는 입력신호 생성부(30)에 의해 홀드시간(HOLD) 만큼 지연되어 출력된다. 이 입력신호 생성부(30)의 출력신호(D_CLK)를 입력받은 지연회로(40)에서는 기준주파수의 지연값(DELAY) 만큼 지연된 지연신호(DD_CLK)를 출력하게 된다. 이 지연신호(DD_CLK)와 입력신호 생성부(30)의 출력신호(D_CLK)를 앤드게이트(52)에 의해 서로 조합하여 D-플립플롭(54)의 입력신호(FF_in)로 사용한다. 그러면, 클럭신호(CLK)가 하강할때 작동되는 D-플립플롭(54)의 출력값(FF_out)은 항상 고전위 값이 출력된다. 따라서, 이를 인버터(56)에 의해 반전한 감지값(Freq_Det)은 저전위가 된다.

따라서, 기준주파수보다 낮은 주파수임을 감지하게 된다.

도 5는 기준주파수보다 큰 주파수를 감지할 때의 출력파형이다.

여기에 도시된 바와 같이 클럭신호(CLK)가 입력되는 입력신호 생성부(30)에 의해 홀드시간(HOLD) 만큼 지연되어 출력된다. 이 입력신호 생성부(30)의 출력신호(D_CLK)를 입력받은 지연회로(40)에서는 기준주파수의 지연값(DELAY) 만큼 지연된 지연신호(DD_CLK)를 출력하게 된다. 이 지연신호(DD_CLK)와 입력신호 생성부(30)의 출력신호(D_CLK)를 앤드게이트(52)에 의해 서로 조합하여 D-플립플롭(54)의 입력신호(FF_in)로 사용한다. 그러면, 클럭신호(CLK)가 하강할때 작동되는 D-플립플롭(54)의 출력값(FF_out)은 항상 저전위 값이 출력된다. 따라서, 이를 인버터(56)에 의해 반전한 감지값(Freq_Det)은 고전위가 된다.

따라서, 기준주파수보다 큰 주파수임을 감지하게 된다.

도 6은 기준주파수와 동일한 주파수를 감지할 때의 출력파형이다.

여기에 도시된 바와 같이 클럭신호(CLK)가 입력되는 입력신호 생성부(30)에 의해 홀드시간(HOLD) 만큼 지연되어 출력된다. 이 입력신호 생성부(30)의 출력신호(D_CLK)를 입력받은 지연회로(40)에서는 기준주파수의 지연값(DELAY) 만큼 지연된 지연신호(DD_CLK)를 출력하게 된다. 이 지연신호(DD_CLK)와 입력신호 생성부(30)의 출력신호(D_CLK)는 서로 지연값 만큼 차이가 나기 때문에 서로 반대되는값을 갖게 된다. 따라서 앤드게이트(52)의 출력값은 항상 저전위값을 갖게 된다.

상기한 바와 같이 본 고안은 커패시터의 충방전에 의한 주파수 감지기의 아날로그적인 요소로 인해 공정변화 및 외부환경에 의해 감지오차의 발생을 지연회로와 기준주파수등을 디지털회로에 의해 조합하여 발생된 디지털 파형으로 비교하여 감지함으로써 공정변화 및 외부환경의 영향에 관계없이 안정되게 주파수를 감지할 수 있다는 이점이 있다.

또한, 이와 같이 외부환경 및 공정변화에 강한 주파수 감지기를 IC카드에 적용할 때 설정된 최대 주파수를 정확하게 감지함으로써 칩의 오동작을 미연에 방지하여 개인의 정보와 재산을 보호할 수 있다는 이점이 있다.

Claims (2)

1. 클럭신호를 입력받아 최종단의 홀드시간을 생성시키기 위해 지연하는 입력신호 생성부와,

   상기 입력신호 생성부의 신호를 입력받아 감지하고자 하는 기준주파수의 지연값만큼 지연시키는 지연회로부와,

   상기 지연회로부의 출력신호와 상기 입력신호 생성부의 출력신호를 조합하여 상기 클럭신호에 의해 주파수를 감지하는 감지부

   로 이루어진 것을 특징으로 하는 주파수 감지기.
2. 제 1항에 있어서, 상기 감지부는

   상기 입력신호 생성부의 출력신호와 상기 지연회로부의 출력신호를 조합하여 출력하는 앤드게이트와,

   상기 클럭신호에 의해 작동되어 앤드게이트의 출력값을 전달하는 D-플립플롭과,

   상기 D-플립플롭의 출력값을 반전시켜 출력하는 인버터

   로 이루어진 것을 특징으로 하는 주파수 감지기.