KR20030002443A - 스마트 카드용 주파수 및 패시베이션 검출회로 - Google Patents

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Abstract

본 발명은 스마트 카드용 주파수 및 패시베이션 검출회로 관한 것으로서, 주파수 및 패시베이션 검출회로를 스마트 카드 IC에 설치하여 칩 어택을 방지하는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명에 따른 스마트 카드용 주파수 및 패시베이션 검출회로는, 클럭신호와 파워다운 모드신호에 응답해서 패시베이션을 검출하는 패시베이션 검출회로; 및 상기 패시베이션 검출회로의 출력신호에 응답하여 주파수를 검출하는 주파수 검출회로를 구비한다.

Description

스마트 카드용 주파수 및 패시베이션 검출회로{Frequency and passivation detector for smart card}
본 발명은 스마트 카드용 주파수 및 패시베이션 검출회로에 관한 것으로, 보다 상세하게는 스마트 카드 IC를 사용하면서 발생하는 칩 어택(chip attack)을 방지하는 주파수 및 패시베이션 검출회로에 관한 것이다.
일반적으로 스마트 카드는 중앙처리장치(CPU)와 여러 가지 메모리 소자를 내장하여 사용자의 디지털 정보를 저장 및 연산 처리할 수 있는 신용카드 형태의 IC 카드를 말한다.
이러한 스마트 카드 기술이 적용되는 분야는 크게 금융, 통신, 교통, 전자상거래, 접근제어 등이 있다. 그 중에서 통신분야는 유럽의 공중 전화기 및 이동통신 단말기에 이미 적용되고 있으며, 전자상거래에서는 인터넷을 통한 사이버 쇼핑시소액지불의 안전하고 편리한 솔루션으로 점차 주목받고 있음과 동시에 3세대 이동 통신인 IMT-2000에서 글로벌 로밍 및 모바일 지불수단으로 중요한 자리 매김을 할 것으로 전망하고 있다.
그러나, 이러한 스마트 카드 IC에는 칩을 오동작시킬 수 있는 칩 어택(chip attack)이 발생할 수 있는 문제점이 있다.
따라서, 이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 주파수 및 패시베이션 검출회로를 스마트 카드 IC에 설치하여 칩 어택을 방지하는 것에 있다.
본 발명의 또 다른 목적은 주파수 검출회로와 패시베이션 검출회로를 같은 로직으로 구현함으로써 칩 안전성(chip security)을 향상시키는 것에 있다.
도 1은 본 발명의 바람직한 실시예에 따른 스마트 카드용 주파수 및 패시베이션 검출회로의 회로도.
도 2는 도 1의 커패시턴스 디바이더의 회로도.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 다른 스마트 카드용 주파수 및 패시베이션 검출회로는,
클럭신호와 파워다운 모드신호에 응답해서 패시베이션을 검출하는 패시베이션 검출회로; 및
상기 패시베이션 검출회로의 출력신호에 응답하여 주파수를 검출하는 주파수 검출회로를 구비한 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 1은 스마트 카드용 주파수 및 패시베이션 검출회로로서, 클럭신호(CLK)에 응답하여 패시베이션을 검출하는 패시베이션 검출회로(100)와, 패시베이션 검출회로(100)의 출력신호에 응답하여 주파수를 검출하는 주파수 검출회로(200)로 구성된다.
여기서, 패시베이션 검출회로(100)는 노드 SN1과 접지전압(Vss) 사이에 접속되고 게이트로 클럭신호(CLK)를 인가받는 NMOS 트랜지스터(N1)와, 전원전압(Vdd)과 노드 SN2 사이에 접속되고 게이트로 클럭신호(CLK)를 반전시키는 인버터(I1)의 출력신호를 인가받는 PMOS 트랜지스터(P1)와, 노드 SN2와 접지전압(Vss) 사이에 접속되고 게이트로 노드 SN1의 신호를 인가받는 NMOS 트랜지스터(N2)와, 노드 SN2와 접지전압(Vss) 사이에 접속된 커패시터(C3)와, 인버터(I1)의 출력신호를 연속해서 반전시키는 인버터(I2, I3)와, 접지전압(Vss)과 인버터(I3)의 출력단자에 접속된 커패시턴스 디바이더(capacitance divider)(110)와, 파워다운 모드신호(PWDN)와 노드 SN2를 입력으로 하는 노어 게이트(NR1)와, 노어 게이트(NR1)의 출력신호를 반전시키는 인버터(I4)로 구성된다.
다음에, 주파수 검출회로(200)는, 전원전압(Vdd)과 노드 SN4 사이에 접속되고 게이트로 인버터(I4)의 출력신호를 인가받는 PMOS 트랜지스터(P2)와, 노드 SN4와 접지전압(Vss) 사이에 접속되고 게이트로 전원전압(Vdd)을 인가받는 NMOS 트랜지스터(N3)와, 노드 SN4와 접지전압(Vss) 사이에 접속된 커패시터(C4)와, 전원전압(Vdd)과 접지전압(Vss) 사이에 접속되어 노드 SN4의 전압을 감지하는 센스 앰프(210)와, 센스 앰프(210)의 출력신호를 연속해서 반전시켜 검출된 패시베이션및 주파수신호(FREQ_PASS)를 출력하는 인버터(I5, I6)로 구성된다.
한편, 도 2는 도 1에 나타낸 커패시턴스 디바이더(110)를 나타낸 것으로, 전원전압(Vdd)과 접지전압(Vss) 사이에 커패시터(C1, C2)가 직렬로 접속되어 커패시터를 분리한다.
이하, 본 발명의 바람직한 실시예에 따른 주파수 및 패시베이션 검출회로의 동작을 도 1을 참조하여 설명한다.
우선, 도 1에 나타낸 신호들을 설명하면, 클럭신호(CLK)는 시스템 클럭신호로서 칩을 구동하는데 이용되는 신호이고, FREQ_PASS는 검출된 주파수 및 패시베이션 신호를 나타낸다. PDWN은 로직을 사용하는 칩이 파워다운 모드 상태(PDWN=1)일 때 전류원(current source)을 차단하는 기능을 갖는다.
먼저, 패시베이션 검출회로(100)를 설명한다.
여기서, 커패시터(C1, C2)에 의해서 분배된 노드 SN1의 전압(VSN1)의 레벨은 정해져 있다. 가령 커패시터(C1)가 커패시터(C1)의 4배(C2=4C1)이면, 노드 SN1의 전압(VSN1)은 1/4Vdd이고, 커패시터(C2)가 커패시터(C1)의 8배(C2=8C1)이면 노드 SN1의 전압(VSN1)은 1/8Vdd이다.
이러한, 커패시터(C1)는 금속(metal) 사이의 커플링 커패시터로서, 일반 칩에서는 금속 사이가 패시베이션으로 채워져 있고, 패시베이션이 스트립(strip)되었을 때는 금속 사이가 거의 공기로 채워져 있다. 여기서, 커패시터(C1) 값의 차이는 공기와 패시베이션 물질의 유전률 차이에 의해 발생된다.
그리고, 커패시터(C2)는 NMOS 트랜지스터(N2)의 기생 커패시터로서 항상 고정적이다. 이렇게 항상 일정한 값을 갖는 커패시터(C2)를 기준으로 커패시터(C1)가 변화할 때 노드 SN1의 전압((VSN1)을 NMOS 트랜지스터(N2)의 문턱전압(Vth)이상인 경우와 이하인 경우를 설계함으로써 NMOS 트랜지스터(N2)를 온/오프시킬 수 있다.
즉, 전원전압(Vdd)이 5V라면 일반적인 칩에서는 노드 SN1의 전압(VSN1)이 1.25V로서 NMOS 트랜지스터(N2)를 온시킨다. 패시베이션이 스트립되었을 경우에는 노드 SN1의 전압(VSN1)이 0.6V정도로 NMOS 트랜지스터(N2)를 오프시킨다.
먼저, 패시베이션이 스트립되지 않은 경우를 설명한다.
클럭신호(CLK)가 입력되면, PMOS 및 NMOS 트랜지스터(P1, N2)는 노드 SN2를 반복해서 챠지 및 디스챠지시킨다. 이로 인해 노드 SN3이 클럭신호(CLK)와 같은 주기로 움직이고, PMOS 트랜지스터(P2)는 커패시터(C4)를 챠지시킨다. 여기서, 커패시터(C3)는 무시될 수 있을 정도로 아주 작은 값을 갖는다.
다음으로, 패시베이션이 스트립된 경우를 설명한다.
노드 SN1의 전압(VSN1)이 NMOS 트랜지스터(N2)의 문전전압(Vth)보다 낮으면, NMOS 트랜지스터(N2)는 항상 오프된 상태로 있게 된다. 그래서 커패시터(C3)는 항상 챠지되어 노드 SN2 및 노드 SN3은 하이레벨로 된다.
다음에는 주파수 검출회로(200)의 동작을 설명한다.
노드 SN3이 로우레벨로 되면 PMOS 트랜지스터(P2)가 턴-온되어 커패시터(C4)가 챠지된다. 노드 SN3이 하이레벨로 되면, PMOS 트랜지스터(P2)가 턴-오프되고NMOS 트랜지스터(N3)가 턴-온되어 커패시터(C4)가 디스챠지된다. 이와 같이, 커패시터(C4)는 챠지와 디스챠지가 계속적으로 반복해서 수행된다.
그러나, NMOS 트랜지스터(N3)는 길이가 길이 때문에 챠지되는 속도에 비해서 디스챠지되는 속도가 느리다. 따라서, 노드 SN3이 오랫동안 하이레벨로 있다면 커패시터(C4)는 완전히 디스챠지되어 노드 SN4는 로우레벨로 된다.
이때, 노드 SN4의 전압(VSN4)이 적당한 레벨로 되면 PMOS 및 NMOS 트랜지스터(P3, P4)로 구성되는 센스 앰프(210)는 전압(VSN4)의 적정 레벨을 센싱한다. 즉, 노드 SN3의 주기가, 노드 SN4의 전압(VSN4)이 디스챠지되어 센싱되는 시간보다 길어지면, 주파수 검출회로(200)는 노드 SN3의 주기가 노드 SN4의 전압(VSN4)이 디스챠지되어 센싱되는 시간보다 길어지지는 시간을 검출한다.
다시 말하면, 주파수 검출회로(200)는 동작 주파수가 지정(specify)된 주파수가 아닌 경우에, 지정되지 않은 주파수를 검출한다.
상술한 것을 종합하면, 노드 SN3이 지정된 주파수이면 노드 SN4가 하이레벨로 되고, 주파수 및 패시베이션 신호(FREQ_PASS)는 로우레벨로 된다. 반대로 노드 SN3이 지정된 주파수가 아니면, 노드 SN4가 로우레벨로 되고, 주파수 및 패시베이션 신호(FREQ_PASS)는 하이레벨로 된다.
그 결과, 지정된 주파수에서 패시베이션이 스트립된 경우에는 패시베이션이 검출되어 주파수 및 패시베이션신호(FREQ_PASS)가 로우레벨로 되고, 반대로 지정된 주파수가 아닌 주파수에서 패시베이션이 스트립되지 않은 경우에는 주파수가 검출되어 주파수 및 패시베이션신호(FREQ_PASS)가 하이레벨로 되고, 패시베이션이 스트립된 경우에는 패시베이션과 주파수가 동시에 검출되어 주파수 및 패시베이션 신호(FREQ_PASS)가 하이레벨로 된다.
이상에서 살펴본 바와 같이, 본 발명의 바람직한 실시예에 따른 주파수 및 패시베이션 검출회로를 하나의 로직으로 구현함으로써 칩 안전성을 향상시킬 수 있다.
또한, 본 발명의 바람직한 실시예에 다른 주파수 및 패시베이션 검출회로를 스마트 카드 IC에 설치함으로써 칩 어택을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 클럭신호와 파워다운 모드신호에 응답해서 패시베이션을 검출하는 패시베이션 검출회로; 및
    상기 패시베이션 검출회로의 출력신호에 응답하여 주파수를 검출하는 주파수 검출회로를 구비한 것을 특징으로 하는 스마트 카드용 주파수 및 패시베이션 검출회로.
  2. 제 1 항에 있어서,
    상기 패시베이션 검출회로는 커패시턴스를 분리하기 위한 커패시턴스 디바이더를 포함하는 것을 특징으로 하는 스마트 카드용 주파수 및 패시베이션 검출회로.
  3. 제 2 항에 있어서,
    상기 커패시턴스 디바이더는 전원전압과 접지전압 사이에 직렬로 접속된 제1 및 제2 커패시터로 구성된 것을 특징으로 하는 스마트 카드용 주파수 및 패시베이션 검출회로.
  4. 제 3 항에 있어서,
    상기 제1 커패시터는 일정한 값을 갖고, 상기 제2 커패시터는 상기 제1 커패시터를 기준으로 변하는 것을 특징으로 하는 스마트 카드용 주파수 및 패시베이션검출회로.
  5. 제 1 항에 있어서,
    상기 패시베이션 검출회로는 상기 제1 및 제2 커패시터에 의해서 분리된 전압을 이용해서 패시베이션을 검출하는 것을 특징으로 하는 스마트 카드용 주파수 및 패시베이션 검출회로.
  6. 제 1 항에 있어서,
    상기 패시베이션 검출회로는,
    상기 커패시턴스 디바이더와 접지전압 사이에 접속되고 게이트로 상기 클럭신호를 인가받는 제1 트랜지스터와,
    상기 클럭신호를 연속해서 반전시켜 상기 커패시턴스 디바이더로 출력하는 복수의 반전소자와,
    전원전압과 접지 사이에 직렬로 접속되고 각각의 게이트가 상기 클럭신호의 반전신호 및 상기 제1 및 제2 커패시터 사이에 접속된 제2 및 제3 트랜지스터와,
    상기 제1 및 제3 트랜지스터의 공통 접점과 접지전압 사이에 접속된 커패시터와,
    상기 파워다운 모드신호와 상기 제1 및 제3 트랜지스터의 공통 접점을 입력으로 하는 논리회로로 구성된 것을 특징으로 하는 스마트 카드용 주파수 및 패시베이션 검출회로.
  7. 제 1 항에 있어서,
    상기 주파수 검출회로는 전원전압과 제1 노드 사이에 접속되고 게이트로 상기 패시베이션 검출회로의 출력신호를 인가받아 턴-온/오프되는 제1 스위칭소자와,
    상기 제1 노드와 접지전압 사이에 접속되고 게이트로 전원전압을 인가받는 제2 스위칭소자와,
    상기 제1 노드와 접지전압 사이에 접속된 커패시터와,
    상기 제1 노드의 전압을 감지하는 센스앰프와,
    상기 센스 앰프의 출력신호를 연속해서 반전시키는 복수의 반전소자로 구성된 것을 특징으로 하는 스마트 카드용 주파수 및 패시베이션 검출회로.
  8. 제 7 항에 있어서,
    상기 커패시터는 상기 제1 및 제2 스위칭 소자에 의해 챠지와 디스챠지가 반복되는 것을 특징으로 하는 스마트 카드용 주파수 및 패시베이션 검출회로.
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