FR2840429A1 - Circuit de detection d'attaque par transitoire pour une carte a puce - Google Patents

Circuit de detection d'attaque par transitoire pour une carte a puce Download PDF

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Abstract

Un circuit de détection de transitoire de tension (100) comprend un comparateur de tension (140) ayant deux bornes d'entrée avec des temps de charge/ décharge de capacité-résistance différents. Des diviseurs de tension (122, 124) sont respectivement couplés aux deux bornes d'entrée du comparateur de tension (140) et reçoivent en commun une tension d'alimentation (VDD). La tension de sortie de l'un des diviseurs de tension est appliquée au comparateur de tension (140) en tant que tension de référence du comparateur de tension, et l'autre est appliquée au comparateur de tension (140) en tant que tension de détection de transitoire.

Description

La presente invention concerne un circuit de detection de transitoire de
tension, et plus particuliere ment un circuit pour proteger une carte a circuit integre,
ou carte a puce, contre une attaque par transitoire.
Une carte a puce contient des circuits electroniques sous la forme de puces de circuits integres (CI), comme une unite centrale de traitement (UC) ou microprocesseur, un systeme d'exploitation de carte (COS), une memoire morte programmable et effacable de facon electrique (EEPROM) remplissant la fonction d'une zone de stockage de securite, etc. Les puces de CI vent habituellement montees sur une surface d'une carte en matiere plastique dont le materiau et la taille vent similaires ou identiques a ceux d'une carte de credit
caracteristique.
En fonction des circuits electroniques sur la carte a puce, de l' information peut etre stockee, traitee, lue, effacee, ainsi qu'echangee avec l'exterieur. Du fait que des cartes a puce peuvent aisement somber entre des mains non autorisees, et que l' information stockee sur elles peut etre tres sensible et confidentielle, les cartes a puce vent dotees de moyens de commande et de protection rigoureux par des systemes de securite et de mot de passe incorpores. Les cartes a puce vent utilisees par exemple comme des cartes d' automates bancaires pour des transactions bancaires, des cartes telephoniques avec un temps pre-paye pour des appels telephoniques, ou dans des telephones cellulaires bases sur le temps. D'autres utilisations de cartes a puce comprennent, par exemple, l'authentification dun utilisateur connecte a une Banque par Internet; le paiement pour le stationnement de vehicules, le paiement de trajets en metro, en train ou en autobus, la fourniture directe d'information personnelle a
un hopital ou un medecin; et les achats par Internet.
Avec le developpement de l'utilisation de cartes a puces pour des transactions financieres de routine, il y a egalement une augmentation de la motivation pour l'acces
non autorise aux cartes a puce, ou le piratage de celles-
ci. L'utilisation de micro-sondes, les attaques logi-
cielles, l'ecoute electronique et la generation de defauts vent des procedes de piratage connus. L'utilisation de micro-sondes consiste a acceder directement a une surface diune puce. L'attaque logicielle consiste a etablir une interface avec le processeur et a acceder a un algorithme de mot de passe ou a l' execution de l'algorithme dans un protocole. L'ecoute electronique consiste a mesurer et a detecter des caracteristiques de signaux de carte a puce et des rayonnements electromagnetiques provenant de la carte a puce pendant un fonctionnement normal. La generation de defauts utilise une condition correspondent a une circonstance anormale pour generer une erreur de processeur procurant un acces supplementaire. La technique utilisant des micro-sondes est une attaque invasive, et les autres techniques vent non invasives. Une attaque par transitoire consiste a appliquer a la carte a puce ou a la source d'energie un signal ou de l'energie provenant de l'exterieur, pour acceder a la carte a puce. Par exemple, des donnees peuvent etre extraites d'une memoire EEPROM en appliquant un transitoire a la tension dalimentatlon pour alimenter une puce interne de la carte a puce. Une attaque par transitoire peut egalement faire intervenir une communication entre la carte a puce et un terminal de carte a puce, realisee par une serie d'operations sequentielles. Premierement, lorsqu'une carte est inseree dans un terminal de carte (dans le cas d'une carte a puce a connexion par contact), la carte et le terminal de carte vent connectes l'un a l'autre. Le terminal de carte fournit de l'energie et un ensemble de signaux a la carte. La carte recoit une tension d'alimentation de puce constante (Vdd) a partir de la tension d'alimentation, de facon que la puce puisse fonctionner. Si la carte est restauree par un signal de restauration, la carte genere un signal de reponse a restauration (ou ATR pour "Answer To Reset") pour echanger de l' information entre la carte et le terminal de carte. Le protocole ATR est defini dans la norme ISO/TEC 7816 part 3, et il a des parametres tels qu'une propriete physique et
une caracteristique logique d'un protocole d'echange.
Lorsque des donnees N vent lues a une adresse specifique d'une puce de carte a puce pour emettre un signal ATR, un transitoire de tension haute peut se produire. Le transitoire de tension haute peut occasionner un vidage de la memoire EEPROM, permettant de fire des donnees a partir d'une adresse ffh de la memoire EEPROM Il existe done un besoin portent sur un circuit de detection de transitoire de tension pour detecter un transitoire de tension, et un dispositif a circuit integre pour proteger l' information interne contre un transitoire
de tension.
Conformement a un mode de realisation de la presente invention, une tension d'alimentation de puce pour faire fonctionner une puce de circuit integre est divisee par un diviseur de tension en tensions ayant une difference de tension predeterminee. Les tensions divisees vent utilisees comme deux tensions d' entree d'un comparateur de tension. Le comparateur de tension genere une tension de sortie basee sur une tension de difference entre les deux tensions d' entree. Le diviseur de tension comprend un premier diviseur de tension et un second diviseur de tension. Chacun des premier et second diviseurs de tension a au moins deux resistances connectees en serie entre la source de tension d'alimentation de puce et une masse, et utilise en tent que tensions d' entree des tensions de nocuds (c'est-a-dire un premier noeud et un second noeud) entre les deux resistances. Un condensateur a capacite elevee est couple entre l'un des nocuds et la masse pour augmenter les temps de montee et de descente de tension a ce noeud. Par consequent, si un transitoire de tension positif (transitoire de niveau haut) ou un transitoire de sens negatif (transitoire de niveau teas) augment e ou diminue temporairement la tension d'alimentation de puce, respectivement, une tension de nocud a l'endroit auquel le condensateur de capacite elevee est couple n'est pas changee du fait que le temps de charge/decharge RC (resistance condensateur) est long au nocud ayant le condensateur de capacite elevee. Cependant, une tension de lo l'autre noeud nayant pas un condensateur suit le
transitoire pour augmenter ou diminuer la tension au noeud.
Par consequent, si un transitoire se produit, le signal de sortie du comparateur de tension change. Le changement d'etat du signal de sortie permet de detecter le
transitoire.
La tension du noeud ayant le condensateur de capacite elevee est employee a titre de tension de reference du comparateur de tension, qui est un signal d' entree pour une borne d' entree non inverseuse, et la tension du noeud niayant pas un condensateur est employee comme une tension de detection, qui est un signal d' entree pour une borne d' entree inverseuse. Si les resistances connectees entre la tension d'alimentation de puce et la masse vent reglees pour que la tension de reference soit superieure a la tension de detection, un transitoire de tension haute peut etre detecte. Si la tension de reference est fixee a un niveau inferieur a la tension de detection, un transitoire de niveau teas peut etre detecte. En outre, un condensateur de capacite elevee peut etre connecte a un noeud fournissant la tension de detection et a la masse, et il n'est pas necessaire qu'un condensateur soit connecte entre la tension de reference et la masse. Dans ce cas, si la tension de reference est superieure a la tension de
detection, le transitoire de niveau teas peut etre detecte.
Si la tension de reference est inferieure a la tension de
detection, le transitoire de niveau haut peut etre detecte.
Pour stabiliser le circuit, un condensateur de faible capacite peut etre connecte entre le noeud n'ayant pas de condensateur et la masse. Dans ce cas, un temps de charge/decharge de condensateur (c'est-a-dire un temps de montee/descente de tension de noeud) devient tres court, du fait que la capacite est tres faible. Par consequent, si le transitoire se produit, une bande de fluctuation de tension du noeud ayant le condensateur de capacite elevee est tres petite, tandis que celle du noeud ayant le condensateur de faible capacite est grande. Un signal de sortie du comparateur de tension change done d'etat pour detecter le transitoire. Une difference entre deux tensions appliquees au comparateur de tension depend de la specification d'un transitoire qu'on desire detecter. En reglant simplement la valeur des resistances, on peut aisement fixer la difference de tension. Une capacite d'un condensateur ou une difference entre les capacites de deux condensateurs peut etre determinee en considerant une difference de tension du comparateur de tension, un instant d'apparition de transitoire, etc. La capacite ou la difference de capacite est determinee de facon que la tension de tension aux noeuds respectifs ait des signes differents avant et
apres l 'apparition du transitoire.
Si un comparateur de tension supplementaire est incorpore dans le circuit de detection, on peut detecter a la fois le transitoire de niveau teas et le transitoire de niveau haut. Le circuit de detection comprend en outre un troisieme diviseur de tension pour appliquer deux tensions d' entree du comparateur de tension supplementaire. Le comparateur de tens ion supplementaire recoit une tens ion a partir du troisieme diviseur de tension et recoit une autre tension a partir de l'un des premier et second diviseurs de tension, et il genere un signal de sortie sur la base d'une difference entre les deux tensions recues. I1 en resulte que l'un des premier et second diviseurs de tension fournit
une tension a deux comparateurs de tension en meme temps.
Par exemple, le second diviseur de tension fournit une tension de reference a deux comparateurs de tension, le premier diviseur de tension fournit une tension de detection a un seul comparateur de tension, et le troisieme diviseur de tension fournit une tension de detection a l'autre comparateur de tension (ciest-a-dire un comparateur de tension supplementaire). Dans ce cas, une seconde tension produite par le second diviseur de tension est superieure a une premiere tension produite par le premier diviseur de tension, et inferieure a une troisieme tension produite par le troisieme diviseur de tension. Un second noeud du second diviseur de tension a le condensateur de capacite elevee. Si un transitoire de niveau haut se produit dans le cas ou la troisieme tension est superieure a la premiere tension, un signal de sortie du premier comparateur de tension change d'etat. Par consequent, un transitoire de niveau haut peut etre detecte. Si un transitoire de niveau teas se produit dans le cas ou la troisieme tension est superieure a la premiere tension, un signal de sortie du second comparateur change d'etat. Par
consequent, le transitoire de niveau teas peut etre detecte.
Il en resulte qu'il est possible de detecter a la fois un
transitoire de niveau teas et un transitoire de niveau haut.
Conformement a un autre mode de realisation de la presente invention, celle-ci procure un procede pour proteger un dispositif a circuit integre contre une attaque par transitoire externe. Le procede comprend la generation d'une tension de reference et d'une tension de detection en utilisant une tension d'alimentation du dispositif a circuit integre, la comparaison de la tension de reference et de la tension de detection pour detecter une attaque par transitoire se produisant sur la tension d'alimentation du dispositif a circuit integre, et la restauration forcee du dispositif a circuit integre loreque l'attaque par transitoire est detectee. La tension de reference est insensible a des variations dans les tensions du
transitoire, en comparaison avec la tension de detection.
Conformement a au moins un mode de realisation du circuit de detection de transitoire, au lieu d'employer des sources d'energie speciales pour appliquer deux tensions a un comparateur, une tension d'alimentation de puce est divisee en deux tensions pour le comparateur par un
diviseur de tension.
D'autres caracteristiques et avantages de l 'invention seront mieux compris a la lecture de la
description qui va suivre de modes de realisation, donnes a
titre d'exemples non limitatifs. La suite de la description
se refere aux dessins annexes, dans lesquels: La figure 1 est un schema d'un circuit de detection de transitoire conforme a un mode de realisation de la
presente invention.
Les figures 2A a 2D montrent des formes de signaux de noeuds de diviseurs de tension representes sur la figure 1. La figure 2A et la figure 2D vent des diagrammes de formes de signaux lorequ'un transitoire de niveau haut se produit et la figure 2B et la figure 2C vent des diagrammes de formes de signaux lorsqu'un transitoire de niveau teas se produit. La figure 3 est un schema d'un circuit de detection de transitoire de niveau haut conforme a un mode de
realisation de la presente invention.
La figure 4 est un schema d'un circuit de detection de transitoire de niveau teas conforme a un mode de
realisation de la presente invention.
La figure 5 est un schema d'un circuit de detection de transitoire conforme a un autre mode de real i sat ion de la presente invention, pour detecter a la fois un
transitoire de niveau haut et un transitoire de niveau teas.
La figure 6A et la figure 6B vent des diagrammes de formes de signaux a des noeuds auxquels des tensions vent appliquees, lorsqu'un transitoire de niveau haut et un transitoire de niveau teas apparaissent respectivement dans
le circuit de detection de transitoire de la figure 5.
La figure 7 est un schema synoptique d'une carte a puce ayant un circuit de detection de transitoire conforme a un mode de realization de la presente invention. La figure 8 est un schema du circuit de detection
de transitoire de la figure 7.
On decrira en reference a la figure 1 le fonctionnement d'un circuit de detection de transitoire 100
conforme a un mode de realization de la presente invention.
Le circuit de detection de transitoire 100 comprend une borne d' entree de detecteur DIN, un diviseur de tension , un comparateur de tension 140 et un moyen d'amplification / separation 160. Le diviseur de tension divise une tension d'alimentation de puce VDD appliquee a la borne d' entree de detecteur DIN en tensions V1 et V2 ayant une difference de tension predeterminee. Le comparateur de tension 140 recoit les tensions divisees V1 et V2 par l'intermediaire de deux bornes d' entree COMPIN1 et COMPIN2, et il genere un signal de comparaison Vcomp sur une borne de sortie COMPouT, d'apres la difference de tension entre les tensions recues V1 et V2. Le moyen d' amplification / separation 160 effectue une amplification / separation sur le signal de comparaison Vcomp de la borne de sortie COMPoUT, et genere un signal de detection 180 sur une borne de sortie de detecteur DOUT. Lorsqu'un transitoire ne se produit pas, la borne de sortie de detecteur DOUT emet le signal de detection 180 avec un niveau logique haut. Lorsqu'un transitoire se produit, la borne de sortie de detecteur DOUT genere le signal de detection 180 avec un niveau logique teas et restaure une unite centrale (UC) 200 pour restaurer la puce de circuit integre. Le diviseur de tension 120 comprend un premier diviseur de tension 122 pour diviser la tension d'alimentation de puce VDD pour donner la premiere tension V1, et un second diviseur de tension 124 pour diviser la tension d'alimentation de puce VDD pour donner la seconde tension V2. Le premier diviseur de tension 122 a deux resistances R12 et Rll qui vent connectees en serie entre la borne d' entree de detecteur DIN et une masse GND. Par consequent, la premiere tension V1 est formee a un noeud (premier noeud) S1 entre les deux resistances R12 et R11,
conformement a ltequation 1 suivante.
R11
V1 = VDD X(RT! + R12)... (1)
Le second diviseur de tension 124 comprend deux resistances R22 et R21 qui vent connectes en serie entre la borne d' entree de detecteur DIN et la masse GND. Par consequent, la seconde tension V2 est formee a un noeud (second noeud) S2 entre les deux resistances R22 et R21
conformement a l 'equation 2 suivante.
R21
V2 = VDD X(R21 + R22).. (2)
Les premiere et seconde tensions V1 et V2 vent respectivement basees sur les valeurs des deux resistances (R12 et R11) et (R22 et R21). Une difference (V2-V1) entre les deux tensions V2 et V1 est basee sur une intensite d'un transitoire qu'on desire detecter. Conformement a un mode de realisation de la presente invention, les premiere et seconde tensions V1 et V2 peuvent aisement etre fixees a partir de la tension d'alimentation de puce VDD, en reglant de facon appropriee un rapport des resistances R12, R11,
R22 et R21.
La premiere tension V1 obtenue par le premier diviseur de tension 122 est appliquee a la premiere borne d' entree COMPIN1 (borne d' entree inverseuse (-)) du comparateur de tension 140, et elle remplit la fonction
d'une tension de detection du comparateur de tension 140.
La seconde tension V2 obtenue par le second diviseur de tension 124 est appliquee a la seconde borne d' entree COMPIN2 (borne d' entree non inverseuse (+)) du comparateur de tension, et elle remplit la fonction d'une tension de reference du comparateur de tension 140. Ainsi, les deux tensions appliquees au comparateur de tension 140 vent obtenues par division de tension a partir de la tension d'alimentation de puce. Loreque la tension de detection V1 est superieure a la tension de reference V2, le comparateur de tension 140 genere un signal de comparaison de niveau logique teas sur une borne de sortie COMPouT du comparateur de tension 140. Lorsque la tension de detection V1 est inferieure a la tension de reference V2, le comparateur de tension 140 genere un signal de comparaison de niveau logique haut sur la borne de sortie COMPoUT du comparateur
de tension 140.
Le premier diviseur de tension 122 a un premier condensateur C1 entre le premier noeud S1 et la masse, et le second diviseur de tension 124 a un second condensateur C2 entre le second noeud S2 et la masse. I1 y a de preference une grande difference de capacite entre les premier et second condensateurs C1 et C2. Un condensateur (par exemple C2) a une capacite elevee, et l'autre
condensateur (par exemple C1) a une tres faible capacite.
orequun transitoire de niveau haut se produit, ce qui augmente temporairement la tension de la borne d' entree de detecteur DIN, une seconde tension initiale V2 au second noeud S2 est egalement augmentee temporairement, mais avec un retard. DU fait de la grande capacite du condensateur C2 qui est connecte entre le second noeud S2 et la masse, le transitoire de niveau haut disparalt avant que le condensateur C2 soit suffisamment charge. D ' autre part, du fait que le condensateur C1 de faible capacite est connecte entre le premier noeud S1 et la masse, une premiere tension initiale V1 augment e temporairement sans retard pour devenir superieure a la tension au second noeud D2, et elle retourne ensuite a sa valeur initiale. Ceci est du au fait qutun temps de charge du condensateur C1 est plus court, ce qui fait que le condensateur C1 est suffisamment charge pendant l 'apparition du transitoire de niveau haut. Par consequent, une tension transitoire au premier noeud S1, appliquee a la premiere borne d' entree COMPIN1 du comparateur de tension 140, devient superieure a une tension transitoire au second noeud S2 appliquee a la seconde borne d' entree COMPIN2 du comparateur 140. Le comparateur 140 emet sur la borne de sortie COMPoUT une transition d'un niveau haut a un niveau teas. Ce signal COMPoUT est soumis a une amplification / separation par l'amplificateur / separateur 160 pour generer un signal de detection de transitoire de niveau logique teas sur la borne de sortie de detecteur DOUT, ce qui restaure l 'unite
centrale 1i30.
Conformement a ce mode de real isat ion, la capacite des deux condensateurs C1 et C2 peut etre selectionnee de fac,on appropriee conformement a la difference entre deux tensions appliquees a deux bornes d' entree d'un comparateur de tension. Par exemple, le condensateur C1 de faible capacite peut ne pas etre necessaire. Dans ce cas, un temps d' augmentation de tension au premier nocud S1 sans le condensateur C1 est egal a zero du fait qu'il n'y a pas de
condensateur au premier noeud S1.
Si une constante de temps (R21 x C2) a un noeud (par exemple S2) ayant le condensateur de capacite elevee C2, est fixee de fac,on a etre superieure a une constante de temps (R11 x C1) a un nocud (par exemple S1) ayant le condensateur de faible capacite C1 (ciest-a-dire, R21 x C2 > R11 x C1), un transitoire peut etre detecte plus effectivement. Ainsi, bien qu'une difference de capacite ne soit pas grande, un transitoire peut etre detecte en reglant de fac,on appropriee les valeurs de resistances
couplees a des noeuds respectifs.
La figure 2A et la figure 2B montrent des formes de signal d'une tension transitoire appliquee a deux bornes d' entree d'un comparateur de tension 140 lorequ'un transitoire de niveau haut et un transitoire de niveau teas apparaissent respectivement sur une tension d'alimentation
de puce VDD.
Dans le circuit de detection de transitoire 100 de la figure 1, il peut y avoir un cas dans lequel une seconde tension V2 est superieure a une premiere tension V1 (V2 > V1), et une capacite d'un second condensateur C2 est superieure a une capacite d'un premier condensateur C1 (C2 C1). Par R11 consequent, le rapport () est fixe de facon a etre inferieur au rapport (), pour generer aisement une
seconde tension V2 superieure a une premiere tension V1.
Dans ce cas, le moyen d' amplification / separation 160 comporte deux inverseurs successifs et le circuit de detection de transitoire 100 peut detecter une transitoire
de niveau haut.
De facon plus specifique, du fait que la tension de reference V2 est superieure a la tension de detection V1,
le comparateur de tension 140 genere un signal de comparai-
son de niveau logique haut (niveau logique "1") sur la borne de sortie COMPouT du comparateur de tension 140. Le signal de comparaison de niveau logique haut qui est genere sur la borne de sortie COMPouT du comparateur traverse le
moyen d'amplification / separation 160 ayant deux inver-
seurs, pour donner un signal de detection de niveau logique haut 180 sur la borne de sortie de detection DOUT Lorsqutun transitoire augment ant rapidement appa
raft sur une tension dalimentation de puce VDD (C' est-a-
dire un transitoire de niveau haut, Vglh), des tensions transitoires Vglhl et Vglh2, qui vent plus elevees que les tensions initiales (avant le transitoire), apparaissent respectivement au premier nocud S1 et au second noeud S2,
conformement aux equations 3 et 4 suivantes.
Premiere tension transitoire Vglhl du premier noeud S1 R11 = V1 + vUlh x (R11 + R12) Seconde tension transitoire Vglh2 du second noeud S2 R21 = V2 + Vylh x (R21 + R22) Cependant, comme un condensateur de capacite elevee, C2, est connecte entre le second noeud S2 du second diviseur de tension 124 et la masse, une valeur de {Vglh x ()} dans ['equation 4 est augmentee lente ment, avec un tres faible changement (AV2 est tres faible) et un retard. Il en resulte que la tension transitoire Vglh2 au second noeud S2 ne suit pas un transitoire qui cure pendant un temps tres court. Par consequent, la tension transitoire Vglh2 est pratiquement identique a la seconde tension initiale V2 avant ['apparition du transitoire, du fait qu'une longue duree est necessaire pour charger un condensateur C2 de capacite elevee. De ce fait, la seconde tension transitoire Vglh2 qui est pratiquement identique a la seconde tension initiale V2 apparalt au second noeud, pour etre appliquee a la seconde borne d' entree COMPIN2 du comparateur de tension 140, comme represente sur la figure 2A. Du fait que le premier diviseur de tension 122 a le condensateur de faible capaci te C1, une valeur de {Vglh x ()} dans l 'equation 3 est plus rapidement augmentee jusqu'a une valeur superieure (AV1), sans retard, a partir de la premiere tension initiale V1. La premiere tension transitoire Vglhl au premier noeud devient superieure a la tension transitoire Vglh2 du second noeud, et retourne ensuite a la premiere tension initiale V1. Par consequent, du fait que le condensateur C1 a une faible capacite, la tension au premier noeud suit pratiquement la premiere tension transitoire Vglbl pendant qu'une attaque par transitoire se produit. La premiere tension transitoire Vglhl, qui est superieure a la seconde tension transitoire Vglh2 du second nocud, est appliquee a la premiere borne d' entree COMPIN1 du comparateur de tension 140. Il en resulte qu'un niveau de signal logique teas est genere sur la borne de sortie COMPouT du comparateur de tension 140. Le signal de niveau logique teas qui est genere traverse le moyen d' amplification / separation 160 pour donner un signal de detection de niveau logique teas, sur la borne de sortie de detecteur DOUT- Par consequent, une unite centrale de traitement (UC) est conditionnee par le signal de detection 180 pour detecter un transitoire de
niveau haut.
Dans le cas ou la premiere tension V1 est superieure a la seconde tension V2 (V1 > V2) et la capacite du second condensateur C2 est superieure a la capacite du R11 premier condensateur C1 (C2 > C1), le rapport R21 est fixe de facon a etre superieur au rapport (), pour obtenir des tensions V1 et V2 desirees. Dans ce cas, le moyen d' amplification / separation 160 a un senl inverseur et le circuit de detection de transitoire 100 peut detecter un transitoire de niveau teas qui reduit rapidement une tension d'alimentation pendant un temps tres court. DU fait que la premiere tension V1 est superieure a la seconde tension V2 en l' absence d'attaque par transitoire, le comparateur de tension 140 genere un signal de comparaison de niveau logique teas (etat logique "O") sur
la borne de sortie CIMPouT du comparateur de tension 140.
Le signal de comparaison de niveau logique teas qui est genere sur la borne de sortie COMPouT traverse le moyen d'amplification / separation 160 pour produire un signal de detection de niveau logique haut sur la borne de sortie de deteCteUr DOUT Cependant, lorsqu'un transitoire de niveau teas se produit sur une tension d'alimentation, une seconde tension transitoire Vgll2 apparalt au second noeud S2 pour etre appliquee a une seconde borne d' entree du comparateur de tension 140. Ici, la seconde tension Vgll2 est inferieure de AV2 a la seconde tension V2. Cependant, il apparalt au premier noeud une premiere tension transitoire Vglll qui est notablement reduite par rapport a la premiere tension initiale V1 et est inferieure a la seconde tension transitoire Vgll2. Par consequent, une premiere tension transitoire Vglll au premier noeud S1, qui est inferieure a la seconde tension transitoire Vgll2, est appliquee a la
premiere borne d' entree du comparateur de tension 140.
Ainsi, un signal de comparaison de niveau logique haut est genere sur la borne de sortie COMPoUT du comparateur de tension 140. Le signal de comparaison de niveau logique haut traverse le moyen d'amplification / separation 160, de fa,con qu'un signal de detection de niveau logique teas 180 soit genere sur la borne de sortie de detecteur DOUT pour
restaurer l 'unite centrale.
L'homme de l'art peut aisement apprecier que le mode de realisation precedent peut etre modifie. Par exemple, si la premiere tension V1 est fixee de fac,on a etre inferieure a la seconde tension V2 (V1 < V2), et si la capacite du premier condensateur C1 est fixee de fac,on a etre superieure a la capacite du second condensateur C2 (C1 > C2), le circuit de detection de tension 100 peut detecter un transitoire de niveau teas(voir la figure 2C). Si la premiere tension V1 est fixee de fa,con a etre superieure a la seconde tension V2 (V1 > V2), le circuit de detection de tension 100 peut detecter un transitoire de niveau haut
(voir la figure 2D).
Dans le cas ou une puce de circuit integre est testee, il est necessaire d'interrompre pendant un moment
le fonctionnement du circuit de detection de transitoire.
Dans ce but, en utilisant une source de tension speciale, un signal de sortie d'un comparateur de tension peut etre
maintenu comme un signal constant.
La figure 3 et la figure 4 montrent de facon plus detaillee un circuit de detection de transitoire 100 de la figure 1. La figure 3 illustre un circuit de detection de transitoire de niveau haut 300 et la figure 4 illustre un
circuit de detection de transitoire de niveau teas 400.
Sur la figure 3, un comparateur de tension comprend un amplificateur differential 340 et un transistor NMOS d' application de polarisation N5, destine a recevoir une tension de polarisation (Vbgp) 310 diun niveau predetermine provenant d'un circuit de polarisation (non represente), pour appliquer a un amplificateur differential 340 une tension de polarisation 310 recue. L'amplificateur differential 340 a deux transistor PMOS P1 et P2 et deux transistors NMOS N1 et N2. Une electrode de source du transistor PMOS P2 est connectee a une borne d' entree de detection (DIN) pour recevoir une tension d'alimentation de puce VDD. Une electrode de grille et une electrode de drain du transistor PMOS P2 vent couplees l'une a l'autre. Le transistor PMOS P1 a une electrode de source connectee a la tension d'alimentation de puce VDD, une electrode de grille couplee a l' electrode de grille du transistor PMOS P2, et une electrode de drain couplee a un noeud de sortie SOUT pour emettre un signal de comparaison. Le transistor NMOS N2 a une electrode de drain couplee a l' electrode de drain du transistor PMOS P2, une electrode de grille couplee a un second noeud S2 d'un second diviseur de tension 324 pour recevoir une seconde tension V2, et une electrode de source couplee a une electrode de drain d'un transistor NMOS d' application de polarisation N5. Le transistor NMOS N1 a une electrode de drain couplee a l' electrode de drain du transistor PMOS P1 et au noeud de sortie SOUT' une electrode de grille couplee a un premier noeud S1 du premier diviseur de tension 322 pour recevoir une premiere tension V1, et une electrode de source couplee a l' electrode de drain du transistor NMOS d'application de polarisation N5. L'electrode de drain du transistor NMOS du transistor d'application N5 est couplee aux electrodes de source des transistors NMOS N1 et N2, son electrode de grille est destinee a recevoir une tension de polarisation predeterminee provenant d'un circuit de polarisation, et son electrode de source est couplee a une tension de masse GND. Le premier diviseur de tension 322 a des resistances R12 et R11 et un condensateur C1. Les resistances R12 et R11 vent connectees en serie entre une borne d' entree de detecteur DIN pour recevoir la tension d'alimentation de puce VDD et une tension de masse GND. Le condensateur C1 est connecte entre le premier noeud S1
enterconnectant les resistances R12 et R11 et la masse GND.
Le second diviseur de tension 324 a deux resistances R22 et R21 et un condensateur C2. Les resistances R22 et R21 vent connectees en serie entre la borne d' entree de detecteur DIN et une tension de masse GND. Le condensateur est connecte entre le second noeud S2 enterconnectant les resistances R22 et R21 et la tension de
masse GND.
La tension V1 du premier noeud S1 dans le premier diviseur de tension 322 est determinee conformement a l' equation 1 ci-dessus, tandis que la tension V2 du second noeud S2 dans le second diviseur de tension 324 est determinee conformement a l 'equation 2 ci-dessus. Les valeurs de resistances dans les diviseurs de tension 322 et 324 vent reglees pour faire en sorte que la seconde tension V2 soit superieure a la premiere tension V1. Une difference (V2 - V1) entre les tensions V2 et V1 peut etre changee en fonction de ['amplitude d'un transitoire de niveau haut qu'on desire detecter. Comme mentionne precedemment, le premier condensateur C1 du premier diviseur de tension 322 et le second condensateur C2 du second diviseur de tension 324 ont des valeurs de capacite differentes. Le premier condensateur C1 a une faible capacite, et le second
condensateur C2 a une capacite elevee.
Le moyen d' amplification / separation 360 comprend deux inverseurs CMOS 362 et 364. Le premier inverseur CMOS 362 a un transistor PMOS P3 et un transistor NMOS N3 qui vent connectes en serie entre une borne d' entree de detecteur DIN et une masse GND. Une electrode de source du transistor PMOS P3 est couplee a une borne d' entree de detecteur DIN pour recevoir la tension d'alimentation de puce. Une electrode de source du transistor NMOS N3 est couplee a une electrode de masse. Des electrodes de grille du transistor PMOS P3 et du transistor NMOS N3 vent couplees l'une a l'autre et vent couplees a un noeud de sortie SOUT de l'amplificateur differential 340. Des electrodes de drain du transistor PMOS P3 et du transistor NMOS N3 vent couplees l'une a l'autre pour constituer un nocud de sortie du premier inverseur, IOUT1- Le second inverseur 364 a un transistor PMOS P4 et un transistor NMOS N4 qui vent connectes en serie entre la borne d' entree de detecteur DIN et la masse. Une electrode de source du transistor PMOS P4 est couplee a la borne d' entree de detecteur DIN pour recevoir la tension d'alimentation de puce. Une electrode de source du transistor NMOS N4 est couplee a l' electrode de masse. Des electrodes de grille du transistor PMOS P4 et du transistor NMOS N4 vent couplees l'une a l'autre et couplees au nocud de sortie du premier inverseur, IOUT1- Des electrodes de drain du transistor PMOS P4 et du transistor NMOS N4 vent couplees l'une a l'autre pour constituer un nocud de sortie du second inverseur IOUT2- La borne de sortie de detecteur DOUT est couplee au nocud de sortie du second inverseur, IOUT2 On va maintenant decrire le fonctionnement du circuit de detection de transitoire de niveau haut 300
lorsqu'un transitoire de niveau haut ne se produit pas.
L'amplificateur differential 340 compare la seconde tension V2 appliquee a l' electrode de grille du transistor NMOS N2 avec la premiere tension V1 appliquee a l' electrode de grille du transistor NMOS N1, en generant un signal de comparaison sur la borne de sortie SOUT de l'amplificateur differential 340. Ici, le signal de comparaison correspond a une difference (V2 - V1) entre les tensions V2 et V1. DU fait que la seconde tension V2 est superieure a la premiere tension V1, un signal de niveau logique haut est genere sur
la borne de sortie SOUT! en tent que signal de comparaison.
Par consequent, le transistor NMOS N3 du premier inverseur 362 est debloque pour generer un signal de niveau logique teas (0 V). Loreque le signal de niveau logique teas qui est un signal de sortie du premier inverseur 362 est applique au second inverseur 364, le transistor PMOS P4 est debloque pour generer un signal de niveau logique haut ayant une tension dialimentation VDD, sur la borne de sortie IOUT2 - I1 en resulte qu'un signal de detection de niveau logique haut est genere sur la borne de sortie de detecteur DOUT, ce qui fait que l 'unite centrale ntest pas restauree et un
fonctionnement de puce normal a lieu.
Dans un cas dans lequel le transitoire de niveau haut apparalt sur la tension d'alimentation de puce pendant une course duree (voir la figure 2A), l'amplificateur differential 340 compare la seconde tension Vglh2 appliquee a l 'electrode de grille du transistor NMOS N2, avec la premiere tension Vglbl appliquee a l' electrode de grille du transistor NMOS N1, en generant un signal de comparaison sur la borne de sortie SOUT de l'amplificateur differential 340. Ici, le signal de comparaison correspond a une difference (Vglbl - Vglh2) entre les tensions (Vglh2 et Vglbl). Lorsqu'un transitoire de niveau haut se produit, la tension transitoire Vglh2 du second noeud S2 devient inferieure a la tension transitoire Vglhl du premier nocud S1. Par consequent, l'amplificateur differential 340 genere un signal de niveau logique teas sur la borne de sortie SOUT a titre de signal de comparaison. Sous l'effet du signal de comparaison de niveau logique teas, le transistor PMOS P3 du premier inverseur 362 devient conducteur pour generer un signal de niveau logique haut (tension d'alimentation VDD) sur la borne de sortie IOUT1 de l'amplificateur differential 340. Lorequ'un signal de niveau logique haut est applique au second inverseur 364, le transistor NMOS N4 devient conducteur pour generer un signal de detection de niveau logique teas (tension de masse 0 V), 380, sur la borne de sortie IOUT2- Par consequent, l 'unite centrale est restauree. En se referent a la figure 4, on note qu'un circuit de detection de transitoire de niveau teas 400 comprend un amplificateur differential 440, un troisieme diviseur de tension 422, et un second diviseur de tension 424. Le circuit de detection de transitoire de niveau teas 400 differe du circuit de detection de transitoire de niveau haut 300 par le fait que les valeurs de resistances R31, R32, R21 et R22 vent reglees pour faire en sorte qu'une seconde tension V2 d'un second noeud S2 dans le second diviseur de tension 424 soit inferieure a une troisieme tension V3 d'un troisieme noeud S3 dans le troisieme diviseur de tension 422. De fac,on caracteristique, les valeurs des resistances respectives vent selectionnees de R21 facon que la seconde tension (VDD X R21 + R22) devienne in R31 ferieure a la troisieme tension (VDD X). En outre, outre, le circuit de detection de transitoire de niveau teas 400 comprend un second moyen d' amplification / separation
462 ayant un seul inverseur.
On va maintenant decrire le fonctionnement d'un circuit de detection de transitoire de niveau teas lorsqu'un transitoire de niveau teas n'appara1t pas. L'amplificateur differential 440 compare une seconde tension V2 appliquee a lt electrode de grille d'un transistor NMOS N2 avec une troisieme tension V3 appliquee a une electrode de grille d'un transistor NMOS N1, en generant un signal de comparaison sur une borne de sortie SOUT de l'amplificateur differential 440. Ici, le signal de comparaison correspond a une difference (V2-V3) entre les tensions V2 et V3. Du fait que la seconde tension V2 est inferieure a la troisieme tension V3, un signal de niveau logique teas est genere sur la borne de sortie SOUT en tent que signal de comparaison. Par consequent, un signal de detection de niveau logique haut 480 est genere sur une borne de sortie de detecteur DOUT, de facon qu'une unite centrale de traitement (UC) ne soit pas restauree et qu'un
fonctionnement de puce normal ait lieu.
Lorsqu'un transitoire de niveau teas attaque et reduit la tension d'alimentation de puce pendant une course duree, l'amplificateur differential 440 compare une tension transitoire Vgll2 appliquee a l' electrode de grille du transistor NMOS N2 avec une tension transitoire Vgll3 appliquee a l' electrode de grille du transistor NMOS N1, en generant un signal de comparaison sur la borne de sortie SOUT de l'amplificateur differential 440. Ici, le signal de comparaison correspond a une difference (Vgll2-Vgll3) entre les tensions Vgll2 et Vgll3. Lorequ'un transitoire de niveau teas se produit, un signal de comparaison de niveau logique haut est genere sur la borne de sortie SOUT' du fait que la tension transitoire Vgll2 generee sur un second noeud S2 est superieure a la tension transitoire Vgll3 generee sur un troisieme noeud S3. Pour la meme raison, le transistor NMOS N3 du premier inverseur 462 est debloque pour generer un signal de niveau teas (tension de masse O V) sur la borne de sortie IOUT- Par consequent, le signal de detection de niveau logique teas 480 est genere sur la borne de sortie de detecteur DOUT pour restaurer l 'unite centrale. On va maintenant decrire ci-apres de facon plus complete un autre mode de realization de la presents invention, en se referent a la figure 5. On circuit de detection de transitoire de tension 500 de la figure 5 pent detector en meme hemps un transitoire de niveau teas et un transitoire de niveau haut. Le circuit de detection de transitoire de tension 500 utilise deux comparateurs de tension, et detente un transitoire d'apres un signal genere sous la forme d'un resultat d' operation ET, apres amplification / separation des signaux de sortie de deux
comparateurs de tension.
De facon specifique, le circuit de detection de transitoire 500 comprend deux comparateurs de tension (un premier comparateur de tension 542 et un second comparateur de tension 544), trots diviseurs de tension (un premier diviseur de tension 522, un second diviseur de tension 524 et un troisieme diviseur de tension 526), un premier moyen d' amplification / separation 562, un second moyen d' amplification / separation 564 et un moyen d'accomplissement d' operation ET, 570. Les premier et second moyens d' amplification / separation 562 et 564 effectuent une amplification / separation des signaux de comparaison qui vent generes sur les bornes de sortie COMPoUTl et COMPoUT2 respectivement des premier et second comparateurs de tension 542 et 544. Le moyen d'accomplissement de fonction ET 570 est une porte ET qui recoit des signaux generes sur des bornes de sortie BOUT1 et BOUT2 des premier et second moyens d'amplification / separation 562 et 564, et effectue une operation ET sur ces signaux recus, pour fournir le resultat en sortie. Le premier diviseur de tension 522 divise une tension d'alimentation de puce VDD pour donner une premiere tension V1, en utilisant deux resistances R12 et Rll connecters en serie entre une borne d' entree de detecteur DIN et une masse, et il applique la tension divisee V1 a une borne d' entree inverseuse qui est une premiere borne d' entree COMPIN1 (une premiere tension de detection) d'un premier comparateur de tension 542. Le premier diviseur de tension 522 comprend un condensateur C1 entre un noeud S1 et la masse. Le second diviseur de tension 524 divise la tension d'alimentation de puce VDD pour donner une seconde tension V2, en utilisant deux resistances R22 et R21 connectees en serie entre la borne d' entree de detecteur DIN et la masse, et il applique la tension divisee V2 a une seconde borne d' entree COMPIN2 (une borne d' entree non inverseuse) du premier comparateur de tension 542, et au second comparateur de tension 544 en tent que tension de reference. Le second diviseur de tension 524 comprend un condensateur C2 entre un noeud S2 et la masse. Le troisieme diviseur de tension 526 divise la tension d'alimentation de puce VDD pour donner une troisieme tension V3, en utilisant deux resistances connectees en serie entre la borne d' entree de detecteur DIN et une masse, et il applique la tension divisee V3 a une borne d r entree inverseuse qui est une premiere borne d' entree COMPIN1 (une seconde tension de detection) du second comparateur de tension 544. Le troisieme diviseur de tension 526 comprend un condensateur C3 entre un noeud S3
et la masse.
Dans ce mode de realisation, la seconde tension V2 appliquee simultanement aux premier et second comparateurs de tension 542 et 544 a une valeur comprise entre les premiere et troisieme tensions V1 et V3. La capacite du second condensateur C2 est superieure a la capacite des premier et troisieme condensateurs C1 et C3. Les capacites des premier et troisieme condensateurs C1 et C3 vent presque identiques l'une a l'autre, et ont une tres petite valeur. Par consequent, lorsqu'un transitoire de niveau haut ou un transitoire de niveau teas se produit, une tension transitoire Vglh2 ou Vgll2 du nocud S2 appliquant une tension a une seconde borne d' entree de chaque comparateur de tension, est virtuellement inchangee en comparaison avec la seconde tension initiale V2, du fait
que la capacite du second condensateur C2 est elevee.
Cependant, comme la capacite des premier et troisieme condensateurs C1 et C3 est tres faible, les tensions transitoires (Vglhl et Vglh3) ou (Vglll et Vgll3) des noeuds S1 et S3 vent considerablement accrues ou diminuees
en comparaison avec les tensions V1 et V3.
De facon specifique, dans un cas dans lequel la troisieme tension V3 est superieure a la premiere tension V1 (c'est-a-dire V3 > V2 > V1), le premier moyen d'amplification / separation 562 est constitue de deux inverseurs et le second moyen d'amplification / separation 564 est constitue d'un seul inverseur. Le premier comparateur de tension 542 detecte un transitoire de niveau haut, et le second comparateur de tension 544 detecte un transitoire de niveau teas. Il en resulte qu'un etat du signal sur une borne de sortie du comparateur 542 est change loreque le transitoire de niveau haut apparalt, et un etat diun signal sur une borne de sortie d'un comparateur 544 est change lorsque le transitoire de niveau
teas appara1t.
On va maintenant decrire le fonctionnement du circuit de detection de transitoire 500 lorequ'un circuit fonctionne normalement. Du fait que la seconde tension V2 est superieure a la premiere tension V1, un signal de comparaison de niveau logique haut est genere sur la borne
de sortie COMPoUTl du premier comparateur de tension 542.
Le signal de comparaison de niveau logique haut est applique au moyen d'accomplissement d' operation ET 570 par l'intermediaire du premier moyen d'amplification / separation 562. Du fait que la troisieme tension V3 est superieure a la seconde tension V2, un signal de comparaison de niveau logique teas est genere sur la borne de sortie COMPoUT2 du second comparateur de tension 544. Le signal de comparaison de niveau logique teas est applique au moyen d'accomplissement d'operation ET 570 par l'intermediaire du second moyen d'amplification / separation 364. Il en resulte qu'un signal de detection de niveau logique haut 580 est genere sur une borne de sortie de detecteur DOUT Lorsqu'un transitoire de niveau haut apparalt, la tension transitoire Vglhl du premier nocud S1 est superieure a la tension transitoire Vglh2 du second nocud S2, comme represente dans une partie gauche de la figure 6A. Par consequent, un signal de comparaison initial (avant l' apparition d'un transitoire), de niveau logique haut, devient un signal de comparaison de niveau logique teas sur une borne de sortie du premier comparateur de tension 542, et un signal de comparaison sur une borne de sortie du second comparateur de tension 544 est maintenu au niveau haut. Il en resulte qu'un signal de detection de niveau logique teas est genere sur la borne de sortie de detecteur COMPoUT pour restaurer une unite centrale de traitement (UC). D'autre part, lorsqu'un transitoire de niveau teas apparalt, un signal de comparaison initial de niveau logique haut devient un signal de comparaison de niveau logique teas sur une borne de sortie du second comparateur de tension 544, et un signal de comparaison sur une borne de sortie du premier comparateur de tension 542 est maintenu au niveau haut. Il en resulte qu'un signal de detection de niveau logique teas est genere sur la borne de sortie de detecteur COMPouT pour restaurer l 'unite centrale. Dans le circuit de detection de transitoire 500, la capacite du second condensateur C2 peut etre inferieure a la capacite des premier et troisieme condensateurs C1 et C3. Dans ce cas, la figure 6B montre des formes de tension de nocud lorsqu'un transitoire de niveau haut et un transitoire de niveau teas apparaissent. Du fait qu'une capacite d'un second condensateur C2 est faible, une tension V2 d'un second nocud S2 change considerablement lorsqu'un transitoire apparalt. D'autre part, du fait que les capacites des premier et troisieme condensateurs C1 et C3 vent faibles, des tensions des premier et troisieme nocuds vent virtuellement inchangees. Ainsi, un signal de sortie d'un second comparateur de tension 544 est change lorsque le transitoire de niveau haut apparalt, tandis que le signal de sortie du premier comparateur de tension 542
est change lorsque le transitoire de niveau teas apparalt.
Il en resulte qu'il est possible de detecter a la fois le
transitoire de niveau teas et le transitoire de niveau haut.
La figure 7 illustre schematiquement une carte a puce 1000 dans laquelle est noyee une puce de circuit integre avec un circuit de detection de transitoire. La carte a puce 1000 comprend un detecteur de transitoire 700, un circuit de detection 705 ayant un capteur de temperature, un capteur d' exposition a la lumiere, un capteur de frequence et un capteur de suppression de passivation, un circuit d'entree/sortie (E/S) 717, une unite centrale de traitement (UC) 900, un circuit de commande de securite 730, diverges memoires telles qu'une memoire morte programmable et effacable de facon electrique (EEPROM) 721, une memoire morte (ROM) 723 et une memoire vive (RAM) 719, un groupe de registres 725, et une interface RF 715. Un systeme d'exploitation de carte (COS) pour faire fonctionner la puce de circuit integre et des instructions de base vent programmes dans la memoire morte 723. La memoire EEPROM 721 stocke un ensemble de donnees, incluant des donnees d'utilisateur (par exemple des donnees d'emetteur de carte) qui vent protegees contre un acces externe par ['unite centrale 900 et le COS, et des fonctions qui peuvent etre mises en oeuvre dans diverges applications. La memoire vive 719 est utilisee pour gerer des
donnees temporaires et corriger un resultat de calcul intermediaire.
Lorsque l'un du detecteur de transitoire 700 et du circuit de detection 705, ou les deux, emettent un signal de detection de niveau logique teas, l 'unite centrale 900
est restauree.
Si un transitoire de niveau haut apparalt pour modifier temporairement une tension d'alimentation faisant fonctionner une puce de circuit integre, dans une communication normale entre la carte a puce 1000 et un terminal de carte (non represente), le detecteur de transitoire 700 genere un signal de detection de niveau
logique teas pour restaurer l 'unite centrale 900.
La figure 8 illustre un schema de circuit prefere du circuit de detection de transitoire (figure 5) applique a la carte a puce (figure 7). Comme decrit precedemment, un premier comparateur de tension 842 pour detecter un transitoire de niveau haut et un second comparateur de tension 844 pour detecter un transitoire de niveau teas comprennent respectivement un amplificateur differential et un transistor NMOS N5. L'amplificateur differential a deux transistors PMOS P1 et P2 et deux transistors NMOS N1 et N2. Le transistor NMOS rec,oit une tension de polarisation (Vbgp) 810 predeterminee provenant d'un circuit de polarisation (non represente), et applique a 1' amplificateur differential la tension de polarisation 810 rec,ue, par l'intermediaire dune electrode de grille du
transistor NMOS N5.
Un premier moyen d' amplification / separation 862 ayant deux inverseurs est couple a une borne de sortie SOUT1 du premier comparateur de tension 842. Un second moyen d'amplification / separation 864 ayant un seul inverseur est couple a une borne de sortie SOUT2 du second comparateur de tension 844. Un signal de sortie de chaque moyen d' amplification / separation est applique a une porte ET 870 remplissant la fonction de moyen d'accomplissement d' operation ET. Par l' operation ET, un signal de detection est emis vers une borne de sortie de detecteur DOUT Un premier diviseur de tension 822 divise une tension d'alimentation pour appliquer une premiere tension V1 au premier comparateur de tension 842. Un troisieme diviseur de tension 826 divise une tension dalimentation pour appliquer une troisieme tension V3 au second comparateur de tension 844. Un second diviseur de tension 824 applique en commun une seconde tension V2 aux premier et second comparateurs de tension 842 et 844. Comme decrit precedemment, chacun des diviseurs de tension 822, 824 et 826 comprend des resistances connectees entre une borne d' entree de detecteur et une masse, et un condensateur
dispose entre un nocud et la masse.
En comparaison avec le circuit de detection de transitoire 500 represente sur la figure 5, le circuit de detection de transitoire 800 represente sur la figure 8 comprend en outre un moyen d'arret de detection de transitoire et une porte OU 890 remplissant la fonction d'un moyen d'accomplissement d'operation ET. Le moyen d'accomplissement d' operation ET 890 recoit sur une borne d' entree un signal de detection provenant d'une borne de sortie de detecteur DOUT, et recoit sur l'autre borne d entree un signal d' arret de transitoire (GSTOP) provenant dune borne de sortie DGSTOP du moyen d'arret de detection de transitoire. Ceci a pour but d'arreter le fonctionnement d'un circuit de detection de transitoire pendant un moment dans le cas ou le fonctionnement d'une puce de circuit
integre est teste.
Lorequ'il est necessaire de cesser de detecter un transitoire, le moyen darret de detection de transitoire fait touj ours passer au niveau teas un signal de comparaison d'une borne de sortie SOUT1 du premier comparateur de tension 842, pour detecter un transitoire de niveau haut, et fait passer au niveau haut un signal de comparaison d'une borne de sortie SOUT2 du second comparateur de tension, pour detecter un transitoire de niveau teas. Par consequent, independamment de l' apparition d'un transitoire, le signal de detection de la borne de sortie de detecteur DOUT prend le niveau teas et le signal d'arret de detection GSTOP de la borne de sortie d'arret de detection DGSTOP prend le niveau haut. Il en resulte qu'une borne de sortie DOUT F d'une porte OU reste tonjours au
niveau haut.
De facon specifique, le moyen d'arret de detection de transitoire comprend un premier inverseur de fourniture de signal (S_INV1) 910, un second inverseur de fourniture de signal (S_INV2) 930, un premier inverseur de retard (D_INV1) 950, et un second inverseur de retard (D_INV2) 970. Les inverseurs de fourniture de signal S_INV1 et S_INV2 vent connectes en serie a une source de signal de coupure (non representee) pour recevoir un signal d'arret de detection (GSTOP) 1200. Les inverseurs de retard D_INV1 et D_INV2 vent connectes en serie pour recevoir le signal d'arret de detection GSTOP. Un signal de sortie du second inverseur de retard D_INV2 est applique a la borne de sortie d'arret de detection D_ GSTOP pour etre emis vers la
porte OU 890.
Le moyen d'arret de detection de transitoire comprend en outre trots transistors PMOS de coupure S_P1, S_P2 et S_P3, deux transistors PMOS de coupure S_P4 et S_P5, un transistor PMOS de rappel au potentiel haut PU_P1, et un transistor NMOS de rappel au potentiel teas PD_N1. Les trots transistors PMOS de coupure S_P1, S_P2 et S_P3 coupent une tension d'alimentation de puce qui est appliquee aux diviseurs de tension respectifs 822, 824 et 826 conformement a un etat du signal d'arret de detection GSTOP. Les deux transistors PMOS de coupure S_P4 et S_P5 coupent une tension d'alimentation qui est appliquee aux comparateurs de tension respectifs 842 et 844. Le transistor PMOS de rappel au potentiel haut PU_P1 tire vers le haut, jusqu'a une tension d'alimentation, un signal d' entree (une tension a un noeud S4), applique au premier moyen d'amplification / separation 862. Le transistor NMOS de rappel au potentiel teas PD_N1 tire vers le teas, jusqu'a une tension de masse, un signal (une tension a un nocud S5)
applique au second moyen d'amplification / separation 864.
Une electrode de grille du transistor PMOS de rappel au potentiel haut PU_P1 est connectee au premier inverseur de fourniture de signal S_INV1 pour recevoir un signal inverse GSTOP du signal d'arret de detection GSTOP. Chaque electrode de grille du transistor NMOS de rappel au potentiel teas PD_N1, des trots transistors PMOS de coupure S_P1, S_P2 et S_P3, et des deux transistors PMOS de coupure S_P4 et S P5, est connectee au second inverseur de
fourniture de signal S_ INV2.
Le premier inverseur de fourniture de signal S_ INV1 a un transistor PMOSGS_P1 et un transistor NMOS GS_N1. Le second inverseur de fourniture de signal S_ INV2 a un transistor PMOS GS_ P2 et un transistor NMOS GS_ N2. Une electrode de grille du transistor PMOS GS_P1 et une electrode de grille du transistor NMOS GS_N1 vent interconnectees pour recevoir le signal d'arret de detection GSTOP. Une electrode de drain du transistor PMOS GS_P1 et une electrode de drain du transistor NMOS GS_N1 vent interconnectees pour constituer une borne de sortie du premier inverseur de fourniture de signal S_ INV1. Une electrode de source du transistor NMOS GS_N1 est connectee a une electrode de masse. Une electrode de grille du transistor PMOS GS_ P2 et une electrode de grille du transistor NMOS GS_ N2 vent interconnectees pour etre couplees a une borne de sortie du premier inverseur de fourniture de signal S_ INV1. Une electrode de source du transistor PMOS GS_ P2 recoit la tension d'alimentation de puce. Une electrode de drain du transistor PMOS GS_P2 et une electrode de drain du transistor NMOS GS_N2 vent interconnectees pour constituer une borne de sortie du second inverseur de fourniture de signal 930. Une electrode de source du transistor NMOS GS_N2 est couplee a une
electrode de masse.
Les electrodes de source des trots transistors PMOS de coupure S_ P1, S_P2 et S_P3 vent connectees a une borne d' entree de detecteur DIN pour recevoir la tension d'alimentation de puce. Les electrodes de grille des trots transistors PMOS de coupure S_ P1, S_P2 et S_ P3 vent connectees a une borne de sortie du second inverseur de fourniture de signal S_ INV2 pour recevoir le signal d'arret de detection GSTOP. Les electrodes de drain des trots transistors PMOS de coupure S_ P1, S_P2 et S_ P3 vent
respectivement couplees a des resistances R12, R22 et R32.
Ici, les resistances R12, R22 et R32 vent respectivement couplees aux noeuds S1, S2 et S3. Des electrodes de source des deux transistors PMOS de coupure S_P4 et S_ P5 vent couplees a la borne d' entree de detecteur DIN recevant la tension d'alimentation de puce. Des electrodes de grille des deux transistors PMOS de coupure S_P4 et S_P5 vent couplees a la borne de sortie du second inverseur de fourniture de signal S_INV2 pour recevoir un signal d'arret de detection GSTOP. Des electrodes de drain des deux transistors PMOS S_P4 et S_ P5 vent respectivement couplees aux comparateurs de tension 842 et 844. Une electrode de grille du transistor PMOS de rappel au potentiel haut PU_P1 est connectee a la borne de sortie du premier inverseur de fourniture de signal S_ INV1 pour recevoir le signal GSTOP
inverse par rapport au signal d'arret de detection GSTOP.
Une electrode de source du transistor PMOS de rappel au potentiel haut PU_P1 est couplee a la borne d' entree de detecteur DIN pour recevoir la tension d'alimentation de puce. Une electrode de drain du transistor PMOS de rappel au potentiel haut PU_P1 est connectee a un noeud S4 couple a la borne de sortie SOUT1 du premier comparateur de tension 842. Une electrode de grille du transistor NMOS de rappel au potentiel teas PD_ N1 est connectee a la borne de sortie du second inverseur de fourniture de signal 930,
S_INV2, pour recevoir le signal d'arret de detection GSTOP.
Une electrode de source du transistor NMOS de rappel au potentiel teas PD_ N1 est connectee a la masse. Une electrode de drain du transistor NMOS de rappel au potentiel teas PD_ N1 est connectee au noeud S5 couple a la borne de sortie
SOUT2 du second comparateur de tension 844.
Le premier inverseur de retard 950 a des premier a quatrieme transistors PMOS D_P1, D_P2, D_P3 et D_P4 et un transistor NMOS D_N1. Chaque electrode de grille des transistors PMOS D_P1, D_P2, D_P3 et D_P4 est couplee au signal d'arret de detection 1200. Une electrode de source du transistor NMOS D_N1 est couplee a une electrode de masse. Les transistors PMOS D_P1, D_ P2, D_P3 et D_P4 vent
couples en serie a la tension d'alimentation de puce VDD.
Une electrode de source du premier transistor PMOS est couplee a la tension d'alimentation de puce VDD, et une electrode de drain du quatrieme transistor PMOS D_P4 est couplee a une electrode de drain du transistor NMOS D_N1, pour constituer une borne de sortie du premier inverseur de retard D_INV1. Un condensateur de retard Cd est dispose entre la borne de sortie du premier inverseur de retard D_INV1 et l' electrode de masse. Le second inverseur de retard D_INV 2 a un transistor PMOS D_ P5 et un transistor NMOS D_N2. Une electrode de grille du transistor PMOS D_ P5 et une electrode de grille du transistor NMOS D_N1 vent interconnectees pour etre couplees a la borne de sortie du premier inverseur de retard D_INV1. Une electrode de drain du transistor PMOS D_ P5 et une electrode de drain du transistor NMOS D_ N1 vent interconnectees pour constituer une borne de sortie DGSTOP couplee a une borne d' entree de la porte oU 890. Une electrode de source du transistor PMOS D_ P5 est couplee a la tension d'alimentation de puce, et une electrode de source du transistor NMOS D_N2 est couplee
a l' electrode de masse.
On decrira brievement ci-dessous le fonctionnement du circuit de detection de transitoire avec le moyen d'arret de detection de transitoire represente sur la
figure 8.
Lorsqutil est necessaire d'arreter la detection d'un transitoire pendant un moment, un signal d'arret de detection (GSTOP) 1200, de niveau logique haut, est genere par la source de signal d'arret de detection. Ainsi, une tension du noeud S4 entre le premier comparateur de tension 842 et le premier moyen d'amplification / separation 862 est maintenue au niveau haut (la tension d'alimentation VDD), et une tension du noeud S5 entre le second comparateur de tension 844 et le second moyen d'amplification / separation 864 est maintenue au niveau teas (la tension de masse; 0 V). Il en resulte que des signaux de niveau logique haut vent generes dans chaque moyen d'amplification / separation et appliques au moyen d'accomplissement d'operation ET 870, pour generer un signal de detection de niveau logique haut sur la borne de sortie de detecteur DOUT Le signal de detection de niveau logique haut est applique a l'autre borne de la porte OU 890, de facon qu'un signal de niveau logique haut soit genere sur la borne de sortie DOUT F de la porte OU 890
pour arreter la detection diun transitoire.
Cependant, si un signal d'arret de detection GSTOP de niveau logique teas est recu a partir de la source de signal d'arret de detection, les transistors PMOS D_P1, D_P2, D_P3 et D_P4 du premier inverseur de retard D_INV1 vent tous debloques, et son transistor NMOS D_N1 est bloque. Par consequent, un signal de sortie du premier inverseur de retard D_INV1 passe au niveau haut et un signal logique de niveau teas est genere sur la borne de sortie DGSTOP du second inverseur de retard D_INV2, pour etre applique a une borne de la porte OU 890. Les transistors PMOS des diviseurs de tension 822, 824 et 826 et des comparateurs de tension 824 et 844 vent debloques, et le transistor PMOS de rappel au potentiel haut PU_P1 et le transistor NMOS de rappel au potentiel teas PD_ N1 vent bloques. Par consequent, le circuit de detection de transitoire de la figure 8 fonctionne de la meme maniere que le circuit de detection de transitoire represente sur la figure 5. De ce fait, un etat d'une sortie de chaque comparateur de tension varie conformement a l' apparition diun transitoire, ce qui fait que le circuit de detection de transitoire fonctionne normalement. L' operation ET sur les signaux des bornes de sortie de ces circuits de
detection de transitoire est effectuee dans la porte ET.
Ensuite, les signaux des bornes de sortie vent couples a la porte OU 890. Du fait qu'un signal de niveau logique haut est genere sur la borne de sortie DGSTOP du second inverseur de retard, un signal de sortie de la porte OU 890
est determine par un signal de sortie de la porte ET 870.
I1 va de soi que de nombreuses modifications peuvent etre apportees au dispositif et au procede decrits
et representes, sans sortir du cadre de ['invention.

Claims (16)

REVENDICATIONS
1. Circuit de detection de transitoire de tension d'une puce de circuit integre, caracterise en ce qu'il comprend: un premier circuit de division de tension (122) et un second circuit de division de tension (124) ayant chacun au moins deux resistances (R11, R12; R21, R22) connectees en serie entre une tension d'alimentation (VDD) pour faire fonctionner la puce de circuit integre et une masse (GND); un comparateur de tension (140) ayant une premiere borne d' entree connectee a un premier nud (S1) entre les deux resistances du premier circuit diviseur de tension (122) pour recevoir une premiere tension (V1) de nud et une seconde borne d' entree connectee a un second nud (S2) entre les deux resistances du second circuit diviseur de tension (124) pour recevoir une seconde tension (V2) de nud, le comparateur de tension etant destine a generer un premier signal de comparaison sur une borne de sortie (COMPoUT) sous la dependence d'une difference de tension entre les premiere et seconde bornes d' entree; et un amplificateur / separateur (160) pour effectuer une amplification / separation du premier signal de comparaison de fac,on a emettre un premier signal de detection, et un condensateur (C1, C2) connectant l'un des premier et second
nuds (S1, S2) a la masse (GND).
2. Circuit de detection de transitoire de tension selon la revendication 1, caracterise en ce que le second circuit diviseur de tension ( 124) a un condensateur (C2) connecte au second nud (S2) et l'amplificateur / separateur (160) comprend deux inverseurs successifs; en ce que le premier signal de comparaison est un signal de niveau logique haut lorsque la seconde tension (V2) de nud est superieure a la premiere tension (V1) de nud; et en ce que si un transitoire se produit de fac,on a augmenter temporairement la tension d'alimentation (VDD) de la puce, le premier signal de comparaison du comparateur (140) passe d'un signal de niveau logique haut a un signal de niveau logique teas, et un signal de detection de niveau logique haut est genere par l'amplificateur / separateur (160) pour
detecter le transitoire.
3. Circuit de detection de transitoire de tension selon la revendication 1, caracterise en ce que le second circuit diviseur de tension (124) comprend un condensateur (C2) connecte entre la masse (GND) et le second nud (S2); en ce que le premier signal de comparaison est un signal de niveau logique teas lorsque la seconde tension (V2) de nud est inferieure a la premiere tension (V1) de nud; et en ce que si un transitoire se produit de facon a diminuer temporairement la tension d'alimentation (VDD) de la puce, le premier signal de comparaison du comparateur passe diun signal de niveau logique teas a un signal de niveau logique haut, et un signal de detection de niveau logique teas est genere par l'amplificateur / separateur (160) pour signaler
la detection d'un transitoire.
4. Circuit de detection de transitoire de tension selon la revendication 1, caracterise en ce qu'il comprend en outre: un troisieme circuit diviseur de tension (526) ayant au moins deux resistances (R31, R32) connectees en serie entre la source d'alimentation (VDD) et la masse (GND) ; un second comparateur (544) ayant une premiere borne d' entree connectee a un troisieme nud (S3) entre les deux resistances du troisieme circuit diviseur de tension (526) pour recevoir une troisieme tension (V3) de nud, et une seconde borne d' entree pour recevoir la seconde tension (V2) de nud, le second comparateur etant destine a generer un second signal de comparaison sur une borne de sortie SOUS la dependence d'une difference de tension entre les deux bornes d' entree du second comparateur (544); un second amplificateur / separateur (564) pour effectuer une amplification / separation du second signal de comparaison de facon a emettre un second signal de detection, la seconde tension de nud ayant une valeur comprise entre la premiere tension (V1) de nud et la troisieme tension (V3) de nud; et un moyen d'accomplissement d'operation; ET (570) pour accomplir une operation ET entre les deux signaux de detection a emettre, le second circuit diviseur de tension
(524) incluant un second condensateur (C2).
5. Circuit de detection de transitoire de tension selon la revendication 4, caracterise en ce que la troisieme tension (V3) de nud est superieure a la premiere tension (V1) de nud, le premier amplificateur / separateur (562) a deux inverseurs, et le second amplificateur /
separateur (564) a un senl inverseur.
6. Circuit de detection de transitoire de tension selon la revendication 5, caracterise en ce qu'il comprend en outre: un premier condensateur (C1) connecte a la masse (GND), dispose au premier nud (S1); et un troisieme condensateur (C3) connecte a la masse (GND), dispose au troisieme nud (S3) , et en ce que les capacites des premier et troisieme condensateurs (C1, C3) connectes a la masse (GND) vent inferieures a la capacite du second condensateur (C2). 7. Circuit de detection de transitoire de tension selon la revendication 1, caracterise en ce qu'il comprend en outre: un troisieme circuit diviseur de tension (526) ayant au moins deux resistances (R31, R32) connectees en serie entre la source de tension d'alimentation (VDD) et la masse (GND); un second comparateur (544) ayant une premiere borne d' entree connectee au troisieme nud (S3) entre les au moins deux resistances (R31, R32) du troisieme circuit diviseur de tension (526), pour recevoir une troisieme tension (V3) de nud, et une seconde borne d' entree pour recevoir la seconde tension (V2) de nud, le second comparateur (544) etant destine a generer un second signal de comparaison sur une borne de sortie, sous la dependence d'une difference de tension des premiere et seconde bornes d' entree du second comparateur, la seconde tension (V2) de nud ayant une valeur comprise entre les premiere et troisieme tensions (V1, V3) de nuds; un second amplificateur / separateur (564) pour effectuer une amplification / separation du second signal de comparaison de facon a emettre un second signal de detection; et un moyen d' accomplissement d' operation ET (570) pour accomplir une operation ET sur les deux signaux de detection a emettre, et en ce que la troisieme tension (V3) de nud est superieure a la premiere tension de nud (V1), le premier amplificateur / separateur (562) a deux inverseurs connectes en serie l'un a l'autre, et le second
amplificateur / separateur (564) a un seul inverseur.
S. Circuit de detection de transitoire de tension d'une puce de circuit integre, caracterise en ce qu'il comprend: des premier et second moyens de division de tension (522, 524) pour diviser une tension d'alimentation (VDD) de puce destinee a faire fonctionner la puce de circuit integre, pour donner des premiere et seconde tensions (V1, V2) ayant une premiere difference de tension, en utilisant au moins deux resistances connectees successivement en serie entre la tension d'alimentation (VDD) de la puce et une masse (GND); un premier moyen de comparaison de tension (542) ayant une premiere borne d' entree connectee a un premier nud (S1) entre les deux resistances (Rll, R12) du premier moyen de division de tension (522) pour recevoir une premiere tension (V1) de nud, une seconde borne d' entree connectee a un second nud (S2) entre les deux resistances (R21, R22) du second moyen de division de tension (524), pour recevoir une seconde tension (v2) de nud, une premiere borne de sortie de comparateur pour emettre un premier signal de comparaison sous la dependence de la premiere difference de tension; un premier moyen d'amplification / separation (562) pour recevoir le premier signal de comparaison et emettre un premier signal de detection sur une premiere borne de sortie d'amplificateur / separateur, le premier signal de detection etant obtenu par amplification / separation du premier signal de comparaison; un premier condensateur (C1) dispose entre le premier nud (S1) et une masse (GND); et un second condensateur (C2) dispose entre le second nud (S2) et la masse (GND), la capacite du premier condensateur (C1) etant si differente de celle du second condensateur (C2) que lorsqu'un transitoire se produit sur la tension d'alimentation (VDD) en changeant la premiere tension (V1) de nud et la seconde tension (V2) de nud pour donner respectivement une premiere tension transitoire et une seconde tension transitoire, une seconde difference de tension entre les deux tensions transitoires a un signe
oppose a la premiere difference de tension.
9. Circuit de detection de transitoire de tension selon la revendication 8, caracterise en ce que la capacite du second condensateur (C2) est superieure a celle du premier condensateur (C1), le premier moyen d'amplification / separation (562) a deux inverseurs connectes en serie a la borne de sortie du premier comparateur (542), la borne de sortie du premier comparateur (542) emet un premier signal de comparaison de niveau logique haut et la borne de sortie du premier amplificateur / separateur (562) emet un premier signal de detection de niveau logique haut par l'intermediaire du premier moyen d'amplification / separation (562); et en ce que si une attaque par transitoire de niveau haut se produit de facon a augmenter la tension dalimentation (VDD) de puce, la premiere tension (V1) devient superieure a la seconde tension transitoire, ce qui fait que la borne de sortie du premier comparateur (542) emet un premier signal de comparaison de niveau logique teas et la borne de sortie du premier amplificateur / separateur (562) emet un premier signal de detection de niveau logique teas par l'intermediaire du premier moyen d'amplification / separation (562) pour
detecter une attaque par transitoire de niveau haut.
10. Circuit de detection de transitoire de tension selon la revendication 8, caracterise en ce que le second condensateur (C2) a une capacite superieure a celle du premier condensateur (C1), le premier moyen d'amplification / separation a un inverseur couple a la borne de sortie du premier comparateur, la borne de sortie du premier comparateur emet un premier signal de comparaison de niveau logique teas et la borne de sortie du premier amplificateur / separateur emet un premier signal de detection de niveau logique haut par l'intermediaire du premier moyen d'amplification / separation, du fait que la premiere tension est superieure a la seconde tension; et en ce que si un transitoire de niveau teas se produit de fac,on a diminuer la tension d'alimentation (VDD) de la puce, la premiere tension devient inferieure a la seconde tension, ce qui fait que la borne de sortie du premier comparateur emet un premier signal de comparaison de niveau logique haut et la borne de sortie du premier amplificateur / separateur emet un premier signal de detection de niveau logique teas par l'intermediaire du premier moyen d'amplification / separation, pour detecter l'attaque par
transitoire de niveau teas.
11. Circuit de detection de transitoire de tension selon la revendication 8, caracterise en ce qu'il comprend en outre: un troisieme moyen de division de tension (526) pour diviser la tension dalimentation (VDD) de facon a donner une troisieme tension (V3), en utilisant les deux resistances (R31, R32) couplees en serie entre la borne d' entree du detecteur (DIN) et la masse (GND), la seconde tension (V2) ayant une valeur comprise entre la premiere tension (V1) et la troisieme tension (V3), et les seconde et troisieme tensions (V2, V3) ayant une seconde difference de tension; un second comparateur (544) ayant une premiere borne d' entree couplee a un troisieme nud (S3) entre les deux resistances (R31, R32) du troisieme moyen de division de tension (526) pour recevoir une troisieme tension (V3) de nud, une seconde borne d' entree pour recevoir la seconde tension (V2), et une seconde borne de sortie de comparateur pour emettre un second signal de comparaison qui depend de la seconde difference de tension; un second moyen d'amplification / separation (564) pour recevoir en entree le second signal de comparaison et pour emettre un second signal de detection sur une seconde borne de sortie d'amplificateur / separateur, le second signal de detection etant obtenu par amplification / separation du second signal de comparaison; et un moyen d'accomplissement d'operation ET (570) pour accomplir une operation ET sur les premier et second signaux de detection a emettre, et en ce que le troisieme moyen de division de tension (526) comprend un troisieme condensateur (C3) dispose entre le troisieme nud (S3) et la masse (GND), la capacite du troisieme condensateur (C3) etant pratiquement egale a
celle du premier condensateur (C1).
12. Circuit de detection de transitoire de tension selon la revendication 11, caracterise en ce que la premiere tension (V1) est appliquee comme une tension de detection du premier moyen de comparaison de tension (542), la troisieme tension (V3) est appliquee comme une tension de detection du second moyen de comparaison (544), la seconde tension (V2) est appliquee comme une tension de reference des premier et second moyens de comparaison de tension (542, 544), la troisieme tension (V3) est superieure a la premiere tension (V1), le premier moyen damplification / separation (562) a deux inverseurs connectes sequentiellement en serie a la premiere borne de sortie de comparateur, et le second moyen d'amplification / separation (564) a un inverseur couple a la seconde borne
de sortie de comparateur.
13. Circuit de detection de transitoire de tension selon la revendication 12, caracterise en ce que la capacite du second condensateur (C2) est superieure aux
capacites des premier et troisieme condensateurs (C1, C3).
14. Circuit de detection de transitoire de tension selon la revendication 12, caracterise en ce que la capacite du second condensateur (C2) est inferieure aux
capacites des premier et troisieme condensateurs (C1, C3).
15. Carte a puce dans laquelle est integree une puce de circuit integre a semiconducteur ayant une unite centrale de traitement (UC) (200) pour detecter a la fois un transitoire de niveau teas et un transitoire de niveau haut, cette carte a puce etant caracterisee en ce qu'elle comprend: une borne d' entree de detecteur (DIN) recevant une tension d'alimentation (VDD) pour faire fonctionner la puce de circuit integre; des premier, second et troisieme diviseurs de tension (522, 524, 526) pour produire par division des premiere, seconde et troisieme tensions (V1, V2, V3) en utilisant la tension d'alimentation fournie par la borne d' entree de detecteur (DIN) et deux resistances respectivement couplees en serie a la borne d' entree de detecteur (DIN) et a une masse (GND), la premiere tension (V1) etant inferieure a la seconde tension (V2) et la seconde tension (V2) etant inferieure a la troisieme tension (V3); un premier comparateur de tension (542) ayant une premiere borne d' entree du premier comparateur couplee a un premier nud (S1) entre les deux resistances (R11, R12) du premier diviseur de tension (522) pour recevoir une premiere tension (V1) de nud, une seconde borne d' entree du premier comparateur couplee a un second nud (S2) entre les deux resistances (R21, R22) du second diviseur de tension (524) pour recevoir une seconde tension (V2) de nud, et une borne de sortie du premier comparateur pour emettre un signal de comparaison de niveau logique haut dependent d'une premiere difference de tension qui est une difference entre les seconde et premiere tensions (V2, V1); un second comparateur de tension (544) ayant une premiere borne d' entree de second comparateur couplee a un troisieme nud (S3) des deux resistances (R31, R32) du troisieme diviseur de tension (526), pour recevoir la troisieme tension (V3) du troisieme nud (S3), une seconde borne d' entree du second comparateur couplee au second nud (S2) pour recevoir la seconde tension (V2) de nud, et une borne de sortie du second comparateur pour emettre un signal de comparaison de niveau logique teas dependent d'une seconde difference de tension qui est une difference entre les seconde et troisieme tensions (V2, V3); un premier moyen d' amplification / separation (562) pour effectuer une amplification / separation du signal de comparaison de niveau logique haut de la borne de sortie du premier comparateur (542), pour emettre un premier signal d' amplification / separation de niveau logique haut sur une premiere borne de sortie d'amplificateur / separateur; un second moyen d'amplification / separation (564) pour effectuer une amplification / separation du signal de comparaison de niveau logique teas de la borne de sortie du second comparateur (544) pour emettre un second signal d' amplification / separation de niveau logique haut sur une seconde borne de sortie d'amplificateur / separateur; un moyen d'accomplissement dioperation ET (570) pour effectuer une operation ET sur les premier et second signaux d'amplification / separation des premiere et seconde bornes de sortie d'amplificateur / separateur, pour emettre un signal de detection de niveau logique haut; une borne de sortie de detecteur (DOUT) recevant le signal de detection de niveau logique haut du moyen d'accomplissement d' operation ET (570); et un premier condensateur (C1) dispose entre le premier nud (S1) et une masse (GND), un second condensateur (C2) dispose entre le second nud (S2) et une masse (GND), et un troisieme condensateur (C3) dispose entre le troisieme nud (S3) et la masse (GND), les capacites des premier et troisieme condensateurs (C1, C3) etant pratiquement egales l'une a l'autre mais differentes
de la capacite du second condensateur (C2).
16. Carte a puce selon la revendication 15, caracterisee en ce que le premier moyen damplification / separation (562) a deux inverseurs couples successivement en serie a la borne de sortie du premier comparateur (542), et le second moyen d'amplification / separation (564) a un inverseur couple a la borne de sortie du second comparateur (544); et en ce que la capacite du second condensateur (C2) est superieure a la capacite des premier et troisieme
condensateurs (C1, C3).
17. Carte a puce selon la revendication 15, caracterisee en ce que le premier moyen d' amplification / separation (562) a deux inverseurs couples successivement en serie a la borne de sortie du premier comparateur (542) et le second moyen d'amplification / separation (564) a un inverseur couple a la borne de sortie du second comparateur (544); et en ce que la capacite du second condensateur (C2) est inferieure a la capacite des premier et troisieme
condensateurs (C1, C3).
18. Procede pour proteger un dispositif a circuit integre contre une attaque par transitoire externe, caracterise en ce qu'il comprend les etapes suivantes: on genere une tension de reference (V2) et une tension de detection (V1) en utilisant une tension d'alimentation (VDD) destinee a faire fonctionner le dispositif a circuit integre, la tension de reference (V2) etant insensible a une variation de transitoire, en comparaison avec la tension de detection (V1); on compare la tension de reference (V2) avec la tension de detection (V1) pour detecter une attaque par transitoire se produisant sur la tension d'alimentation (VDD) du dispositif a circuit integre; et on restaure le dispositif a circuit integre
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