KR20030078751A - 자성체 논리 소자 및 자성체 논리 소자 어레이 - Google Patents

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KR20030078751A
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Abstract

소형으로 논리 처리를 행할 수 있는 새로운 자성체 논리 소자 및 이 소자를 어레이화한 자성체 논리 소자 어레이를 제공하는 것을 목적으로 한다.
적어도 2개 이상의 자성층(HM, SM), 자성층 사이의 중간부(SP)와, 자성층(SM)의 자화 방향 제어부를 갖고, 자성층(SM)의 자화 방향을 제어하기 위한 입력 신호를 A, B 2개이상 형성하여 각각 0, 1을 할당하며, 입력 신호 A, B의 조합으로 자성층(SM)의 자화를 결정하고, 중간부를 통한 자기 저항 효과의 대소를 출력 신호 C로 하는 자성체 논리 소자를 제공한다.

Description

자성체 논리 소자 및 자성체 논리 소자 어레이{MAGNETIC SUBSTANCE LOGIC DEVICE AND MAGNETIC SUBSTANCE LOGIC DEVICE ARRAY}
본 발명은 자성체 논리 소자 및 자성체 논리 소자 어레이에 관한 것으로, 특히 전류 직접 구동형 기록과, 자기 저항 효과에 의한 재생이 가능한 자성체 논리 소자 및 자성체 논리 소자 어레이에 관한 것이다.
강자성층/비자성층/강자성층으로 이루어지는 적층 구조에서 면 내에 전류를 흘린 경우에, 거대 자기 저항 효과(Giant Magnetoresistance effect)가 나타나는 것이 발견된 이후, 큰 자기 저항 변화율을 갖는 계로서, 전류를 적층 구조에 대하여 수직 방향에 흘리는 CPP(Current Perpendicular to Plane)형 자기 저항 효과 소자나, 비자성층이 절연체로 이루어지는 강자성 터널 자기 저항 효과 소자가 개발되었다.
또한, 보다 큰 자기 저항 효과를 도시한 계로서, 2개의 바늘 형상의 니켈(Ni)을 부합시킨 「자기 미소 접점」, 혹은 2개의 마그네타이트를 접촉시킨 「자기 미소 접점」(N.Garcia, M.Munoz, and Y.-W. Zhao, Physical Review Letters, vo1.82, p2923 (1999)), 혹은 2개의 마그네타이트를 접촉시킨 자기 미소 접점(J. J. Versluijs, M. A. Bari and J. M. D. Coey, Physical Review Letters, vol.87, p26601-1(2001))이 발견되었다.
이들 자기 저항 효과 소자는, 자기 센서나 자기 기록 재생 시스템의 재생 소자로서 이용할 뿐만 아니라, 불휘발성의 고체 자기 메모리로서의 전개가 진행되고 있다. 그러나, 이들 종래의 소자가 갖는 기능은, 센서 혹은 메모리 등으로서의 단기능에 불과하였다.
이것에 대하여, 실리콘(Si) 디바이스로 대표되는 반도체 소자는, 논리 회로, 메모리 소자 등으로서 널리 이용되고 있다. 그러나 이들 반도체 회로 소자는 본질적으로 저항이 높고, 캐리어 농도가 작기 때문에, 집적화에 수반되는 소비 전력의 증가 혹은 다운사이징에 의한 오동작 등이 문제로 되어 있다. 또한, 논리 회로로서 사용하는 경우, 하나의 논리 처리라도 복수개의 트랜지스터 등의 조합이 필요하다는 등, 소형화는 한층더 어렵다.
자기 저항 효과를 이용한 자기 소자는, 지금까지 센서 혹은 자기 메모리로서의 단기능을 갖을 뿐이었다. 한편, 지금까지의 논리 회로는 반도체를 이용하여 형성되고 있지만, 금후의 더높은 소형화·집적화를 위해서는, 다운사이징의 문제, 복수의 소자 구성 등이 과제였다.
본 발명은 이러한 과제의 인식에 기초하여 이루어진 것으로서, 그 목적은 소형으로 논리 처리를 행할 수 있는 새로운 자성체 논리 소자 및 이 소자를 어레이화한 자성체 논리 소자 어레이를 제공하는 것에 있다.
도 1은 본 발명의 제1 자성체 논리 소자의 동작을 개념적으로 도시한 모식도.
도 2는 본 발명의 제2 자성체 논리 소자의 동작을 개념적으로 도시한 모식도.
도 3은 본 발명의 제3 자성체 논리 소자의 동작을 개념적으로 도시한 모식도.
도 4는 본 발명의 제4 자성체 논리 소자의 동작을 개념적으로 도시한 모식도.
도 5는 본 발명의 제1 실시 형태에 따른 자성체 논리 소자의 주요부 단면 구조를 예시하는 모식도.
도 6은 스핀 편극 전류에 의한 자화 방향의 제어를 설명하기 위한 개념도.
도 7은 본 발명의 자성체 논리 소자에서의 정보의 판독의 동작을 설명하는 모식도.
도 8은 제1 실시 형태의 자성체 논리 소자의 변형예를 도시한 모식 단면도.
도 9는 제1 실시 형태의 자성체 논리 소자의 또 하나의 변형예를 도시한 모식 단면도.
도 10은 제1 실시 형태의 자성체 논리 소자를 이용하여 배타적 논리합 EOR을 행하는 경우의 동작을 설명하는 도면.
도 11은 신호 B의 입력을 반전시킨 경우의 소프트 자성체 SM1, SM2의 자화 배치 관계를 도시한 도면.
도 12는 제1 실시 형태의 자성체 논리 소자를 이용하여 논리곱(AND)과 논리곱의 부정(NAND) 처리를 행하는 구체예를 도시한 설명도.
도 13은 제1 실시 형태의 자성체 논리 소자를 이용하여 논리합(OR)과 그 부정(NOR) 처리를 행하는 구체예를 도시한 설명도.
도 14는 제1 실시 형태의 변형예의 자성체 논리 소자의 구조를 도시한 모식도.
도 15는 본 발명의 제2 실시 형태에 따른 자성체 논리 소자의 주요부 단면 구조를 예시하는 모식도.
도 16은 제2 실시 형태의 자성체 논리 소자의 또 하나의 변형예를 도시한 모식 단면도.
도 17은 제2 실시 형태에 따른 자성체 논리 소자에서의 논리 처리를 설명하는 개념도.
도 18은 EOR로서의 사용 방법의 일례를 도시한 개념도.
도 19는 NEOR을 행하는 구체예를 도시한 도면.
도 20은 제2 실시 형태의 변형예의 자성체 논리 소자의 구조를 도시한 모식단면도.
도 21은 제2 실시 형태의 또 하나의 변형예의 자성체 논리 소자의 구조를 도시한 모식도로서, 도 21a는 그 평면도이고, 도 21b는 그 정면도.
도 22는 본 발명의 제3 실시 형태에 따른 자성체 논리 소자를 예시하는 모식도.
도 23은 NAND, AND, OR, NOR 각각의 입력 형태와 출력 신호를 통합한 표.
도 24는 2개의 셀의 조합을 도시한 개념도.
도 25는 더블 터널 접합의 소자 CL을 도시한 모식도.
도 26은 비트선 BL과 워드선 WL을 이용한 전류 자계에 의해 신호 입력을 행하는 것을 도시한 모식도.
도 27은 제1 실시예에 의해 NAND가 실현되어 있는 것을 도시한 그래프.
도 28은 본 발명의 제4 실시예의 고체 자기 소자의 제조 방법을 도시한 공정도.
<도면의 주요 부분에 대한 부호의 설명>
HM1 : 제1 하드 자성부
HM2 : 제2 하드 자성부
SP : 중간부
SM1 : 제1 소프트 자성부
SM2 : 제2 소프트 자성부
상기 목적을 달성하기 위해, 본 발명의 제1 자성체 논리 소자는,
적어도 2개 이상의 자성부와,
상기 2개이상의 자성부 사이에 형성된 중간부와,
상기 2개이상의 자성부 중 적어도 어느 하나의 자화 방향을 제어하는 자화방향 제어부
를 포함하고,
상기 자성부의 자화 방향을 제어하기 위한 입력 신호 A 및 입력 신호 B를 형성하여 각각에 「0」과 「1」을 할당하고, 상기 입력 신호 A와 상기 입력 신호 B와의 조합에 의해 상기 자성부의 자화를 결정하고, 상기 중간부를 통한 자기 저항 효과의 대소를 출력 신호 C로 한 것을 특징으로 한다.
또한, 본 발명의 제2 자성체 논리 소자는,
자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부와,
자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부와,
상기 제1 및 제2 하드 자성부 사이에 형성된 중간부와,
상기 제1 하드 자성부와 상기 중간부와의 사이에 형성되고, 제3 강자성체를 갖는 제1 소프트 자성부와,
상기 제2 하드 자성부와 상기 중간부와의 사이에 형성되고, 제4 강자성체를 갖는 제2 소프트 자성부와,
상기 제1 하드 자성부와 상기 제1 소프트 자성부와의 사이에 형성된 제1 자구 분단부와,
상기 제2 하드 자성부와 상기 제2 소프트 자성부와의 사이에 형성된 제2 자구 분단부,
를 포함하고,
제1 논리 입력 신호에 대응하여, 상기 제1 하드 자성부와 상기 제1 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향하고,
제2 논리 입력 신호에 대응하여, 상기 제2 하드 자성부와 상기 제2 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제4 강자성체의 자화를 상기 제2 방향과 대략 평행하거나 대략 반평행한 방향을 향하며,
상기 제1 소프트 자성부와 상기 제2 소프트 자성부와의 사이에 감지 전류를 흘림으로써, 상기 제3 강자성체와 상기 제4 강자성체의 자화 방향의 상대적인 관계에 기초하는 논리 출력을 검출 가능하게 한 것을 특징으로 한다.
또, 본 발명의 제3 자성체 논리 소자는,
자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부와,
자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부와,
상기 제1 및 제2 하드 자성부 사이에 형성된 중간부와,
상기 제1 하드 자성부와 상기 중간부와의 사이에 형성되고, 제3 강자성체를 갖는 제1 소프트 자성부와,
상기 제2 하드 자성부와 상기 중간부와의 사이에 형성되고, 제4 강자성체를 갖는 제2 소프트 자성부와,
상기 제1 하드 자성부와 상기 제1 소프트 자성부와의 사이에 형성된 제1 자구 분단부와,
상기 제2 하드 자성부와 상기 제2 소프트 자성부와의 사이에 형성된 제2 자구 분단부,
를 포함하고,
제1 논리 입력 신호에 대응하여, 상기 제1 하드 자성부와 상기 제1 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향하고,
제2 논리 입력 신호에 대응하여, 상기 제1 하드 자성부와 상기 제1 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향하고,
상기 제1 소프트 자성부와 상기 제2 소프트 자성부와의 사이에서 센스 전류를 흘림으로써, 상기 제3 강자성체와 상기 제4 강자성체의 자화 방향의 상대적인 관계에 기초한 논리 출력을 검출 가능하게 한 것을 특징으로 한다.
또한, 본 발명의 제4 자성체 논리 소자는,
자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부와,
자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부와,
상기 제1 및 제2 하드 자성부사이에 형성되고, 제3 강자성체를 포함하는 소프트 자성부와,
상기 제1 하드 자성부와 상기 소프트 상성부와의 사이에 형성된 자구 분단부아와,
상기 제2 하드 자성부와 상기 소프트 자성부와의 사이에 형성된 중간부
를 포함하고,
제1 논리 입력 신호에 대응하여, 상기 제1 하드 자성부와 상기 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 또는 대략 반평행한 방향을 향하고,
제2 논리 입력 신호에 대응하여, 상기 제1 하드 자성부와 상기 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 또는 대략 반평행한 방향을 향하고,
상기 소프트 자성부와 상기 제2 하드 자성부와의 사이에 감지 전류를 흘림으로써, 상기 제2 강자성체의 상기 제3 강자성체의 자화 방향의 상대적인 관계에 기초한 논리 출력을 검출 가능하게 한 것을 특징으로 한다.
또한, 본 발명의 제5 자성체 논리 소자는
자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부와,
자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부와,
상기 제1 및 제2 하드 자성부 사이에 형성되고, 제3 강자성체를 포함하는 소프트 자성부와,
상기 제1 하드 자성부와 상기 소프트 자성부와의 사이에 형성된 자구 분단부와,
상기 제2 하드 자성부와 상기 소프트 자성부와의 사이에 형성된 중간부
를 포함하고,
제1 논리 입력 신호에 대응한 제1 전압을 상기 제1 하드 자성부와 상기 소프트 자성부 중 어느 한쪽에 인가하고, 제2 논리 입력 신호에 대응한 제2 전압을 상기 제1 하드 자성부와 상기 소프트 자성부 중 다른 한쪽에 인가하고, 상기 제1 하드 자성부와 상기 소프트 자성부와의 사이에서 상기 제1 및 제2 전압의 대소 관계에 따라 흐르는 기입 전류에 의해, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행한 중 어느 한쪽의 방향을 향하여,
상기 제2 하드 자성부와 상기 소프트 자성부와의 사이에 감지 전류를 흘림으로써, 상기 제2 방향에 대한, 상기 제3 강자성체의 자화 방향의 상대적인 관계에 기초하는 논리 출력을 검출 가능하게 한 것을 특징으로 한다.
또한, 본 발명의 제6 자성체 논리 소자는,
자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 하드 자성부와,
제2 강자성체를 포함하는 소프트 자성부와,
상기 하드 자성부와 상기 소프트 자성부와의 사이에 형성된 중간부와,
제1 방향으로 연장하는 제1 기입 배선과,
상기 제1 방향과 교차하는 방향으로 연장하는 제2 기입 배선
을 포함하고,
제1 논리 입력 신호에 대응한 제1 기입 전류를 상기 제1 기입 배선에 흘리고, 제2 논리 입력 신호에 대응한 제2 기입 전류를 상기 제2 기입 배선에 흘려, 상기 제1 및 제2 기입 전류에 의해 형성된 합성 자계에 의해 상기 제2 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행 중 어느 한쪽의 방향을 향하고,
상기 하드 자성부와 상기 소프트 자성부와의 사이에 감지 전류를 흘림으로써, 상기 제1 방향에 대한, 상기 제2 강자성체의 자화 방향의 상대적인 관계에 기초하는 논리 출력을 검출 가능하게 한 것을 특징으로 한다.
한편, 본 발명의 자성체 논리 소자 어레이는,
상기 어느 하나의 복수의 자성체 논리 소자와,
이 자성체 논리 소자의 임의의 어느 하나를 선택하여 논리 입력 신호 또는 감지 전류를 흘리는 수단,
을 포함한 것을 특징으로 한다.
이하, 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명한다.
도 1은, 본 발명의 제1 자성체 논리 소자의 동작을 개념적으로 도시한 모식도이다.
즉, 이 자성체 논리 소자는 2개의 자성층(FM1, FM2)과, 이들 자성층 사이에 형성된 중간부(SP)와, 이들 자성층 중 적어도 어느 하나의 자화 방향을 제어하는 자화 방향 제어부(MC)를 포함하고 있다. 그리고, 자성층 FM1의 자화 방향을 제어하기 위한 입력 신호 A 및 입력 신호 B를 형성하여 각각에 「0」과 「1」을 할당하고, 입력 신호 A와 입력 신호 B와의 조합에 의해 자성층(FM1, FM2)의 자화를 결정하고, 중간부 SP를 통한 자기 저항 효과의 대소를 출력 신호 C로 한 것을 특징으로 한다.
이어서, 도 2는 본 발명의 제2 자성체 논리 소자의 동작을 개념적으로 설명하는 모식도이다. 즉, 이 자성체 논리 소자는 자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부(HM1)와, 자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부(HM2)를 포함하고 있다. 또한, 이들 하드 자성부 사이에 형성된 중간부(SP)와, 제1 하드 자성부(HM1)와 중간부(SP)와의 사이에 형성되고, 제3 강자성체를 갖는 제1 소프트 자성부(SM1)와, 제2 하드 자성부(HM29와 중간부(SP)와의 사이에 형성되고, 제4 강자성체를 갖는 제2 소프트 자성부(SM2)를 포함하고 있다. 또한, 제1 하드 자성부(HM1)와 제1 소프트 자성부(SM1)와의 사이에 형성된 제1 자구 분단부(NM1)와, 제2 하드 자성부(HM2)와 제2 소프트 자성부(SM2)와의 사이에 형성된 제2 자구 분단부(NM2)를 포함하고 있다.
그리고, 제1 논리 입력 신호 A에 대응하여, 제1 하드 자성부(HM1)와 제1 소프트 자성부(SM1)와의 사이에 기입 전류를 흘림으로써, 제3 강자성체의 자화를 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향한다. 또한, 제2 논리 입력 신호 B에 대응하여, 제2 하드 자성부(HM2)와 제2 소프트 자성부(SM2)와의 사이에 기입 전류를 흘림으로써, 제4 강자성체의 자화를 제2 방향과 대략 평행하거나 대략 반평행한 방향을 향한다.
한편, 제1 소프트 자성부(SM1)와 제2 소프트 자성부(SM2)와의 사이에서 감지 전류를 흘림으로써, 제3 강자성체와 제4 강자성체의 자화 방향의 상대적인 관계에 기초한 논리 출력 C를 가능하게 한 것을 특징으로 한다.
이어서, 도 3은 본 발명의 제3 자성체 논리 소자의 동작을 개념적으로 설명하는 모식도이다.
즉, 이 자성체 논리 소자도, 자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부(HM1)와, 자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부(HM2)를 포함하고 있다. 또한, 이들 하드 자성부사이에 형성된 중간부(SP)와, 제1 하드 자성부(HM1)와 중간부(SP)와의 사이에 형성되고, 제3 강자성체를 갖는 제1 소프트 자성부(SM1)와, 제2 하드 자성부(HM2)와 중간부(SP)와의 사이에 형성되고, 제4 강자성체를 갖는 제2 소프트 자성부(SM2)를 포함하고 있다. 또한, 제1 하드 자성부(HM1)와 제1 소프트 자성부(SM1)와의 사이에 형성된 제1 자구 분단부(NM1)와, 제2 하드 자성부(HM2)와 제2 소프트 자성부(SM2)와의 사이에 형성된 제2 자구 분단부(NM2)를 포함하고 있다.
그리고, 제1 논리 입력 신호 A에 대응하여, 제1 하드 자성부(HM1)와 제1 소프트 자성부(SM1)와의 사이에 기입 전류를 흘림으로써, 제3 강자성체의 자화를 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향한다. 또한 한편, 제2 논리 입력 신호 B에 대응하여, 역시 제1 하드 자성부(HM1)와 제1 소프트 자성부(SM1)와의 사이에 기입 전류를 흘림으로써, 제3 강자성체의 자화를 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향한다.
한편, 제1 소프트 자성부(SM1)와 제2 소프트 자성부(SM2)와의 사이에서 감지 전류를 흘림으로써, 제3 강자성체와 제4 강자성체의 자화 방향의 상대적인 관계에 기초한 논리 출력 C를 가능하게 한 것을 특징으로 한다.
이어서, 도 4는 본 발명의 제4 자성체 논리 소자의 동작을 개념적으로 설명하는 모식도이다.
즉, 이 자성체 논리 소자는 자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부(HM1)와, 자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부(HM2)와, 제1 및 제2 하드 자성부 사이에 형성되고, 제3 강자성체를 포함하는 소프트 자성부(SM1)와, 제1 하드 자성부(HM1)와 소프트 자성부(SM1)와의 사이에 형성된 자구 분단부(NM1)와, 제2 하드 자성부(HM2)와 소프트 자성부(SM1)와의 사이에 형성된 중간부(SP)를 포함하고 있다.
그리고, 제1 논리 입력 신호 A에 대응하여, 제1 하드 자성부(HM1)와 소프트 자성부(SM1)와의 사이에 기입 전류를 흘림으로써, 제3 강자성체의 자화를 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향한다.
또한, 제2 논리 입력 신호에 대응하여, 제1 하드 자성부(HM1)와 소프트 자성부(SM1)와의 사이에 기입 전류를 흘림으로써, 제3 강자성체의 자화를 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향한다.
그리고, 소프트 자성부(SM1)와 제2 하드 자성부(HM2)와의 사이에서 감지 전류를 흘림으로써, 제2 강자성체의 자화와 제3 강자성체의 자화 방향의 상대적인 관계에 기초한 논리 출력 C를 가능하게 한 것을 특징으로 한다.
이하, 또한 구체적인 소자의 구조를 예를 들어 설명한다.
(제1 실시 형태)
도 5는 본 발명의 제1 실시 형태에 따른 자성체 논리 소자의 주요부 단면 구조를 예시하는 모식도이다.
즉, 본 실시 형태의 자성체 논리 소자는, 그 중앙에 형성된 중간부 SP의 양 이웃에 소프트 자성부 SM1과 SM2를 갖고, 또한 그 외측에 각각 자구 분단부 NM1과 NM2를 개재하여 하드 자성부 HM1과 HM2를 갖는다. 또한, 하드 자성부 HM1, HM2, 및 소프트 자성부 SM1, SM2에는 각각 전극 E1∼E4가 형성되어 있다.
여기서, 「소프트 자성부」란, 자화가 고착되지 않고 기입 가능한 프리 상태인 자성부를 의미한다. 또한, 「하드 자성부」란, 보자력이 큰 재료로 이루어지는 자성부이거나, 혹은 자화가 고착된 자성부를 의미한다. 따라서, 소프트 자성부와 하드 자성부의 재질은 동일한 경우도 있을 수 있다.
여기서, 입력 신호 A와 B는 전극 E1∼E4에 적절하게 입력된다. 즉, 입력 신호를 전극 E1과 전극 E2를 입력함으로써, 소프트 자성부 SM1의 자화 M2의 방향을 제어하고, 전극 E3과 전극 E4에 입력함으로써, 소프트 자성부 SM2의 자화 방향 M3을 제어한다.
이들 어느 한 경우도, 스핀 편극한 전자 전류에 의해 소프트 자성부 SM1, SM2의 자화 방향을 제어한다.
도 6은 스핀 편극 전류에 의한 자화 방향의 제어를 설명하기 위한 개념도이다.
즉, 우선 도 6a에 도시한 바와 같이, 하드 자성부 HM1(혹은 HM2)로부터 소프트 자성부 SM1(혹은 SM2)을 향하여 전자 전류를 흘리면, 소프트 자성부 SM1(SM2)에 대하여, 하드 자성부 HM1(HM2)의 자화 M1(M4)과 동일한 방향의 기입을 할 수 있다. 즉, 이 방향에 전자 전류를 흘린 경우, 전자의 스핀은 우선, 하드 자성부 HM1(HM2)에서 그 자화 M1(M4)의 방향을 따라 편극된다. 그리고, 이와 같이 스핀 편극된 전자가 소프트 자성부 SM1(SM2)에 유입하여, 그 자화 M2(M3)를 하드 자성부 HM1(HM2)의 자화 M1(M4)과 동일한 방향으로 반전시킨다.
이것에 대하여, 도 6b에 도시한 바와 같이, 소프트 자성부 SM1(혹은 SM2)로부터 하드 자성부 HM1(혹은 HM2)을 향하여 전자 전류를 흘리면, 이것과는 역방향으로 기입할 수 있다. 즉, 하드 자성부 HM1(HM2)의 자화 M1(M4)과 대응한 스핀 전자는 하드 자성부 HM1(HM2)을 용이하게 통과할 수 있는 것에 대하여, 자화 M1(M4)과 역방향의 스핀 전자는 자구 분단부 NM1(NM2)과 하드 자성부 HM1(HM2)과의 계면에서, 높은 확률로 반사된다. 그리고, 이와 같이 반사된 스핀 편극 전자가 소프트 자성부 SM1(SM2)로 되돌아감에 따라, 소프트 자성부 SM1(SM2)의 자화 M2(M3)를, 하드 자성부 M1(M4)과는 반대 방향으로 반전시킨다.
이러한 「전류 직접 구동형 자화 반전」은, 예를 들면 J. C. Slonczewski, J. Magn. Magn. Mater. 159, L1(1996). E. B. Myers, et al., Science 285, 867(1999). J. A. Katine, et al., Phys. Rev. Lett. 14, 3149(2000). F. J. Albert, et al., Appl, Phy. Lett. 77, 3809(2000). J. -E. Wegrowe, et al., Europhys. Lett., 45,626(1999). J. Z. Sun, J. Magn. Magn. Mater. 202,157(1999). 등에 개시되어 있다.
즉, 이 현상은 하드 자성부 HM1(HM2)을 통과할 때에 스핀 편극한 전류가 흐름으로써 발생하는 스핀 편극 전자의 각운동량이, 소프트 자성부의 각운동량에 전달됨으로써 자화 반전하는 것이다.
이와 같이, 본 발명에서는 스핀 편극 전류에 의한 전류 직접 구동형 자화 반전 기구에 의해, 소프트 자성부 SM1, SM2에 소정의 자화를 기입할 수 있다. 즉, 소프트 기록층에 대하여, 보다 직접적으로 작용시키는 것이 가능하다. 이 때문에, 누설 전류 자계에 의해 기록층을 자화 반전시키는 종래의 기록 소자와 비교하여, 기록 시의 자화 반전에 필요한 전류를 감소시키는 것이 가능해진다.
한편, 도 5의 자성체 논리 소자에서, 정보의 판독, 즉 논리 신호의 출력은 예를 들면, 전극 E2와 전극 E3과의 사이의 자기 저항을 판독함으로써 행할 수 있다.
도 7은 본 실시 형태의 자성체 논리 소자에서의 정보의 판독 동작을 설명하는 모식도이다.
즉, 도 7a에 도시한 바와 같이, 소프트 자성부 SM1의 자화 M2와 소프트 자성부 SM2의 자화 M3이 평행한 경우, 도 7a에 화살표로 나타낸 방향(혹은 이것과 반대 방향이어도 됨)으로 감지 전류를 흘려 얻을 수 있는 저항은 작다.
한편, 도 7b에 도시한 바와 같이, 소프트 자성부 SM1의 자화 M2와 소프트 자성부 SM2의 자화 M3이 반평행한 경우, 저항은 커진다. 따라서, 이들 저항 출력에 대응하여, 「0」 레벨과 「1」 레벨을 할당함으로써, 2치 정보의 판독을 할 수 있다. 예를 들면, 저항이 작은 상태를 「0」, 저항이 큰 상태를 「1」로 할 수 있다. 혹은, 이 반대로 할당해도 된다.
이와 같이 하면, 후술한 바와 같이 전극 E1과 E2와 각각 입력하는 신호의 조합에 의해, 각종 논리 처리가 가능해진다.
본 발명에서는, 이러한 자기 저항 효과에 의해 소프트 자성부 SM1, SM2의 자화 방향에 따른 2치 정보를 높은 감도로 판독하는 것이 가능해진다. 또한, 후술한 바와 같이, 중간부 SP의 재료나 구조를 적절하게 고안함으로써, 감지 전류를 흘리는 재생부의 전기 저항을 최적의 레벨까지 높일 수 있다. 그 결과로, 특히 소자를 어레이화한 바와 같은 경우의 소자 선택이 용이해져, 이 자성체 논리 소자를 집적화시킨 메모리 소자 혹은 논리 회로 등을 실현할 수 있다.
또, 본 발명에서 형성하는 자구 분단부 NM1 및 NM2로서는, 저항이 작은 재료를 이용할 수 있으므로, 소프트 자성부 SM1과 SM2와의 사이의 자기 저항 효과를 검출하기 위해, 전극 E1과 전극 E4와의 사이에서 감지 전류를 흘려도 된다.
하드 자성부 HM1, HM2와, 소프트 자성부 SM1, SM2의 재료로는, 각각 철(Fe), 코발트(Co), 니켈(Ni), 또는, 철(Fe), 코발트(Co), 니켈(Ni), 망간(Mn) 및 크롬(C r)으로 이루어지는 군으로부터 선택된 적어도 어느 하나의 원소를 포함하는 합금, 「퍼멀로이」라고 하는 니켈철(NiFe)계 합금, 혹은 코발트·니오븀·지르코늄, (CoNbZr)계 합금, 철 탄탈 탄소(FeTaC)계 합금, 코발트·탄탈·지르코늄(CoTaZr)계 합금, 철 알루미늄·실리콘(FeAlSi)계 합금, 철붕소(FeB)계 합금, 코발트철붕소(CoFeB)계 합금 등의 연자성 재료, 호이슬러합금, 자성 반도체, 혹은하프 메탈 자성체 산화물(또는 질화물) 등을 이용할 수 있다.
자성 반도체로서는, 예를 들면 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 망간(Mn) 중 어느 하나 이상의 자성 원소와 화합물 반도체 혹은 산화물 반도체로 이루어지는 자성 반도체를 이용할 수 있다. 이러한 재료로서는, 구체적으로는 (Ga, Cr) N, (Ga, Mn)N, MnAs, CrAs, (Ga, Cr)As, ZnO : Fe, (Mg, Fe)O 등 예로 들 수 있다.
또한, 하프 메탈 자성체 산화물(또는 질화물)로서는, 예를 들면 CrO2, Fe3O4, La1-XSrXMnO3등을 예로 들 수 있다.
즉, 이들 재료 중에서 용도에 따른 자기 특성을 갖는 것을 적절하게 선택하여 이용하면 된다.
다른 한편, 자성부로서는 연속적인 자성체로 이루어지는 막이라도 무방하며, 또는 비자성체로 이루어지는 매트릭스 내에 자성체 미립자가 형성되거나 또는 석출된 구조의 막을 이용할 수도 있다.
또한, 특히 소프트 자성부 SM1, SM2에 대해서는 코발트(Co) 혹은 코발트철(CoFe) 합금으로 이루어지는 제1 층과, 니켈철(NiFe) 혹은 니켈철 코발트(NiFeCo)로 이루어지는 퍼멀로이 합금 혹은 니켈(Ni)로 이루어지는 제2 층과의 2층 구조로 하거나, 혹은 코발트(Co) 혹은 코발트철(CoFe) 합금으로 이루어지는 제1 층과, 니켈철(NiFe) 혹은 니켈철 코발트(NiFeCo)로 이루어지는 퍼멀로이 합금 혹은 니켈(Ni)로 이루어지는 제2 층과, 코발트(Co) 혹은 코발트철(CoFe) 합금으로이루어지는 제3 층의 3층 구조로 하는 것도 바람직하다.
이들 다층 구조로 이루어지는 자성부인 경우, 외측의 코발트(Co) 혹은 코발트철(CoFe) 합금의 두께는, 0.2㎚ 이상 3㎚ 이하의 범위인 것이 바람직하다.
또한, 소프트 자성부 SM1, SM2로서, 층간 교환 결합한(퍼멀로이, CoFe 등의 자성막) / (구리(Cu), 루테늄(Ru) 등의 비자성막(두께 0.2㎚ 이상 3㎚ 이하)) / (퍼멀로이, CoFe 등의 자성막)으로 이루어지는 3층막도 스위칭 전류나 스위칭 자계를 작게 하기 때문에 효과적이다.
하드 자성부 HM1, HM2의 자화 M1, M4를 고착화하기 위해서는, 이들 하드 자성부 HM1, HM2의 외측에 반강자성부(도시하지 않음)를 형성하여 교환 바이어스를 인가하거나, 혹은 루테늄(Ru)이나 구리(Cu) 등의 자구 분단부와 강자성부와 반강자성부를 적층하여 교환 바이어스를 인가하면, 자화 방향 제어 및 자기 저항 효과가 큰 신호 출력을 얻기 때문에 유리하다. 그로 인한 반강자성 재료로서는, 철망간(FeMn), 백금망간(PtMn), 팔라듐·망간(PdMn), 팔라듐 백금망간(PdPtMn) 등을 이용하는 것이 바람직하다.
또한, 도 5에는 단면 구조를 도시했지만, 각각의 자성부의 평면 형상은 장방형 혹은 세로로 긴(가로로 긴)의 6각형 등으로 하는 것이 바람직하다. 즉, 종횡비로 1:1.1∼1:5 정도이며, 일축성의 형상 자기 이방성을 갖는 것이 바람직하다. 또한 각각의 자성층 사이즈는 길이 방향의 1변을 5㎚ 이상 1000㎚ 이하의 범위로 하는 것이 바람직하다.
한편, 중간부 SP의 재료로서는, 알루미늄(Al), 티탄(Ti), 탄탈(Ta),코발트(Co), 니켈(Ni), 실리콘(Si) 및 철(Fe)로 이루어지는 군으로부터 선택된 적어도 어느 하나의 원소를 포함하는 산화물 혹은 질화물, 불화물로 이루어지는 절연체를 이용하는 것이 바람직하다.
자구 분단부 NM1, NM2는 소프트 자성부 SM과 하드 자성부 HM의 자구를 분단하는 역할과, 스핀 편극 전자의 통로로서의 역할을 갖는다. 그 구성 내용은, ① Cu, Ag, Au 등의 비자성 귀금속 원소 중 하나, 혹은 이 군으로부터 선택된 적어도 어느 하나의 원소를 포함하는 금속 혹은, ② 소프트 자성부 SM 혹은 하드 자성부 HM과 동일한 자성체 구성 원소로 이루어지지만, 결정 결함 등의 결정 변질을 포함하는 부분 혹은 표면 요철이 형성되어 자계벽이 트랩되도록 형성되어 있다. 상기한 결정 결함은, 전자선 조사나 이온 조사로 만들 수 있다. 또한 표면 요철은 세선으로 목이 가늘게 형성하여 만들 수 있다.
여기서, 하드 자성부의 두께는 0.6㎚∼100㎚의 범위 내로 하는 것이 바람직하며, 소프트 자성부의 두께는 0.2㎚∼50㎚의 범위 내로 하는 것이 바람직하다. 또한, 자구 분단부의 두께는 0.2㎚∼100㎚의 범위 내로 하는 것이 바람직하다. 또한, 중간부의 두께는 0.2㎚∼10㎚의 범위 내로 하는 것이 바람직하다.
또한, 자성부 HM, SM과, 중간부 SP는 박막의 형태 또는, 세선의 형태로 하는 것이 소자의 제작의 관점에서 바람직하다.
도 8은 본 실시 형태의 자성체 논리 소자의 변형예를 도시한 모식 단면도이다. 도 8에 대해서는, 도 1 내지 도 7에 관하여 상술한 것과 동일한 요소에는 동일한 부호를 붙여 상세한 설명은 생략한다.
이들 변형예는, 모두 그 중간부 SP에 「포인트 컨택트」 즉 접촉 면적이 100㎚2이하의 자성 미소 접점 P가 형성되어 있다. 이 자성 미소 접점 P는, 소프트 자성부 SM1 혹은 소프트 자성부 SM2의 일부가 연장된 바와 같이 형성되고, 중간부 SP에서 그 주위는 절연체에 의해 피복되어 있다.
그리고, 이 자기 미소 접점 P는, 도 8a에 예시한 바와 같이 콘 형상의 단면을 갖고 있어도 되며, 혹은 도 8b에 예시한 바와 같이 필라 형상의 단면을 갖고 있어도 된다. 또한, 도 8c 및 도 8d에 예시한 바와 같이 복수의 자기 미소 접점 P가 형성되어도 된다.
이러한 자기 미소 접점 P의 사이즈를 미세화하면, 자장의 인가에 의해 전기 저항이 감소한다. 이러한 전기 저항의 감소가 나타나는 사이즈는, 미소 접점 P의 단면 형상으로도 의하지만, 본 발명자의 검토의 결과에 의하면, 미소 접점 P의 최대 폭을 대강 20㎚ 이하로 하면, 전기 저항의 감소가 현저해지는 것이 판명되었다. 이 때에, 자기 저항 변화율이 20% 이상으로 되는 큰 자기 저항 효과가 발생한다. 단,미소 접점 P의 단면 형상이, 극단적으로 편평한 경우 등에는 그 최대 폭이 20㎚을 초과해도, 자장의 인가에 의한 전기 저항의 감소가 발생하는 경우가 있다. 이러한 미소 접점 P를 갖는 자성체 논리 소자도, 본 발명의 범위에 포함된다.
즉, 이러한 자기 미소 접점 P를 형성함으로써, 소프트 자성부 SM1과 SM2와의 사이에서 얻어지는 자기 저항 효과를 향상시키고, 소프트 자성부 SM1과 SM2와의 자화 방향 M2 및 M4의 상대적인 관계를 매우 높은 감도로 판독하는 것이 가능해진다.
또한, 이러한 자기 미소 접점 P를 형성하는 경우, 중간부 SP에서 미소 접점 P의 주위 재료는, 절연성의 재료에 의해 형성하고, 또한 중간부 SP의 막 두께는 0.2㎚∼1000㎚ 정도의 범위까지 후막화해도 된다.
도 9는 본 실시 형태의 자성체 논리 소자의 또 하나의 변형예를 도시한 모식 단면도이다. 도 9에 대해서는, 도 1 내지 도 8에 관하여 상술한 것과 동일한 요소에는 동일한 부호를 붙여 상세한 설명은 생략한다.
본 변형예에서는, 중간부 SP의 상하에 소프트 자성부 SM1 및 SM2가 각각 적층되어 있지만, 도 5에서 그 외측에 형성되는 자구 분단부 NM1 및 NM2와, 또한 그 외측에 형성되는 하드 자성부 HM1 및 HM2는 각각 면내 방향에 인접되어 있다. 즉, 자구 분단부 NM1 및 NM2와, 하드 자성부 HM1 및 HM2는 소프트 자성부 SM1 및 SM2에 대하여, 막 두께 방향에 적층되지 않고, 면내 방향에 인접하여 형성되어 있다.
자성체 논리 소자의 각 층을 이러한 배치 관계로 배열해도, 도 6에 관하여 상술한 스핀 편극 전류에 의한 입력 동작이나, 도 7에 관하여 상술한 자기 저항 효과에 의한 출력 동작은 마찬가지로 행할 수 있다.
또한, 이 변형예인 경우에는 소프트 자성부의 평면 형상은 종횡비로 1:1.1∼1:20 정도의 범위까지 어스펙트비를 상승시켜도 된다.
또한 여기서, 중간부 SP는 단일 절연층으로서 형성해도 되지만, 도 8에 예시한 바와 같이, 자기 미소 접점 P를 형성함으로써, 도 8에 관하여 상술한 작용 효과를 마찬가지로 얻을 수 있다.
그런데, 이상 도 1 내지 도 9를 참조하면서 설명한 본 실시 형태의 자성체논리 소자는 각종 논리 연산을 행하는 논리 소자로서 이용할 수 있다.
도 10은 본 실시 형태의 자성체 논리 소자를 이용하여 배타적 논리합 EOR을 행하는 경우의 동작을 설명하는 도면이다. 여기서는, 도 10a에 예시한 바와 같이, 전극 E1에 신호 B에 대응하는 소정 전압을, 전극 E4에 신호 A에 대응하는 소정 전압을 입력한다. 단, 신호 A와 신호 B는 반대어도 되며, 입력하는 전극도 전극 E1과 전극 E4 대신에, 전극 E2 혹은 전극 E3이어도 가능하다.
도 10에 도시한 바와 같이 신호 입력하는 경우에는, 전극 E2와 전극 E3은 임의의 전위, 예를 들면 0볼트로 설정한다. 그리고, 신호 A 혹은 신호 B가 「0」일 때에는 이것에 대응하는 마이너스의 소정 전압을, 신호 A 혹은 신호 B가 「1」일 때에는 이것에 대응하는 플러스의 소정 전압을, 각각 전극 E1, E4에 인가한다.
이 「소정 전압」은 그 전압을 인가했을 때에 흐르는 전류값이 소프트 자성부 SM1, SM2의 자화 스위칭을 발생시키는데 필요한 임계 전류 1c 이상의 전류로 되도록 설정한다. 즉, 소프트 자성부 SM1, SM2의 자화 반전에 필요한 스핀 편극 전류를 제공할 수 있는 전압을 「소정 전압」으로 한다.
이렇게 하면, 소프트 자성부 SM1의 자화 M2는, 신호 A가 「0」일 때에는 하드 자성부 HM1의 자기 M1과 동일한 방향 즉 우향이 되며, 신호 A가 「1」일 때에는 이것과는 역방향 즉 좌향을 향한다.
마찬가지로, 소프트 자성부 SM2의 자화 M3은 신호 B가 「0」일 때에는 우향으로, 「1」일 때에는 좌향을 향한다.
이 자성체 논리 소자로부터의 출력 신호는 소프트 자성부 SM1의 자화 M2의방향과 소프트 자성부 SM2의 자화 M3 방향의 상대적인 관계에 의해 결정된다. 도 10b는 입력 신호의 조합에 따라 얻어지는, 소프트 자성부 SM1 및 SM2의 자화 배열 관계를 나타낸 표이다. 즉, 도 10b에서, 각 란의 상측의 화살표가 소프트 자성부 SM1의 자화 M2의 방향, 하측의 화살표가 소프트 자성부 SM2의 자화 M3의 방향을 각각 나타낸다.
이 자화 배열 관계에 대응하여, 자기 저항 효과에 의해 얻어지는 출력 신호를 나타낸 것이 도 10c이다.
즉, 2치적인 입력 신호 A 및 B의 조합 각각에 대하여 얻어지는 출력 신호는 배타적 논리합이고, 이 자성체 논리 소자에 의해 배타적 논리합 EOR 처리가 가능해지는 것을 알 수 있다.
또한, 본 실시 형태의 자성체 논리 소자는 전극의 취급은 그대로이며, 신호 A와 신호 B의 입력을, 그 어느 한 쪽을 반전 즉 부정하여 입력함으로써, 부정 배타적 논리합(NEOR)을 얻을 수도 있다.
도 11a는, 신호 B의 입력을 반전시킨 경우의 소프트 자성체 SM1, SM2의 자화 배치 관계를 나타내는 도면이다. 즉, 본 구체예인 경우, 신호 B가 「0」일 때에는 이것에 대응하는 플러스의 소정 전압을, 신호 B가 「1」일 때에는 이것에 대응하는 마이너스의 소정 전압을 전극 E1에 인가한다.
도 11b는 이 자화 배치로부터 자기 저항 효과에 의해 얻어지는 출력 신호를 도시한 도면이다. 이 결과로부터도 알 수 있듯이, 도 11b과 같이 되고, 부정 배타적 논리합(NEOR)이 실행되는 것을 알 수 있다.
도 12는 본 실시 형태의 자성체 논리 소자를 이용하여 논리곱(AND)과 논리곱의 부정(NAND) 처리를 행하는 구체예를 도시한 설명도이다. 여기서, 신호 A와 신호 B는 전극 E2와 전극 E1에 각각 입력하지만, 그 때 신호 A만을 반전시켜 (즉 부정하여) 입력한다. 또한, 소프트 자성부 SM2의 자화 방향을 AND와 NAND인 경우에 각각 우측과 좌측을 향하도록 미리 전극 E3과 전극 E4를 이용하여 소정의 방향으로 소정의 크기의 전류를 흘림으로써 논리 선택해 둔다. 이렇게 하면, 자화 배치의 관계로부터, 도 12a에서는 AND가, 도 12b에서는 NAND가 실현된다.
도 13은 본 실시 형태의 자성체 논리 소자를 이용하여 논리합(OR)과 그 부정(NOR) 처리를 행하는 구체예를 도시한 설명도이다. 여기서, 신호 A와 신호 B는 전극 E2와 전극 E1에 각각 입력하지만, 그 때, 신호 B만을 반전시켜(즉 부정하여) 입력한다. 또한, 소프트 자성부 SM2의 자화 방향을, NOR과 OR인 경우에 각각 우측과 좌측을 향하도록 미리 전극 E3과 전극 E4를 이용하여 소정의 방향으로 소정의 크기의 전류를 흘림으로써 프로그래밍해 둔다. 이렇게 하면, 자화 배치의 관계로부터, 도 13a에서는 NOR이, 도 13b에서는 OR이 실현된다.
도 14는 본 실시 형태의 변형예의 자성체 논리 소자의 구조를 도시한 모식도이다. 즉, 도 14a는 그 평면도이고, 도 14b는 그 정면도이다.
본 변형예에서는, 중간부 SP를 개재하여, 2개의 세선 형상의 구조가 크로스하여 형성되어 있다. 하측의 세선 형상의 구조에는, 하드 자성부 HM1, 자구 분단부 NM1, 소프트 자성부 SM1, 자구 분단부 NM3, 하드 자성부 HM3이 이 순서대로 배열되어 있다.
중간부 SP의 상측의 세선 형상의 구조에는, 하드 자성부 HM2, 자구 분단부 NM2, 소프트 자성부 SM2, 자구 분단부 NM4, 하드 자성부 HM4가 이 순서대로 배열되어 있다. 하측의 소프트 자성부 SM1과 상측의 소프트 자성부 SM2가 중간부 SP를 통해 적층되어 있다.
중간부 SP의 크기는 소프트 자성부 SM1과 하드 자성부 HM2와의 중첩부와 동일하거나 그 이상의 것이 필요하다. 따라서, 중간부 SP가 소프트 자성부 SM1을 모두 피복해도, 또한 자구 분단부 NM까지 피복해도 된다. 전극 E1과 E2가 접속할 수 있으면 된다.
하드 자성부 HM3의 자화 방향은 하드 자성부 HM1과 반평행한 것이 바람직하다. 자구 분단부에 의해, 하드 자성부 HM1과 소프트 자성부 SM1 혹은 소프트 자성부 SM1과 하드 자성부 HM3의 자화 방향을 각각 반평행하게 향하게 할 수 있게 된다.
이 자성체 논리 소자에 대하여, 전극 E1과 E2를 사용하여 전자를 E1로부터 E2로 흘리면, 소프트 자성부 SM1의 자화는 하드 자성부 HM1과 마찬가지의 방향을 향하고, 반대로 전자를 전극 E2로부터 E1로 흘리면, 소프트 자성부 SM1의 자화는 하드 자성부 HM3과 동일한 방향이 된다.
상측의 세선 구조에서도, 마찬가지의 자화 기입이 가능하다.
이상, 도 1 내지 도 14를 참조하면서, 본 발명의 제1 실시 형태의 자성체 논리 소자 및 이것을 이용한 논리 처리의 구체예에 대하여 설명하였다.
(제2 실시 형태)
이어서, 본 발명의 제2 실시 형태에 대하여 설명한다.
도 15는 본 발명의 제2 실시 형태에 따른 자성체 논리 소자의 주요부 단면 구조를 예시하는 모식도이다.
즉, 본 실시 형태의 자성체 논리 소자는 하드 자성부 HM1, 자구 분단부 NM1, 중간부 SP 및 하드 자성부 HM2를 순차적으로 적층한 구조를 갖는다.
그리고, 하드 자성부 HM1, 소프트 자성부 SM1 및 하드 자성부 HM2에는 각각 전극 E1∼E3이 형성되어 있다.
이들 하드 자성부 HM1, HM2, 자구 분단부 NM1, 소프트 자성부 SM1, 중간부 SP의 재료, 막 두께, 평면 형상, 사이즈 등에 대해서는 제1 실시 형태에 관하여 상술한 것과 마찬가지로 할 수 있다.
본 실시 형태의 자성체 논리 소자에서도, 전극 E1과 전극 E2와의 사이에 기입 전류를 흘림으로써, 도 6에 관하여 상술한 바와 같이, 스핀 편극 전류에 의해 소프트 자성부 SM1의 자화 M2를 제어할 수 있다.
또한, 전극 E2(혹은 전극 E1)와 전극 E3과의 사이에 감지 전류를 흘림으로써, 도 7에 관하여 상술한 것과 마찬가지의 자기 저항 효과에 의해, 소프트 자성부 SM1의 자화 M2의 방향과, 하드 자성부 HM2의 자화 M3의 방향과의 상대적인 관계를 검출할 수 있다.
도 16은 본 실시 형태의 자성체 논리 소자의 또 하나의 변형예를 도시한 모식 단면도이다. 도 16에 대해서는, 도 15에 관하여 상술한 것과 동일한 요소에는 동일한 부호를 붙여 상세한 설명은 생략한다.
본 변형예에서는, 중간부 SP의 상하에 소프트 자성부 SM1 및 하드 자성부 HM2가 각각 적층되어 있지만, 도 15에서 그 상측에 형성되는 자구 분단부 NM1과 또한 그 상측에 형성되는 하드 자성부 HM1은, 각각 면내 방향으로 순서대로 병치되어 있다. 즉, 자구 분단부 NM1과 하드 자성부 HM1은 소프트 자성부 SM1에 대하여, 막 두께 방향으로 적층되지 않고, 면내 방향에 인접하여 형성되어 있다.
자성체 논리 소자의 각 층을 이러한 배치 관계로 배열해도, 도 6에 관하여 상술한 스핀 편극 전류에 의한 입력 동작이나, 도 7에 관하여 상술한 자기 저항 효과에 의한 출력 동작은 마찬가지로 행할 수 있다.
또한, 도 15 혹은 도 16에 예시한 본 실시 형태의 자성체 논리 소자에서도, 중간부 SP는 단일 절연층으로서 형성해도 되지만, 도 8에 예시한 바와 같이, 하나 혹은 복수의 자기 미소 접점 P를 형성함으로써, 도 8에 관하여 상술한 작용 효과를 마찬가지로 얻을 수 있다.
이상, 도 15 및 도 16에 예시한 바와 같은 본 실시 형태의 자성체 논리 소자에서도 논리 처리가 가능하다.
도 17은 본 실시 형태에 따른 자성체 논리 소자에서의 논리 처리를 설명하는 개념도이다. 본 실시 형태의 자성체 논리 소자는 소프트 자성부 SM1의 자화 M2의 방향을, 전극 E2와 전극 E1에 각각 입력되는 입력 신호 A, B를 따라 결정한다.
도 17a는, 논리곱(AND) 처리를 행하는 경우를 도시한다. 즉, 논리곱 처리를 행할 때에는, 하드 자성부 HM2의 자화 M3의 방향을 우향으로 해 둔다. 그리고, 전극 E1에 신호 B를, 전극 E2에 신호 A를 입력한다. 이 때, 예를 들면, 입력 신호「0」, 「1」에 대하여, 각각 0볼트와, 자화 스위칭을 발생시킬 수 있는 소정의 플러스의 전압을 인가하는 것으로 한다. 그러면, 인가 전압의 조합에 따라 전류가 흐르게 되고, 그 방향에 의해 소프트 자성부 SM1의 자화 M2의 방향이 결정된다.
처음에 소프트 자성부 SM1의 자화 M2가 우측을 향하도록 전극 E1로부터 전극 E2로 전자 전류를 흘림으로써 초기화해 둔다. 이어서, 신호 A만 반전시켜 전극 E2에 입력하고, 신호 B는 그 상태에서 전극 E1에 입력한다. 그 결과의 출력은 도 17a의 진리값 표와 같이, 논리곱(AND)이 실현된다.
또한, 도 17b는, 논리곱의 부정(NAND) 처리를 행하는 구체예를 도시한다. 이 경우에는, 하드 자성부 HM2의 방향을 좌향으로 해둔다. 신호 A와 B에 대응하는 입력은, 도 17a와 마찬가지로 신호 A에 대해서만 반전시킨다. 그 결과로, 도 17b의 진리값 표와 같이, 논리곱의 부정(NAND)이 실현된다.
또한, 도 17c는 논리합의 부정(NOR) 처리를 행하는 구체예를 도시한다. 이 경우, 하드 자성부 HM2의 자화 방향을 미리 우향으로 해 둔다. 입력은, 신호 A는 전극 E2로 그대로, 신호 B는 전극 E1로 반전시켜 입력한다. 그 결과로 도 17c의 진리값 표에 나타낸 바와 같이, 논리합의 부정(NOR)이 실현된다.
또한, 도 17d는 논리합(OR) 처리를 행하는 구체예를 나타낸다. 이 경우, 하드 자성부 HM2의 자화 방향을 미리 좌향으로 해둔다. 입력은, 신호 A는 전극 E2로 그대로, 신호 B는 전극 E1로 반전시켜 입력한다. 그 결과로서 도 17d의 진리값 표에 나타낸 바와 같이, 논리합의 부정(NOR)이 실현된다.
이상 도 17a∼도 17d에 도시한 바와 같이, 하나의 소자에 의해 4가지의 논리처리가 가능해지는 것을 알 수 있다.
도 18 및 도 19는 본 실시 형태의 자성체 논리 소자를 이용하여 배타적 논리합(EOR)과 그 부정(NEOR) 처리를 행하는 구체예를 도시한 설명도이다.
즉, 도 15 혹은 도 16에 예시한 바와 같은 본 실시 형태의 자성체 논리 소자의 2 셀을 1 세트로 하여 조합함으로써, EOR, NEOR 처리가 가능해진다. 이 경우, 소프트 자성부 SM1의 자화 M2의 방향을 각각 입력 신호 A, B에 따라 결정한다.
도 18은 EOR로서의 사용 방법의 일례를 도시한 개념도이다. 전극 E1에 신호 B를, 전극 E2에 신호 A를 입력한다. 그 때, 입력 신호 「0」, 「1」에 대하여, 각각 0볼트와, 소정의 플러스의 전압을 인가하는 것으로 한다. 그 결과, 인가 전압의 조합에 따라 전류가 흐르게 되고, 그 방향에 따라 소프트 자성부 SM1의 자화 M2의 방향이 결정된다.
처음에, 소프트 자성부 SM1의 자화 M2가 우측을 향하도록 2 셀 모두 전극 E1로부터 전극 E2로 전자 전류를 흘림으로써 초기화해 둔다. 이어서, 하나째의 셀에는 신호 A와 신호 B를 그대로, 2개째의 셀에는 모두 반전(즉 부정)시켜 입력한다. 도 18에서, 각각의 셀을 기초로 진리값 표를 나타내었다. 출력으로서, 중간부 SP를 통한 소프트층 SM1과 하드층 HM2와의 사이의 자기 저항 효과를 검출하지만, 여기서 신호 B가 「0」인 경우에는 2개째의 셀을, B가 「1」이면 하나째의 셀을 판독한다. 이 처리는 배타적 논리합을 행하게 된다.
한편, 도 19는 NEOR을 행하는 구체예를 도시한다. 여기서는, 초기화한 후, 제1 셀에 A 신호를 반전시켜 B 신호는 그대로, 그리고 제2 셀에는 A는 그대로이며B를 반전시켜 입력한다. 출력은 EOR 처리와 마찬가지로, B가 「0」이면 제2 셀을, B가 「1」이면 제1 셀을 판독한다. 그 결과, XNOR이 실행되는 것을 알 수 있다.
도 20은 본 실시 형태의 변형예의 자성체 논리 소자의 구조를 도시한 모식 단면도이다.
본 변형예에서는, 하드 자성부 HM1과, 자구 분단부 NM1과, 소프트 자성부 SM1이 적층되고, 소프트 자성부 SM1의 상단에 전극 E2가 접속되어 있다. 그리고, 소프트 자성부 SM1의 남은 부분에 중간부 SP, 하드 자성부 HM2가 적층되고, 하드 자성부 HM2 위에 전극 E3이 접속되어 있다.
이 변형예의 소자도, 도 15에 예시한 것과 마찬가지의 동작을 시킬 수 있다.
도 21은 본 실시 형태의 또 하나의 변형예의 자성체 논리 소자의 구조를 도시하는 모식도이다. 즉, 도 21a는 그 평면도이고, 도 21b는 그 정면도이다.
본 변형예에서는, 중간부 SP를 개재하여, 2개의 세선 형상의 구조가 크로스하여 형성되어 있다. 하측의 세선 형상의 구조에는 하드 자성부 HM1, 자구 분단부 NM1, 소프트 자성부 SM1, 자구 분단부 NM3, 하드 자성부 HM3이 이 순서로 배열되어 있다.
중간부 SP의 상측의 세선은 하드 자성부 HM2에 의해 형성되어 있다. 여기서도, 중간부 SP의 크기는 소프트 자성부 SM1과 하드 자성부 HM2와의 중첩부와 동일하거나 그 이상의 것이 필요하다. 따라서, 중간부 SP가 소프트 자성부 SM1을 모두 피복해도 되며, 또한 자구 분단부 NM까지 피복해도 된다. 전극 E1과 E2를 접속할 수 있으면 된다.
하드 자성부 HM3의 자화 방향은 하드 자성부 HM1과 반평행한 것이 바람직하다. 자구 분단부에 의해, 하드 자성부 HM1과 소프트 자성부 SM1 혹은 소프트 자성부 SM1과 하드 자성부 HM3의 자화 방향을 각각 반평행하게 향하게 할 수 있게 된다.
이 자성체 논리 소자에 대하여, 전극 E1과 E2를 사용하여 전자를 E1로부터 E2로 흘리면, 소프트 자성부 SM1의 자화는 하드 자성부 HM1과 동일한 방향을 향하고, 반대로 전자를 전극 E2로부터 E1로 흘리면, 소프트 자성부 SM1의 자화는 하드 자성부 HM3과 동일한 방향이 된다.
이상, 도 15 내지 도 21을 참조하면서, 본 발명의 제2 실시 형태에 따른 자성체 논리 소자 및 그것을 이용한 논리 처리의 구체예에 대하여 설명하였다.
(제3 실시 형태)
이어서, 본 발명의 제3 실시 형태에 대하여 설명한다.
도 22는, 본 발명의 제3 실시 형태에 따른 자성체 논리 소자를 예시하는 모식도이다. 즉, 도 22a에 도시한 구체예인 경우, 하드 자성부(혹은 세미하드층) HM, 중간부 SP, 소프트 자성부 SM과의 적층체와, 이 적층체 근처에 형성된 전류 자계 발생용 도선 WL1 및 WL2를 갖는다.
또한, 도 22b에 도시한 구체예인 경우, 적층체는, 하드 자성부(혹은 세미하드층) HM1, 중간부 SP1, 소프트 자성부 SM, 중간부 SP2, 하드 자성부(혹은 세미하드층) HM2로 이루어진다.
도 22a 및 도 22b 중 어느 한 경우도, 2개의 교차하는 도선 WL1, WL2 각각에전류를 흘림으로써 발생하는 전류 자계의 합성 자계에 의해 소프트 자성부 SM의 자화 M2 방향이 결정된다.
또한, 적층체에서는, 도 7에 관하여 상술한 바와 같이, 자기 저항 효과에 의해, 소프트 자성부 SM과 하드 자성부 HM1(혹은 HM2)의 자화의 상대적인 관계가 검출된다.
그리고, 본 실시 형태인 경우, 도선 WL1, WL2에 흘리는 전류의 방향을, 각각 입력 신호 A, B에 대응하여 결정하고, 적층체의 자기 저항의 대소를 출력 신호 C로 한다. 예를 들면, 도 22에서, 상측의 전류 자계용 도선 WL1에 흘리는 전류의 방향을 신호 A에 대응시킨다. 즉, 신호 A가 「0」이면 전류를 지면 좌측앞부터 우향을 향으로 흐르게 하고, A가 「1」이면 우측 안부터 좌측앞을 향하여 흐르게 한다. 또한, 하측의 전류 자계용 도선 WL2에 흘리는 전류 방향을 신호 B에 할당하고, 신호 B가 「0」이면 좌측 안으로부터 좌측앞을 향하여 흐르게 하고, B가 「1」이면 우측앞부터 좌향으로 전류를 흐르게 한다.
프로그래밍 가능한 자성체 논리 소자로서 이용하는 경우에는, 하드 자성부 HM1(HM2)의 재료로서 세미하드 자성의 층을 사용한다. 이 층의 자화 M1(M3)의 방향은, 전류 자계 발생을 위한 도선 WL1, WL2를 이용하여 행하려는 논리 처리에 따라 미리 결정해 둔다. 세미하드층 HM1(HM2)의 자화 M1(M3)의 방향을, 도 22에서 우향을 「0」, 좌향을「1」로 하여 미리 프로그래밍해 둔다. 또한, 각 논리 처리시에는 소프트 자성부 SM의 자화 M2의 방향이 도 22에서 우향(즉, 「0」)으로 되도록 초기화하고나서 처리를 행한다.
입력 신호 A와 입력 신호 B는, 논리곱의 부정(NAND) 및 논리곱(AND)인 경우에는 그대로 입력하고, 논리합(OR) 혹은 논리합의 부정(NOR)인 경우에는, 모두 반전(부정)하여 입력한다.
도 23은 NAND, AND, OR, NOR 각각의 입력 형태와 출력 신호를 정리한 표이다.
또한, 본 실시 형태의 자성체 논리 소자를 셀을 이용한 경우도, 2 셀을 1세트로 함으로써, 배타적 논리합(EOR) 및 그 부정(NEOR) 처리가 가능해진다.
도 24는 이와 같이 2개의 셀의 조합을 나타내는 개념도이다.
EOR 처리를 행하는 경우에는, 하드 자성부(세미하드층) HM1(HM2)의 자화 M1(M3)은, 도 24에서 우향(즉, 「0」)으로 해둔다. 그리고, 소프트 자성부 SM의 자화 M2를 우향으로 되도록 초기화해 둔다. 제1 셀(도 24의 좌측 소자)에는, 신호 A와 B를 반전시키지 않고 입력하고, 제2 셀(도 24의 우측 소자)에는 신호 A와 B를 모두 반전시켜 입력한다. 이 경우, 하드 자성부 HM1(HM2)과 소프트 자성부 SM와의 사이에서 얻어지는 자기 저항 효과에 의해, 그 출력 신호는 도 24의 표와 같아진다. 즉, 신호 B가 「0」이면 제2 셀을, 신호 B가 「1」이면 제1 셀을 판독함으로써, EOR을 실행할 수 있다. 또한, 하드층 혹은 세미하드층의 자화를 도 24에서 좌향(즉, 「1」)으로 해 둠으로써, NEOR을 실현할 수 있다.
이하, 실시예를 참조하면서, 본 발명의 실시 형태에 대하여 더 상세히 설명한다.
(제1 실시예)
우선, 본 발명의 제1 실시예로서, 도 25에 예시한 단면 구조를 갖는 더블 터널 접합의 소자 CL을 작성하였다. 이 소자 CL은, 도 26에 도시한 바와 같이 비트선 BL과 워드선 WL을 이용한 전류 자계에 의해 신호 입력을 행한다.
또, 도 26에 도시한 소자 어레이에서는, 도 26에 표시되어 있는 구성 요소 이외에, 1셀마다 하나의 셀 선택용 트랜지스터를 배치하고, 이들 트랜지스터를 선택하기 위한 워드선이 형성된다.
여기서, 더블 터널 접합을 갖는 소자 CL의 중앙의 자성체는 소프트 자성부 SM이고, 이 층 SM의 자화를 신호 입력에 따라, 비트선 BL과 워드선 WL에 의해 형성되는 합성 자계에 의해 변화시킨다.
또한, 소자 CL의 상하의 세미하드층 HM1, HM2의 자화 방향은, 연산 처리에 의해 미리 프로그래밍에 의해 결정해 둔다. 이들 세미하드층 HM1, HM2의 자화 스위칭(즉 자화의 반전)도 비트선 BL과 워드선 WL에 전류를 흘려 행할 수 있다. 단, 소프트 자성부 SM의 자화 스위칭보다 큰 전류가 필요하다. 이 큰 전류 자계에 의해 소프트 자성부의 자화도 동시에 스위칭(반전)하지만, 모두 연산 처리 시에 우선 소프트 자성부 SM의 자화를, 도 22에서의 우향으로 초기화하기 때문에, 문제없다.
또, 세미하드층 HM1, HM2의 자화 스위칭을 위한 자계가 부족한 경우에는, 도 26에 점선으로 나타낸 바와 같은 보조 도선을 형성하고, 이것에 전류를 흘림으로써 발생 자계를 크게 할 수 있다.
이 소자에, 신호 A와 신호 B를 입력하고, 입력 신호 A, B와 출력 신호 C와의 관계를 오실로스코프로 관찰하였다. 그 결과는 도 27에 도시한 바와 같으며, NAND가 실현되어 있는 것을 알 수 있다.
(제2 실시예)
이어서, 본 발명의 제2 실시예로서, 상술한 제1 실시예의 소자를 2개 조합하여 하나의 EOR 처리를 행하여 기록하는 EOR 메모리를 제작하였다. 여기서, 세미하드층 HM1, HM2의 자화는, 도 22에서 우향으로 프로그래밍하였다. 그리고, 소프트 자성부 SM의 자화를 우선 우향으로 초기화한 후 하나째의 셀에는 신호 A와 신호 B를 그대로 입력하고, 2개째의 셀에는 신호 A와 B를 모두 반전시켜 입력하였다. 그 결과로 얻어지는 자화 배치로부터, 진리값 표는 도 24에 도시한 바와 같았다. 신호 A로서 데이터 신호를, 신호 B로서 암호화 신호를 입력하면, 이 2 셀 1비트 소자를 이용하여, 데이터를 스트림 암호로서 보존할 수 있다. 재생은, 신호 B가 「0」이면 2개째의 셀을, 신호 B가 「1」이면 1개째의 셀을 판독함으로써 행한다.
(제3 실시예)
이어서, 본 발명의 제3 실시예로서, 도 5의 구조를 갖는 자성체 논리 소자에 대하여 설명한다. 하드 자성부 HM1, HM2는 모두 Co-Fe 합금으로서, 소프트 자성부 SM1, SM2는 Co-Fe(0.6㎚) / Ni-Fe(0.8㎚) / Co-Fe(0.6㎚), 혹은 Co-Fe(1.5㎚) / Ru(1㎚) / Co-Fe(1.5㎚)로 이루어지는 적층막으로 이루어진다. 자구 분단부 NM1, NM2에는 5㎚ 두께의 Cu를, 중간부 SP에는 두께 1㎚ 내지 2㎚의 알루미나를 사용하였다. 또한, 하드 자성부 HM1, HM2의 외측에는 루테늄(Ru)층을 개재하여 Co-Fe 막 / PtIrMn 막을 적층하여 고착 바이어스를 인가하였다.
이러한 적층체를 형성한 후, 미세 가공 프로세스에 의해, 전체적인 사이즈로서 약 (30㎚∼150㎚)×(60㎚∼300㎚)의 장방형에 가까운 형상으로 가공한 소자를 어레이 형상으로 열거하여 전극을 형성하였다. 단, 적층 구조의 일부에는, 전극을 형성했기 때문에, 평면 치수가 다른 부분보다도 작아지는 개소가 형성되었다.
이와 같이 하여 형성한 자성체 논리 소자의 소프트 자성부 SM은 대강 플러스마이너스 1㎃ 이상의 전류로 자화 스위칭(반전)하는 것을 확인하고, 그 때의 소요 전압을 구하였다. 그리고, 이 전압보다도 약간 절대값이 큰 전압을 입력 신호값으로 하였다. 그리고, 소자에 입력하는 신호 A로서 보존하려는 데이터 신호를, 신호 B로서 암호화 신호를 입력하고, 데이터 기입을 행하였다. 그 결과, 데이터는 암호 신호로 스크램블된 스트림 암호로서 기록되고, 암호화 처리 기능을 갖는 메모리를 실현할 수 있었다. 이 메모리는, 암호화 신호를 알 수 있는 사용자만이 해독 가능하다.
(제4 실시예)
이어서, 본 발명의 제4 실시예에서, 도 14에 예시한 바와 같이 2개의 세선을 크로스시킨 구조의 고체 자기 소자의 작성 방법을 설명한다.
도 28은 본 실시예의 고체 자기 소자의 제조 방법을 도시한 공정도이다.
즉 우선, 하드 자성부 HM1, 자구 분단부 NM1, 소프트 자성부 SM1, 자구 분단부 NM3, 하드 자성층 HM3의 기초가 되는 자성막을 형성한다. 그 막 위에 레지스트를 도포하고, EB 묘화 장치를 이용하여 세선형 마스크를 형성한다. 그리고, 리액티브 이온 에칭 장치에서 세선 이외의 부분을 제거하여 도 28a에 도시한 바와 같이 세선(100)을 형성한다.
이 세선에 대하여, 도 28a에 도시한 L1과 L2의 라인 상에서 전자 빔을 스캔시킴에 따라, 도 28b에 도시한 바와 같이, 결정 변질부로 이루어지는 자구 분단부 NM1, NM2를 형성한다.
이어서, 도 28c에 도시한 바와 같이, 세선(100) 위에 중간부 SP를 적층한다. 그리고, 또한 그 위에 하드 자성부 HM2, 자구 분단부 NM2, 소프트 자성부 SM2, 자구 분단부 NM4, 하드 자성층 HM4를 위한 자성층(110)을 형성한다. 그리고, 도 28a에 관하여 상술한 것과 마찬가지의 방법으로 이 자성층(110)을 세선화한다. 이 때, 세선(120)의 방향이, 하측의 세선(100)과 대략 직각 방향이 되도록 형성한다.
하드 자성층 HM1과 하드 자성층 HM3과의 자화 방향을 반평행하게 하기 위해, 예를 들면 하드 자성층 HM3에 PtMn 패드를 직접, 적층하거나 혹은 Ru(막 두께 약 1㎚)을 개재하여 PtMn 패드를 적층한다. 그리고, 마지막으로 배선을 부착하였다.
이상 설명한 방법에 의해, 중간부 SP를 개재하여, 예를 들면 폭 50㎚의 2개의 크로스한 세선을 갖는 고체 자기 소자를 형성할 수 있다.
이상, 구체예를 참조하면서, 본 발명의 실시 형태에 대하여 설명하였다. 그러나, 본 발명은 이들 구체예에 한정되는 것은 아니다. 예를 들면, 자성체 논리 소자를 구성하는 각 요소의 구체적인 치수 관계나 재료, 기타, 전극, 패시베이션, 절연 구조 등의 형상이나 재질에 관해서는, 당업자가 공지된 범위로부터 적절하게 선택함으로써 본 발명을 마찬가지로 실시하고, 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 로직의 동작 설명에 관해서는, 도 1∼도 8과 같이, 적층화된 구조를예로 들어 설명했지만, 본 발명은 이것에 한정되지 않고, 예를 들면 도 9나 도 16 등에 예시한 바와 같이 위상 기하학적으로 등가의 구조인 것을 이용해도, 마찬가지로 로직 동작시킬 수 있어, 이들도 본 발명의 범위에 포함된다.
또한, 자성체 논리 소자에서의 반강자성층, 하드 자성부, 소프트 자성부, 중간부, 자구 분단부, 절연층 등의 구성 요소는, 각각 단층으로서 형성해도 되며, 혹은 2 이상의 층을 적층한 구조로 해도 된다.
또한, 상술한 구체예에서의 입력 신호 A와 입력 신호 B에 대응한 신호 입력 방법은 일례에 지나지 않으며, 동일한 논리 연산을 행하기 위해서도 다른 입력의 조합이 있으며, 또한 2셀 1비트 취급의 경우에는, 출력 신호가 취하는 방법에도 다양성이 있다. 이들 전부는, 본 발명의 범위에 포함된다.
기타, 본 발명의 실시 형태로서 상술한 자성체 논리 소자 및 자성체 논리 소자 어레이를 기초로 하여, 당업자가 적절하게 설계 변경하여 실시할 수 있는 모든 자성체 논리 소자 및 자성체 논리 소자 어레이도 마찬가지로 본 발명의 범위에 속한다.
이상 상술한 바와 같이, 본 발명에 따르면, 소형으로 연산 처리 기능을 갖는 자성체 논리 소자 및 그 어레이를 제공할 수 있으며, 회로의 축소화 및 고밀도의 집적화가 가능해져, 산업 상의 장점은 많다.

Claims (20)

  1. 적어도 2개 이상의 자성층과,
    상기 2개 이상의 자성층 사이에 형성된 중간부와,
    상기 2개 이상의 자성층 중 적어도 어느 하나의 자화 방향을 제어하는 자화 방향 제어부
    를 포함하고,
    상기 자성층의 자화 방향을 제어하기 위한 입력 신호 A 및 입력 신호 B를 형성하여 각각에 「0」과 「1」을 할당하고, 상기 입력 신호 A와 상기 입력 신호 B와의 조합에 의해 상기 자성층의 자화를 결정하고, 상기 중간부를 통한 자기 저항 효과의 대소를 출력 신호 C로 한 것을 특징으로 하는 자성체 논리 소자.
  2. 자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부와,
    자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부와,
    상기 제1 및 제2 하드 자성부 사이에 형성된 중간부와,
    상기 제1 하드 자성부와 상기 중간부와의 사이에 형성되고, 제3 강자성체를 갖는 제1 소프트 자성부와,
    상기 제2 하드 자성부와 상기 중간부와의 사이에 형성되고, 제4 강자성체를갖는 제2 소프트 자성부와,
    상기 제1 하드 자성부와 상기 제1 소프트 자성부와의 사이에 형성된 제1 자구 분단부와,
    상기 제2 하드 자성부와 상기 제2 소프트 자성부와의 사이에 형성된 제2 자구 분단부
    를 포함하고,
    제1 논리 입력 신호에 대응하여, 상기 제1 하드 자성부와 상기 제1 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향하게 하고,
    제2 논리 입력 신호에 대응하여, 상기 제2 하드 자성부와 상기 제2 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제4 강자성체의 자화를 상기 제2 방향과 대략 평행하거나 대략 반평행한 방향을 향하게 하고,
    상기 제1 소프트 자성부와 상기 제2 소프트 자성부와의 사이에 감지 전류를 흘림으로써, 상기 제3 강자성체와 상기 제4 강자성체의 자화 방향의 상대적인 관계에 기초한 논리 출력을 검출 가능하게 한 것을 특징으로 하는 자성체 논리 소자.
  3. 제2항에 있어서,
    상기 기입 전류를 흘림으로써 상기 소프트 자성부에 스핀 편극한 전자 전류가 유입되고, 상기 스핀 편극한 전자 전류에 의해 그 소프트 자성부의 강자성체의 자화가 상기 대략 평행하거나 대략 반평행한 방향을 향하게 되는 것을 특징으로 하는 자성체 논리 소자.
  4. 제2항에 있어서,
    상기 감지 전류를 흘렸을 때에, 상기 자화 방향의 상대적인 관계에 대응하여 저항이 변화하는 것을 특징으로 하는 자성체 논리 소자.
  5. 제2항에 있어서,
    상기 감지 전류를 흘렸을 때에, 상기 자화 방향의 상대적인 관계에 대응하여 저항이 변화하는 것을 특징으로 하는 자성체 논리 소자.
  6. 제2항에 있어서,
    상기 중간부는, 전기적으로 절연성의 재료에 의해 형성되어 이루어지는 것을 특징으로 하는 자성체 논리 소자.
  7. 제2항에 있어서,
    상기 중간부는, 인접하는 자성층으로부터 연장된 자기 접점을 포함하는 것을 특징으로 하는 자성체 논리 소자.
  8. 제2항에 있어서,
    상기 소프트 자성부가 갖는 상기 강자성체는, 상기 하드 자성부가 갖는 상기강자성체보다도 연자성의 재료로 이루어지는 것을 특징으로 하는 자성체 논리 소자.
  9. 제2항에 있어서,
    상기 하드 자성부가 갖는 상기 강자성체에 교환 바이어스 자계를 인가하는 반강자성층을 더 포함하는 것을 특징으로 하는 자성체 논리 소자.
  10. 자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부와,
    자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부와,
    상기 제1 및 제2 하드 자성부 사이에 형성된 중간부와,
    상기 제1 하드 자성부와 상기 중간부와의 사이에 형성되고, 제3 강자성체를 갖는 제1 소프트 자성부와,
    상기 제2 하드 자성부와 상기 중간부와의 사이에 형성되고, 제4 강자성체를 갖는 제2 소프트 자성부와,
    상기 제1 하드 자성부와 상기 제1 소프트 자성부와의 사이에 형성된 제1 자구 분단부와,
    상기 제2 하드 자성부와 상기 제2 소프트 자성부와의 사이에 형성된 제2 자구 분단부
    를 포함하고,
    제1 논리 입력 신호에 대응하여, 상기 제1 하드 자성부와 상기 제1 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향하게 하고,
    제2 논리 입력 신호에 대응하여, 상기 제1 하드 자성부와 상기 제1 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향하게 하고,
    상기 제1 소프트 자성부와 상기 제2 소프트 자성부와의 사이에 감지 전류를 흘림으로써, 상기 제3 강자성체와 상기 제4 강자성체의 자화 방향의 상대적인 관계에 기초하는 논리 출력을 검출 가능하게 한 것을 특징으로 하는 자성체 논리 소자.
  11. 제10항에 있어서,
    상기 기입 전류를 흘림으로써 상기 소프트 자성부에 스핀 편극한 전자 전류가 유입되고, 상기 스핀 편극한 전자 전류에 의해 그 소프트 자성부의 강자성체의 자화가 상기 대략 평행하거나 대략 반평행한 방향을 향하게 되는 것을 특징으로 하는 자성체 논리 소자.
  12. 제10항에 있어서,
    상기 감지 전류를 흘렸을 때에, 상기 자화 방향의 상대적인 관계에 대응하여 저항이 변화하는 것을 특징으로 하는 자성체 논리 소자.
  13. 자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부와,
    자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부와,
    상기 제1 및 제2 하드 자성부 사이에 형성되고, 제3 강자성체를 포함하는 소프트 자성부와,
    상기 제1 하드 자성부와 상기 소프트 자성부와의 사이에 형성된 자구 분단부와,
    상기 제2 하드 자성부와 상기 소프트 자성부와의 사이에 형성된 중간부
    를 포함하고,
    제1 논리 입력 신호에 대응하여, 상기 제1 하드 자성부와 상기 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향하게 하고,
    제2 논리 입력 신호에 대응하여, 상기 제1 하드 자성부와 상기 소프트 자성부와의 사이에 기입 전류를 흘림으로써, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행한 방향을 향하게 하며,
    상기 소프트 자성부와 상기 제2 하드 자성부와의 사이에 감지 전류를 흘림으로써, 상기 제2 강자성체의 상기 제3 강자성체의 자화 방향의 상대적인 관계에 기초하는 논리 출력을 검출 가능하게 한 것을 특징으로 하는 자성체 논리 소자.
  14. 제13항에 있어서,
    상기 기입 전류를 흘림으로써 상기 소프트 자성부에 스핀 편극한 전자 전류가 유입되고, 상기 스핀 편극한 전자 전류에 의해 그 소프트 자성부의 강자성체의 자화가 상기 대략 평행하거나 대략 반평행한 방향을 향하게 되는 것을 특징으로 하는 자성체 논리 소자.
  15. 제13항에 있어서,
    상기 감지 전류를 흘렸을 때에, 상기 자화 방향의 상대적인 관계에 대응하여 저항이 변화하는 것을 특징으로 하는 자성체 논리 소자.
  16. 자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 제1 하드 자성부와,
    자화 방향이 제2 방향으로 고착된 제2 강자성체를 포함하는 제2 하드 자성부와,
    상기 제1 및 제2 하드 자성부 사이에 형성되고, 제3 강자성체를 포함하는 소프트 자성부와,
    상기 제1 하드 자성부와 상기 소프트 자성부와의 사이에 형성된 자구 분단부와,
    상기 제2 하드 자성부와 상기 소프트 자성부와의 사이에 형성된 중간부
    를 포함하고,
    제1 논리 입력 신호에 대응한 제1 전압을 상기 제1 하드 자성부와 상기 소프트 자성부 중 어느 한쪽에 인가하고, 제2 논리 입력 신호에 대응한 제2 전압을 상기 제1 하드 자성부와 상기 소프트 자성부 중 다른 한쪽에 인가하고, 상기 제1 하드 자성부와 상기 소프트 자성부와의 사이에 상기 제1 및 제2 전압의 대소 관계에 따라 흐르는 기입 전류에 의해, 상기 제3 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행 중 어느 한쪽의 방향을 향하게 하고,
    상기 제2 하드 자성부와 상기 소프트 자성부와의 사이에 감지 전류를 흘림으로써, 상기 제2 방향에 대한, 상기 제3 강자성체의 자화 방향의 상대적인 관계에 기초하는 논리 출력을 검출 가능하게 한 것을 특징으로 하는 자성체 논리 소자.
  17. 제16항에 있어서,
    상기 기입 전류를 흘림으로써, 상기 소프트 자성부에 스핀 편극한 전자 전류가 유입되고, 상기 스핀 편극한 전자 전류에 의해 그 소프트 자성부의 강자성체의 자화가 상기 대략 평행하거나 대략 반평행한 방향을 향하게 되는 것을 특징으로 하는 자성체 논리 소자.
  18. 제16항에 있어서,
    상기 감지 전류를 흘렸을 때에, 상기 자화 방향의 상대적인 관계에 대응하여 저항이 변화하는 것을 특징으로 하는 자성체 논리 소자.
  19. 자화 방향이 제1 방향으로 고착된 제1 강자성체를 포함하는 하드 자성부와,
    제2 강자성체를 포함하는 소프트 자성부와,
    상기 하드 자성부와 상기 소프트 자성부와의 사이에 형성된 중간부와,
    제1 방향으로 연장하는 제1 기입 배선과,
    상기 제1 방향과 교차하는 방향으로 연장하는 제2 기입 배선
    을 포함하고,
    제1 논리 입력 신호에 대응한 제1 기입 전류를 상기 제1 기입 배선에 흘리고, 제2 논리 입력 신호에 대응한 제2 기입 전류를 상기 제2 기입 배선에 흘려, 상기 제1 및 제2 기입 전류에 의해 형성된 합성 자계에 의해 상기 제2 강자성체의 자화를 상기 제1 방향과 대략 평행하거나 대략 반평행 중 어느 한쪽의 방향을 향하게 하고,
    상기 하드 자성부와 상기 소프트 자성부와의 사이에 감지 전류를 흘림으로써, 상기 제1 방향에 대한, 상기 제2 강자성체의 자화 방향의 상대적인 관계에 기초하는 논리 출력을 검출 가능하게 한 것을 특징으로 하는 자성체 논리 소자.
  20. 적어도 2개 이상의 자성층과,
    상기 2개 이상의 자성층 사이에 형성된 중간부와,
    상기 2개 이상의 자성층 중 적어도 어느 하나의 자화 방향을 제어하는 자화 방향 제어부
    를 포함하고,
    상기 자성층의 자화 방향을 제어하기 위한 입력 신호 A 및 입력 신호 B를 형성하여 각각에 「0」과 「1」을 할당하고, 상기 입력 신호 A와 상기 입력 신호 B와의 조합에 의해 상기 자성층의 자화를 결정하고, 상기 중간부를 통한 자기 저항 효과의 대소를 출력 신호 C로 한 복수의 자성체 논리 소자와,
    이 자성체 논리 소자의 임의의 어느 하나를 선택하여 논리 입력 신호 또는 감지 전류를 흘리는 수단
    을 포함한 것을 특징으로 하는 자성체 논리 소자 어레이.
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