KR20030078634A

KR20030078634A - 회로 기판 및 전자 기기, 및 이들의 제조 방법

Info

Publication number: KR20030078634A
Application number: KR10-2003-0004539A
Authority: KR
Inventors: 소가다사오; 하따하나에; 이시다도시하루; 오까모또마사히데; 세노오쇼고; 가가미도시유끼; 사까시따아끼히로
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2002-03-29
Filing date: 2003-01-23
Publication date: 2003-10-08
Also published as: TWI225300B; KR100539346B1; TW200304694A; US20030184986A1; JP2003298220A; CN1449029A; CN1279612C

Abstract

칩 부품의 각 전극에 접속되는 제1 전극 및 제2 전극과, 상기 제1 전극 및 제2 전극에 대응하는 각 위치에 개구부가 제공되는 제1 절연층을 구비하는 회로 기판이 제공된다. 상기 제1 절연층의 개구부는, 적어도 상기 제1 전극의 주연부와 상기 제2 전극의 주연부 중, 상기 칩 부품 아래에 있는 영역이 상기 제1 절연층으로 피복되지 않는 형상을 갖는다.

Description

회로 기판 및 전자 기기, 및 이들의 제조 방법{CIRCUIT BOARD AND ELECTRONIC DEVICE, AND METHOD OF MANUFACTURING THE SAME}

본 발명은 회로 기판, 전자 기기 및 이들의 제조 방법에 관한 것이다. 특히, 납-주석 공정 땜납(eutetic solder)의 대체물로서 납(Pb)-프리 땜납 합금을 이용하여 땜납 접속하기 위한 회로 기판, 및 Pb-프리 땜납 접속부를 갖는 전자 기기 및 이들 제조 방법에 관한 것이다.

2-전극 등의 구조를 갖는 전자 부품(칩 부품)과 칩 부품이 실장되는 기판을 갖는 전자 기기에서는, 칩 부품의 전극과 기판의 전극을 접속하는 경우, 기판 전극에 땜납 페이스트를 인쇄 공급한 후 칩 부품을 기판 상에 탑재할 때, 칩 부품을 그 전극면의 이면측으로부터 압박하여 기판과 접속하고 있었다.

현재, Sn-37 mass%Pb (이하 Sn-37Pb라고 함) 공정 땜납의 대체물로서의 땜납의 개발·연구가 행해지며, 이러한 대체 땜납으로서 Sn-3Ag-0.5Cu 계를 중심으로, 이것에 Bi, In을 더 첨가한 것, Sn-Zn계, Sn-Sb계, Sn-lAg-57Bi 등을 예로 들 수 있다.

대체 Pb-프리 땜납은, 습윤성, 용융 분리성이 Sn-37Pb 공정 땜납과 비교하여 저하하고 있다. 회로 기판의 배선 패턴에의 땜납의 공급은, 패턴에 맞춘 인쇄 마스크 형상에 따라는 인쇄에 의해, 땜납 페이스트를 전사함으로써 행해진다. 종래의 Sn-37Pb 공정 땜납으로는 회로 기판의 패턴과 인쇄 마스크 패턴이 동일한 형상인 것이 일반적이었다.

그러나, 전사(인쇄) 방법 등에 의해, 회로 기판의 전극에 땜납을 공급하고, 전자 부품(반도체 장치)을 기판에 압박하여 접속한 경우, 리플로우 후에 기판 전극옆에 불필요한 땜납 볼이 형성된다는 문제가 발생하였다.

또한, 종래의 납이 함유된 땜납(예를 들면 Sn-37Pb 땜납)을 대신하여, 적극적으로 납을 포함하지 않는 Pb-프리 땜납을 기판 전극에 공급한 경우에, 특별히 이 문제가 발생하게 되었다.

이들의 불필요한 땜납 볼은, 기판 전극 사이로 이동하면 전기적 단락 사고의 원인이 되어, 전자 기기의 신뢰성을 저하시키는 원인이 되었다.

따라서, 본 발명의 목적은 칩 부품 또는 반도체 장치를 기판에 실장한 경우에, 불필요한 땜납 볼을 형성하지 않는 회로 기판을 제공하는 것이다. 특히, Pb-프리 땜납을 이용한 경우에 불필요한 땜납 볼을 형성하지 않은 회로 기판을 제공하는 것이다.

본 발명의 다른 목적은, 불필요한 땜납 볼이 형성되어 있지 않은 땜납 접속부를 갖고, 신뢰성이 높은 전자 기기를 제공하는 것이다.

본 발명의 다른 목적은, 전자 기기의 제조 방법의 수율을 향상시키는 것이다.

도 1은 종래의 회로 기판의 전극 구조 및 불필요한 땜납 볼의 형성을 도시한 도면.

도 2는 본 발명의 회로 기판의 전극에 칩 부품을 실장한 모습을 도시한 상면도 및 그 단면도.

도 3은 본 발명의 회로 기판의 전극에 대형의 칩 부품을 실장한 모습을 도시한 상면도.

도 4는 본 발명의 회로 기판의 전극에 4-전극 구조의 칩 부품을 실장한 모습을 도시한 상면도.

도 5는 본 발명의 회로 기판의 전극에 주변 전극 구조의 반도체 장치를 실장한 모습을 도시한 상면도.

도 6은 본 발명의 회로 기판의 전극에 에리어 어레이의 반도체 장치를 실장한 모습을 도시한 상면도.

도 7은 본 발명의 전자 기기의 제조 공정의 흐름도.

도 8은 본 발명에 따른 회로 기판의 일례를 도시한 도면도.

도 9는 도 8의 회로 기판의 일례를 확대한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 칩 부품

2 : 기판 전극

3 : 땜납 페이스트 인쇄 위치

4 : 솔더 레지스트의 개구부

5 : 중심선

6 : 날인 레지스트

7 : 회로 기판

8 : 땜납 저장소

9 : 잔류 땜납 볼

10 : 땜납 접속부

11 : 칩 부품 전극 메탈라이즈부

12 : 땜납 페이스트 내의 땜납 볼

상기 목적을 달성하기 위해, 본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

본 발명의 일 양상에 따르면, 칩 부품의 전극과 접속되는 제1 전극 및 제2 전극과, 제1 전극과 제2 전극에 대응하는 각 위치에 개구부를 설치하여 형성된 제1 절연층을 포함하는 회로 기판에 있어서, 제1 절연층의 개구부는 적어도 제1 전극의 주연부와 제2 전극의 주연부 중 칩 부품 아래 부분을 이루는 영역을 제1 절연층으로 피복하지 않는 형상인 것이다.

본 발명의 다른 양상에 따르면, 칩 부품의 각 전극과 접속되는 제1 전극 및 제2 전극과, 제1 전극과 제2 전극에 대응하는 각 위치에 개구부를 설치하여 형성된제1 절연층을 포함하는 회로 기판에 있어서, 칩 부품 아래 부분을 이루는 영역에서, 제1 전극과 제1 절연층 사이에 제1 간극부가 제공되고, 제2 전극과 제1 절연층 사이에 제2 간극부가 제공되는 것이다.

본 발명의 또 다른 양상에 따르면, 칩 부품의 각 전극과 접속되는 제1 전극 및 제2 전극과, 제1 및 제2 전극과 전기적으로 접속되는 배선을 갖는 회로 기판의 제조 방법에 있어서, 기판 상에 배선 및 전극을 형성하는 공정과, 제1 전극과 제2 전극에 대응하는 각 위치에 개구부를 설치하고, 기판 상에 제1 절연층을 형성하는 공정을 포함하며, 개구부는 적어도 제1 전극의 주연부와 제2 전극의 주연부 중 칩 부품의 아래 부분을 이루는 영역을 제1 절연층으로 피복하지 않도록 형성하는 방법이다.

본 발명의 또 다른 양상에 따르면, 상기 회로 기판 상에, 상기 칩 부품을 탑재한 것을 특징으로 하는 전자 기기가 제공된다.

<발명의 실시 형태>

이하, 본 발명을 실시예에 의해 더 상세히 설명한다.

우선, 우리들은 불필요한 땜납 잔류(불필요한 땜납 볼)가 발생하는 원인 등에 대하여 다양하게 검토하였다.

도 1은 땜납 페이스트를 이용하여, 전자 부품(칩 부품 : 1)을 회로 기판의 전극(2)(배선 패턴(2)이라는 경우도 있음)에 땜납 접속한 경우에 불필요한 땜납 잔류(9)(불필요한 땜납 볼(9))가 발생하는 모습을 도시한 것이다.

구체적으로, 도 1의 (a)는 마스크 패턴을 이용하여, 땜납 페이스트를 회로기판의 전극(2)에 인쇄 공급한 모습을 도시한다. 도 1의 (a)에서는, 땜납 페이스트의 인쇄 도포 치수와 제1 솔더 레지스트의 개구부(4)의 치수를 거의 동일하게 하고, 개구부에 땜납이 공급되는 상태를 도시한다.

여기서, 마스크 패턴 및 마스크에 의해 인쇄 공급되는 땜납 영역은, 솔더 레지스트의 개구부(4)보다 약간 작게 하여 내측으로 하고, 리플로우 로(reflow furnace) 내에서의 페이스트의 새그(sag), 땜납의 습윤 확산 등으로 전극(2)(단자 : 2) 전체를 적시는 것이 좋다.

마스크 인쇄 패턴을 솔더 레지스트의 개구부(4)와 동일한 크기로 하면, 기판과 인쇄용 마스크와의 위치 어긋남이 큰 개소에서는, 공급 땜납부와 솔더 레지스트 개구부(4)의 위치 어긋남이 생겨, 땜납 페이스트가 새그된(너무 확산된) 경우에 기판 전극(2)으로 되돌아갈 수 없으며, 독립된 땜납 볼 잔류(9)를 발생시키는 원인이 된다. 또, 마스크 패턴은 통상의 Sn-Pb 공정 땜납에 사용되고 있는 마스크 패턴과 동일한 것을 이용해도 된다.

도 1의 (b)는 메탈라이즈된 전극(예를 들면 Ni/Sn 도금)을 갖는 2-전극 구조의 칩 부품(1)(1608 칩)을 전극(2)에 탑재한 모습을 도시한다.

도 1의 (b)에 기재한 바와 같이, 통상 2-전극 구조의 전자 부품을 기판의 전극에 접속하는 경우, 대향하는 기판 전극(2)의 내측에 전자 부품의 전극이 접속된다. 즉, 칩 부품(1)의 전극이 접속되는 위치는, 기판 전극(2)과 비교하여 약간 내측이 된다. 따라서, 전자 부품(1)을 그 전자 부품의 전극면 뒤에서 압박하여 탑재하는 경우에, 전자 부품의 하측에(대향하는 기판 전극의 사이에) 땜납 페이스트가흘러내린다.

도 1의 (c)는 칩 부품(1)이 기판 전극(2)에 탑재된 상태에서, 리플로우 로(리플로우 온도 약 220∼약 260℃)에 통과시킨 후에, 칩 부품 근처에 100∼500㎛ 직경의 큰 불필요한 땜납 볼(9)이 형성된 외관을 도시한다. 또, 칩 부품(1)과 기판 전극(2)은 땜납 접속부(10)에 의해 접속되어 있다.

불필요한 땜납 볼(9)이 발생하는 원인은, 전극(2)에 공급된 땜납의 일부가 전자 부품(1) 아래에서 전극(2)이 없는 곳으로 돌출되어, 리플로우 후, 기판 전극(패드) 위로 되돌아가지 못하게 되기 때문이었다.

특히, 납-프리(lead-free) 땜납(예를 들면 Sn-3Ag-0.5Cu 융점 : 217∼221℃)을 이용한 경우에는, 기판 전극(2)(예를 들면 Cu 전극) 위에서 습윤 확산되기 때문에, 기판 전극(2)에 공급하는 땜납의 량을 종래의 납이 함유된 땜납보다도 많게 할 필요가 있다. 따라서, 전자 부품(1)을 압박한 경우, 기판 전극(2)의 주변을 둘러싸고 있는 솔더 레지스트를 넘어, 땜납이 흘러내리기 쉬워지며, 불필요한 땜납 볼(9)의 발생이 현저해지는 것을 알았다. 또한, 납-프리 땜납의 Ag, Cu의 량이 다소 다른 조성에서도, 이러한 땜납 볼(9)은 형성된다.

우리들은, 불필요한 땜납 볼, 브릿지의 발생을 방지하기 위해, 회로 기판의 전극(2)에 대하여, 땜납 페이스트의 인쇄 마스크 형상을 다양하게 검토함으로써, 소정의 조건에서는, 불필요한 땜납 볼의 발생을 방지할 수 있었다. 그러나, 땜납 인쇄용 마스크와 회로 기판과의 위치 어긋남 등이 큰 경우나, 납-프리 땜납을 이용한 경우에는 땜납 볼, 땜납 브릿지 등의 발생을 완전하게 방지시키는 것은 무리였다.

그래서, 땜납 인쇄용 마스크의 위치 어긋남이 다소 있는 경우라도, 또한 납-프리 땜납을 이용한 경우라도, 불필요한 땜납 볼의 발생이 없는 방법을 더 검토하였다. 그리고, 회로 기판의 솔더 레지스트에 대해 연구함으로써 불필요한 땜납 볼의 발생 및 땜납 브릿지의 발생을 완전하게 방지할 수 있었다. 이하, 도면을 이용하여 구체적으로 설명한다.

또, 칩 부품 치수가 다른 1005, 2125, 3216, 3225 칩 부품 등에 대해서도 1608 칩 부품과 마찬가지의 대응이 가능하며, 실험에서도 큰 효과를 확인할 수 있었으므로, 여기서는 1608 칩 부품의 예를 대표로 하여 도시한다.

도 2는 본 발명의 일례인 회로 기판에 칩 부품(전자 부품)을 실장한 상태를 도시한다.

도 2의 (a)는 칩 부품(1608칩 부품 : 1)과, 회로 기판의 전극(2)(Cu 패드 패턴 영역 : 2)과, 땜납 페이스트 공급 영역(3)과, 제1 솔더 레지스트 영역(4)과 제2 솔더 레지스트 영역(6)(날인 레지스트라는 경우도 있음)과의 관계를 도시한 평면도이다. 도 2의 (b)는 도 2의 (a)의 평면도에서의 중앙부(5)의 단면을 도시한다.

도 2의 (a)에 기재한 바와 같이, 종래는 기판의 전극부 주위를 피복하도록 제1 절연층(제1 솔더 레지스트)이 형성되어 있지만, 본 실시예에서는 전극부 일부를 제1 솔더 레지스트(4)로 피복하지 않는 것이다.

이와 같이, 기판 전극(2)(Cu 패드) 중 적어도 일부를 솔더 레지스트로 피복하지 않음으로써, 전극(2)과 제1 솔더 레지스트(4) 사이에 간극부(8)가 형성되고,땜납 페이스트의 새그 방지, 땜납의 흘러내림 방지를 위한 저장소(8)를 전극(2) 측면에 형성할 수 있다. 이에 따라, 땜납 페이스트가 저장소(8)로 흘러도 기판 전극(2)으로부터 벗어나지 않는 범위에 있는 것으로, 전극에 공급된 땜납(공급 땜납)이 녹으면, 땜납의 표면 장력의 작용 등에 의해 저장소(8)에 유입된 땜납도 기판 전극(2) 위에 있는 땜납에 집합되어 일체화되기 때문에, 땜납 볼의 발생은 일어나지 않는다.

또, 전자 부품이 실장된 최종 제품의 상태에서는, 기판 전극에 공급된 땜납의 일부가 땜납 흘러내림 방지의 저장소(8)에 존재해도 된다. 즉, 기판 전극에 공급된 땜납이 저장소(8)를 넘지 않는 한, 불필요한 땜납 볼(9)이나 전극 사이의 단락이 발생하지는 않기 때문이다.

또한, 칩 부품(1)의 하측에 위치하는 전극(2)의 영역을 제1 솔더 레지스트로 피복되지 않도록 하는 것이 바람직하다. 통상, 2개 이상의 전극을 갖는 칩 부품에서는, 전극 패드의 내측에 칩 부품이 탑재되므로, 내측(칩 하부)의 땜납 페이스트가 눌려져 리플로우시에는 땜납이 흘러내리기 쉽다. 따라서 도 2에 도시한 바와 같이, 칩 부품이 2개의 전극을 갖는 경우, 간극부(8)는 인접하는 기판 전극(2)의 내측(바람직하게는 중앙 부근)에 설치함으로써, 땜납의 흘러내림 방지, 땜납 브릿지를 방지할 수 있다.

또, 간극부(8)는 인접하는 전극 패드의 내측 뿐만 아니라, 칩 부품(1)이 탑재되는 영역의 측면부에도 설치해도 된다. 또한, 상기에서 제1 솔더 레지스트는 일 개소만 기판 전극(2)으로부터 돌출된 형상을 설명했지만, 돌출 개소는 복수라도무방하다.

또한, 기판 전극(2)은 사각 형상 등 뿐 아니라 원 형상도 물론 무방하다.

계속해서, 회로 기판에 땜납을 공급하는 마스크 및 공급된 땜납의 형상에 대하여 설명한다.

도 2의 땜납 도포 형상으로부터 알 수 있듯이, 땜납 인쇄용 메탈 마스크 및 공급된 땜납은 대향하는 전극에 대하여 볼록형 패턴으로 하고 있다. 칩 부품(1)에 대응하는 기판의 대향 전극에 공급되는 땜납의 량을, 전극(2)이 대향하는 방향으로 적어지도록 하며, 기판의 상면에서 기판 전극(2) 위의 땜납 형상을 본 경우에는, 볼록형 형상으로 하는 것이 바람직하다. 즉, 의도적으로 땜납은 중앙부에 모이고, 저장소(8)에 모이도록 설계되어 있다.

오목형으로 한 메탈 마스크를 이용하여 땜납을 공급한 경우, 오목형으로는 땜납이 중심축에 대하여 양측으로 분리되므로, 양측 밸런스가 나빠지며, 불균형해져 어느 한쪽에 칩이 회전하는 툼스톤(tombstone) 현상이 일어나는 것을 알았다. 이것으로부터, 메탈 마스크에 의한 땜납 공급은 칩 중심부에 모이는 볼록형 형상(형상은 다양함)이 좋은 것을 알 수 있었다. 그 중에서도 선단 형상도 단부가 평행한 볼록형이 가장 좋다.

계속해서, 제2 절연층(4)(제2 솔더 레지스트(4))에 대하여 설명한다. 도 2에 기재한 바와 같이, 적어도 전자 부품이 탑재되는 영역에 있는 제1 솔더 레지스트 위에 제2 솔더 레지스트를 형성하는 것이 바람직하다. 도 8, 도 9는 실험에서 실제로 제1 및 제2 솔더 레지스트를 형성한 회로 기판을 도시한 도면이다. 도 9는도 8의 회로 기판 내의 칩 부품을 탑재하는 영역(810D 주변)을 확대한 도면이다. 도 9의 중앙에는 2-전극 칩 부품에 대응하는 기판 전극이 있고, 기판 전극의 땜납이 공급되어 있다. 회로 기판에는 제1 솔더 레지스트가 형성되어 있고, 2-전극 칩 부품에 대응하는 전극 사이에는 제2 솔더 레지스트가 형성되어 있다. 또, 기판 전극 아래에 있는 810D 등의 마크는 탑재되는 전자 부품의 식별 마크이다.

이 제2 솔더 레지스트에 의해, 땜납 방지용 저장소(8)를 넘어 땜납 페이스트가 흘러내리는 것을 방지하여, 땜납 브릿지의 발생을 방지할 수 있다.

도 2에서는 H형으로 제2 솔더 레지스트가 개시되어 있다. 통상, 칩 부품의 탑재 시에 칩 부품을 누름으로써, 공급된 땜납 페이스트는 칩 부품(1)의 전극 단자가 없는 부분까지 누른다. 이것은 리플로우 시에 표면 장력의 작용에 의해 불필요한 땜납 볼(9)을 발생시킨다. 이 현상은 칩 부품(1)의 측면 영역에도 발생되기 쉽다.

따라서, 칩 부품 아래 및 칩 부품의 측면부 주변에 제2 솔더 레지스트를 형성함으로써, 리플로우 시에 기판 전극으로부터 돌출된 땜납은 기판 전극 위로 되돌아갈 수 있는 거리에 존재하게 되기 때문에, 불필요 땜납볼의 형성 및 전극 사이의 단락을 방지할 수 있다.

물론, 기판 전극(2) 주변 전체에 제2 솔더 레지스트를 형성해도 된다.

이어서, 회로 기판의 형상에 대하여 설명한다. 회로 기판의 기판 전극(2)(Cu 패드) 두께는 약 40㎛, 제1 절연층(제1 솔더 레지스트)의 두께는 30±5㎛, 제2 절연층(제2 솔더 레지스트)의 두께는 15±5㎛, 땜납의 인쇄 도포 막 두께는 150㎛이다.

제2 솔더 레지스트 막 두께의 상한은, 제2 솔더 레지스트가 실장된 칩 부품(1)의 저면에 접촉하지 않도록 결정된다. 기판(7)의 실장면(상면)으로부터 칩 부품(1)의 저면까지의 거리(T)는 제1 레지스트의 두께(T1)와 제2 레지스트의 두께(T2)의 합계보다도 커서는 안된다(T>T1+T2). 여기서 T는 기판 전극(2)(Cu 패턴 전극)의 두께(T3)와 땜납 페이스트의 양(높이 : T4)으로 결정된다.

전극에 공급되는 땜납의 량 및 기판 전극(2)의 두께 등의 영향도 있기 때문에 일률적으로 결정하지 않지만, 제2 솔더 레지스트 막 두께는 제1 솔더 레지스트 막 두께의 1/3로부터 3/2가 바람직하다.

또한, 칩 부품(1)의 하부에 있는데, 즉 대향하는 전극부를 가로지르는 제1 솔더 레지스트와 제2 레지스트 단부의 거리는 약 0.1∼0.2㎜로 하였다. 또한, 전극 단부 변과 제1 솔더 레지스트 돌출 단부 변과의 거리는 약 0.2∼0.3㎜로 하였다. 이 범위에서, 불필요한 땜납 볼(9) 및 땜납 브릿지는 형성되지 않았다.

계속해서 본 실시예에 관한 회로 기판의 제조 방법에 대하여 설명한다.

우선, 인쇄 또는 포토리소그래피에 의해, 기판에 배선 패턴(전극 포함)을 형성한다. 여기서 기판은, 종래 이용되고 있는 기판이면 되며, 세라믹 기판, 프린트 기판 등을 예로 들 수 있다.

계속해서, 절연 재료를 이용하여, 기판의 전극을 개구시킨 제1 솔더 레지스트를 형성한다. 제1 솔더 레지스트는 인쇄법 또는 포토리소그래피에 의해 형성된다. 인쇄로서는 염가로 솔더 레지스트를 형성할 수 있고, 포토리소그래피로서는피치 간격이 좁은 배선 패턴에 대응한 솔더 레지스트를 형성할 수 있다. 또한, 제1 솔더 레지스트의 형상은 상기에서 설명한 바와 같이 전극(2)의 일부를 피복하지 않도록 형성되는 것은 물론이다.

제1 솔더 레지스트가 형성된 후에, 기판에 탑재되는 전자 부품(칩 부품) 등에 대응하는 위치에 식별 마크(예를 들면 칩 부품 번호 등)를 날인한다. 이들 공정을 거쳐 회로 기판은 형성된다.

또, 필요에 따라 제2 솔더 레지스트(날인 레지스트)를 형성해도 된다. 제2 솔더 레지스트도 인쇄 또는 포토리소에칭법의 어느 한쪽에 형성된다.

제1 솔더 레지스트와 제2 솔더 레지스트의 형성은, (1)포토리소-포토리소에칭, (2)포토리소에칭-인쇄, (3) 인쇄-포토리소에칭, (4) 인쇄-인쇄의 4개의 조합이 있다.

이 중 (1) 또는 (3)과 같이, 제2 솔더 레지스트를 포토리소에칭법으로 형성하는 경우, 미세하고 정밀도 좋게 제2 솔더 레지스트를 형성할 수 있으므로, 미세한 전극 패턴으로 대응할 수 있다. 그러나, 제2 솔더 레지스트의 형성 공정, 예를 들면 에칭액 등에 의해 제1 솔더 레지스트를 파손시키지 않도록 에칭액을 선정할 필요가 있다. 특히 (1)인 경우, 제1과 제2 솔더 레지스트를 형성하는 절연층의 재료를 바꿀 필요가 있다.

한편, (2) 또는 (4)에서는 제2 솔더 레지스트에 이용되는 에칭액 및 제2 솔더 레지스트 재료를 엄격하게 선정할 필요는 없다. 또한, 제2 솔더 레지스트의 두께를 자유롭게 변경할 수 있다. 그러나, 인쇄법으로는 새롭게 인쇄 마스크를 준비할 필요가 있다. 또한, 포토리소그래피과 같이 미세 가공을 행하는 것은 곤란하다. 따라서, 적어도 칩 부품 아래에 있는 기판 전극 사이에 형성된 제1 솔더 레지스트 위에 형성하기 때문에, 칩 부품이 소형화된 경우에는 인쇄로는 대응하는 것이 곤란하다.

또, 도 2에서는 Cu 패턴(2) 사이에 있는 솔더 레지스트를 2 단계로 형성하고 있지만, 제2 레지스트가 반드시 필요한 것은 아니다. 즉, 제2 레지스트는 땜납 페이스트가 제1 레지스트를 넘는 것을 보다 한층 방지하기 위해 형성하는 것이다.

상기에서는, 칩 부품(1)의 식별 마크를 형성하는 날인 공정과, 제2 솔더 레지스트를 형성하는 공정을 다른 공정으로 하여 설명하였다. 그러나, 제2 솔더 레지스트에 사용되는 재료를 날인에 사용되는 재료와 동일하게 함으로써, 식별 마크와 제2 솔더 레지스트를 동일 공정으로 형성할 수 있다. 이에 따라, 제2 솔더 레지스트를 형성하는 공정을 별도로 형성할 필요는 없으며, 땜납 흐름을 한층 방지하여, 신뢰성이 높은 배선 기판을 염가로 제조할 수 있다.

우리들은, 제1 솔더 레지스트인 경화는 140∼165℃, 1h의 조건으로 행하며, 그 후 제2 솔더 레지스트의 자외선에 의한 경화를 30℃, 900∼1500mj/㎠, 30s의 조건으로 행하며, 회로 기판을 형성하였다.

도 3은 3225 대형 칩에 적용한 경우의 평면도의 모델이다. 제2 레지스트(날인 레지스트)의 칩 측면부 도포 범위는 작은 칩에 대해서는 칩 단부까지이면 된다. 큰 칩에 대해서는 땜납 도포 폭이 넓고, 단부의 땜납이 새그되기 쉬운 위치가 레지스트 도포 영역에 포함되게 하였다.

또한, 칩 부품의 하부에 있는, 즉 대향하는 전극부를 가로지르는 제1 솔더 레지스트와 제2 레지스트 단부의 거리는 대, 소 칩에 한하지 않고 약 0.1∼0.2㎜이 바람직하다.

따라서, 대형 칩인 경우에는, 칩 부품 아래에 있는 제2 레지스트 폭은 필연적으로 넓어진다. 이와 같이 넓어지면 도 3에 도시한 바와 같은 H형이 아니라 コ의 글자형이 서로 맞댄 형태로 형성할 수도 있다.

대형 칩인 경우에는 땜납 량을 충분히 확보할 필요가 있기 때문에, 전극(Cu 패턴) 후방 주변에 많이 도포하는 구조로 하였다. 이와 같이 전극 후방에 많이 도포해도 불필요 볼 잔류는 형성되지 않은 것도 알 수 있었다.

이들 땜납 볼의 발생 방지, 브릿지 발생 방지 효과는 1005, 2125, 3216, 3225 등 작은 것으로부터 큰 것까지의 칩에서 확인되었다. 종래의 방법으로는 큰 땜납 볼 잔류의 확률은, 종래의 Sn-Pb 공정 땜납인 경우, Pb-프리 땜납과 비교하여 낮지만, 조건이 나쁜 경우에는 발생하였다. 즉, 본 실시예에 따른 회로 기판을 이용함으로써, 종래의 Sn-Pb 공정 땜납 뿐만 아니라, 납-프리 땜납에 대해서도, 불필요 땜납볼의 발생 방지 및 전극 사이의 단락 방지에 유효하다는 것을 알았다.

상기에서는, 2-전극을 갖는 칩 부품에 대하여 설명하였다. 그러나, 본 실시예는 이것에 한정되는 것은 아니며, 도 4에 도시한 바와 같이 4 전극을 갖는 칩 부품을 실장하는 기판에 이용할 수 있어, 물론 동일한 효과를 얻을 수 있다.

또한, 칩 부품뿐만 아니라, 도 5, 도 6에 도시한 바와 같이 반도체 장치와 기판을 실장하는 기판에도 이용할 수 있다. 도 5는 주변 전극을 갖는 반도체 장치를 실장하는 기판의 제1 솔더 레지스트 형상을 도시하고, 도 6은 에리어 어레이형 전극 구조를 갖는 반도체 장치를 실장하는 기판의 제1 솔더 레지스트 형상을 도시한다.

또, 많은 전극을 갖는 칩 부품이나 반도체 장치에서는, 기판의 전극에 대응하여 형성되는 제1 솔더 레지스트의 개구부는 반드시 동일하지 않아도 된다. 예를 들면, 도 5와 같이 반도체 장치 아래에서는 불필요 땜납볼이 발생되기 쉽기 때문에, 반도체 장치 중앙부에 땜납 저장소를 크게 형성하도록, 제1 솔더 레지스트를 형성하는 것이 바람직하다.

상기에서 설명한 회로 기판에는 반도체 장치, 칩 부품이 탑재되어 전자 기기를 형성한다. 도 7은 전자 기기의 제조 공정의 플로우차트를 도시한다.

이 경우, 전자 기기에 이용되는 회로 기판은 적어도 칩 부품에 대응하는 전극에서는 상기에서 설명한 제1 솔더 레지스트 형상을 갖는 것으로 한다. 또한, 상기에서 설명한 제2 솔더 레지스트 형상을 물론 채용해도 된다.

또한, 탑재하는 모든 전자 부품(칩 부품, 반도체 장치 등)에 대응하는 기판 전극이나 제1 및 제2 솔더 레지스트에 대하여, 상기에서 설명한 회로 기판의 실시예의 내용을 채용해도 된다.

본 실시예에 따른 전자 기기에서는, 회로 기판 상에서의 불필요 잔류 땜납의 형성, 및 땜납 브릿지 형성을 방지할 수 있기 때문에 전자 장치의 수율이 향상하며, 신뢰성이 향상한다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않은 범위에서 다양하게 변경 가능한 것은 물론이다.

또한, 상기 실시예에서 개시한 관점의 대표적인 것은 다음과 같다.

(1) 칩 부품의 각 전극과 접속되는 제1 전극 및 제2 전극과, 제1 전극과 제2 전극에 대응하는 각 위치에 개구부를 설치하여 형성된 제1 절연층을 갖는 회로 기판에 있어서, 제1 절연층의 개구부는 적어도 제1 전극의 주연부와 제2 전극의 주연부 중, 칩 부품의 아래 부분을 이루는 영역을 제1 절연층으로 피복하지 않는 형상인 것을 특징으로 하는 회로 기판이다.

(2) 상기 (1)에 기재한 회로 기판에 있어서, 상기 칩 부품 아래 부분을 이루는 영역에, 상기 제1 전극과 상기 제1 절연층 사이에 제1 간극부를 갖고, 상기 제2 전극과 상기 제1 절연층 사이에 제2 간극부를 갖는 것을 특징으로 하는 회로 기판이다.

(3) 칩 부품의 전극과 접속되는 제1 전극 및 제2 전극과, 제1 전극과 제2 전극에 대응하는 위치에 개구부를 설치하여 형성된 제1 절연층을 갖는 회로 기판으로 하여, 칩 부품 아래 부분을 이루는 영역에, 제1 전극과 제1 절연층 사이에 제1 간극부를 갖고, 제2 전극과 제1 절연층사이에 제2 간극부를 갖는 것을 특징으로 하는 회로 기판이다.

(4) 상기 (2) 또는 (3)에 기재한 회로 기판에 있어서, 상기 제1 간극부 및 상기 제2 간극부는 상기 제1 전극과 상기 제2 전극이 단락하는 것을 방지하는 것을 특징으로 하는 회로 기판이다.

(5) 상기 (2) 또는 (3)에 기재한 회로 기판에 있어서, 상기 제1 간극부 및 상기 제2 간극부는 상기 제1 전극 및 상기 제2 전극으로부터 돌출된 땜납을 저장하는 것을 특징으로 하는 회로 기판이다.

(6) 상기 (1) 또는 (3)에 기재된 회로 기판에 있어서, 상기 제1 절연층 위이며, 또한 상기 제1 전극과 상기 제2 전극 사이에 있는 영역에, 제2 절연층을 갖는 것을 특징으로 하는 회로 기판이다.

(7) 상기 (6)에 기재된 회로 기판에 있어서, 상기 제2 절연층은 상기 제1 전극 및 상기 제2 전극의 측면부에도 형성되어 있는 것을 특징으로 하는 회로 기판이다.

(8) 상기 (6)에 기재된 회로 기판에 있어서, 상기 제1 절연층의 재료와 상기 제2 절연층의 재료는 다른 것을 특징으로 하는 회로 기판이다.

(9) 상기 (6)에 기재된 회로 기판에 있어서, 상기 제2 절연층은 상기 칩 부품이 탑재된 경우에 칩 부품의 하면에 접하지 않는 높이인 것을 특징으로 하는 회로 기판이다.

(10) 상기 (1) 또는 (3)에 기재된 회로 기판에 있어서, 상기 제1 전극 위에 제1 땜납 페이스트를 갖고, 상기 제2 전극 위에 제2 땜납 페이스트를 갖고,제1 땜납 페이스트 및 제2 땜납 페이스트는 모두 납-프리 땜납 재료인 것을 특징으로 하는 회로 기판이다.

(11) 상기 (1) 또는 (3)에 기재된 회로 기판에 있어서, 상기 제1 전극 위에 제1 땜납 페이스트를 갖고, 상기 제2 전극 위에 제2 땜납 페이스트를 갖고, 상기 칩 부품 아래에 있으며, 제1 땜납 페이스트 및 제2 땜납 페이스트는 대항하는 방향으로 돌출 형상인 것을 특징으로 하는 회로 기판이다.

(12) 칩 부품의 각 전극과 접속되는 제1 전극 및 제2 전극과, 제1 및 제2 전극과 전기적으로 접속되는 배선을 갖는 회로 기판의 제조 방법에 있어서, 기판 상에 배선과 제1 및 제2 전극을 형성하는 공정과, 제1 및 제2 전극에 대응하는 각 위치에 개구부를 설치하며, 기판 상에 제1 절연층을 형성하는 공정을 포함하고, 개구부는 적어도 제1 전극의 주연부와 제2 전극의 주연부 중 칩 부품 아래 부분을 이루는 영역을 제1 절연층으로 피복하지 않도록 형성하는 것을 특징으로 하는 회로 기판의 제조 방법이다.

(13) 상기 (12)에 기재된 회로 기판의 제조 방법에 있어서, 또한 상기 제1 절연층 위이며 또한 상기 제1 전극과 상기 제2 전극사이에 있는 영역에, 제2 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 회로 기판의 제조 방법이다.

(14) 상기 (13)에 기재된 회로 기판의 제조 방법에 있어서, 상기 제1 절연층과 상기 제2 절연층은 다른 방법에 의해 형성되는 것을 특징으로 하는 회로 기판의 제조 방법이다.

(15) 상기 (13)에 기재된 회로 기판의 제조 방법에 있어서, 상기 제1 절연층은 포토리소에칭법에 의해 형성되고, 상기 제2 절연층도 포토리소에칭법에 의해 형성되는 것을 특징으로 하는 회로 기판의 제조 방법이다.

(16) 상기 (13)에 기재된 회로 기판의 제조 방법에 있어서, 상기 제1 절연층은 포토리소에칭법에 의해 형성되고, 상기 제2 절연층은 인쇄법에 의해 형성되는것을 특징으로 하는 회로 기판의 제조 방법이다.

(17) 상기 (13)에 기재된 회로 기판의 제조 방법에 있어서, 상기 제1 절연층은 인쇄법에 의해 형성되고, 상기 제2 절연층은 포토리소에칭법에 의해 형성되는 것을 특징으로 하는 회로 기판의 제조 방법이다.

(18) 상기 (13)에 기재된 회로 기판의 제조 방법에 있어서, 상기 제1 절연층은 인쇄법에 의해 형성되고, 상기 제2 절연층도 인쇄법에 의해 형성되는 것을 특징으로 하는 회로 기판의 제조 방법이다.

(19) 상기 (13)에 기재된 회로 기판에 있어서, 상기 제2 절연층을 형성하는 공정에서, 상기 기판에 탑재되는 전자 부품의 식별 번호를 기판에 형성하는 것을 특징으로 하는 회로 기판의 제조 방법이다.

(20) 상기 (1) 내지 (19) 중 어느 하나에 기재된 회로 기판에 있어서, 상기 칩 부품을 탑재한 것을 특징으로 하는 전자 기기이다.

(21) 상기 (20)에 기재된 전자 장치에 있어서, 상기 회로 기판에 또 다른 반도체 장치를 탑재한 것을 특징으로 하는 전자 기기이다.

본 발명에 따르면, 소정의 배선 패턴 전극을 형성한 회로 기판에 땜납 페이스트를 인쇄하여 이루어지는 전자 회로 기판이 제공된다. 이 전자 회로 기판은 솔더 레지스트 개방부가 배선 패턴 위 뿐 아니라, 일부 배선 패턴 외측에, 양극이 서로 마주 향하도록 볼록형으로 돌출하여 형성된 것을 특징으로 하는 회로 기판의 땜납 페이스트 도포용 전극 구조를 갖는다. 또한, 이러한 전자 회로 기판을 이용한 전자 기기가 제공된다.

또한, 본 발명에 따르면, 소정의 배선 패턴 전극을 형성한 회로 기판에 땜납 페이스트를 인쇄하여 이루어지는 전자 회로 기판이 제공된다. 이 전자 회로 기판은 솔더 레지스트 개방부가 배선 패턴 위 뿐만 아니라, 일부 배선 패턴의 외측에, 양극이 서로 마주 향하도록 볼록형으로 돌출하여 형성된 것, 또한 전극 사이의 중앙부, 및 칩 양측면부는 최대 칩의 단부 위치까지, H 문자형 혹은 서로 맞댄 コ 문자형으로 날인 수지 등으로 코드한 것을 특징으로 하는 회로 기판의 납-프리 땜납 페이스트 도포용 전극 구조를 갖는다. 또한, 이러한 전자 회로 기판을 이용한 전자 기기가 제공된다.

또한, 상기 회로 기판 또는 전자 기기는, 메탈 마스크에 의한 땜납 형상을 쌍극 방향으로 볼록형, 혹은 중앙부가 역 V형, 혹은 둥근 모양으로 돌출된 형상으로 하며, 땜납 형상 주위는 인쇄 후에도 땜납이 습윤 확산되는 배선 패턴이 넓어지는 것을 특징으로 하는 회로 기판의 납-프리 땜납 페이스트 도포용 전극 구조를 갖기도 한다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 하기와 같다.

칩 부품 또는 반도체 장치를 기판에 실장한 경우에, 불필요한 땜납 볼을 형성하지 않는 회로 기판을 제공할 수 있다. 특히 Pb-프리 땜납을 이용한 경우에 불필요한 땜납 볼을 형성하지 않는 회로 기판을 제공할 수 있다.

또한, 불필요한 땜납 볼이 형성되어 있지 않은 땜납 접속부를 갖고, 또한 신뢰성이 높은 전자 기기를 제공할 수 있다.

또한, 전자 기기의 제조 방법의 수율을 향상시킬 수 있다.

Claims

회로 기판에 있어서,

칩 부품의 각 전극과 접속되는 제1 전극 및 제2 전극, 및

상기 제1 전극과 상기 제2 전극에 대응하는 각 위치에 개구부를 설치하여 형성된 제1 절연층

을 포함하고,

상기 제1 절연층의 개구부는, 적어도 상기 제1 전극의 주연부와 상기 제2 전극의 주연부 중, 상기 칩 부품 아래에 있는 영역이 상기 제1 절연층으로 피복되지 않는 형상인 것을 특징으로 하는 회로 기판.
제1항에 있어서,

상기 칩 부품 아래 부분을 이루는 영역에, 상기 제1 전극과 상기 제1 절연층 사이에 제1 간극부를 갖고, 상기 제2 전극과 상기 제1 절연층 사이에 제2 간극부를 갖는 것을 특징으로 하는 회로 기판.
회로 기판에 있어서,

칩 부품의 각 전극과 접속되는 제1 전극 및 제2 전극, 및

상기 제1 전극과 상기 제2 전극에 대응하는 각 위치에 개구부를 설치하여 형성된 제1 절연층

을 포함하고,

상기 칩 부품의 아래 부분을 이루는 영역에, 상기 제1 전극과 상기 제1 절연층 사이에 제1 간극부를 갖고, 상기 제2 전극과 상기 제1 절연층사이에 제2 간극부를 갖는 것을 특징으로 하는 회로 기판.
제2항에 있어서,

상기 제1 간극부 및 상기 제2 간극부는 상기 제1 전극과 상기 제2 전극 사이의 단락을 방지하는 것을 특징으로 하는 회로 기판.
제2항에 있어서,

상기 제1 간극부 및 상기 제2 간극부는 상기 제1 전극 및 상기 제2 전극으로부터 돌출된 땜납을 저장하는 것을 특징으로 하는 회로 기판.
제1항에 있어서,

상기 제1 절연층 상이며 또한 상기 제1 전극과 상기 제2 전극 사이에 있는 영역에, 제2 절연층을 갖는 것을 특징으로 하는 회로 기판.
제6항에 있어서,

상기 제2 절연층은 상기 제1 전극 및 상기 제2 전극의 측면부에도 형성되어 있는 것을 특징으로 하는 회로 기판.
제6항에 있어서,

상기 제1 절연층의 재료와 상기 제2 절연층의 재료는 다른 것을 특징으로 하는 회로 기판.
제6항에 있어서,

상기 제2 절연층은 상기 칩 부품이 탑재된 경우에 해당 칩 부품의 하면에 접하지 않은 높이인 것을 특징으로 하는 회로 기판.
제1항에 있어서,

상기 제1 전극 상에 제1 땜납 페이스트를 갖고, 상기 제2 전극 상에 제2 땜납 페이스트를 갖고,

상기 제1 땜납 페이스트 및 상기 제2 땜납 페이스트는 모두 납-프리 땜납 재료인 것을 특징으로 하는 회로 기판.
제1항에 있어서,

상기 제1 전극 상에 제1 땜납 페이스트를 갖고, 상기 제2 전극 상에 제2 땜납 페이스트를 갖고,

상기 제1 땜납 페이스트 및 상기 제2 땜납 페이스트는 상기 칩 부품 아래에서 상호 대항하는 방향으로 돌출하는 형상인 것을 특징으로 하는 회로 기판.
칩 부품의 각 전극과 접속되는 제1 전극 및 제2 전극과, 상기 제1 전극 및 상기 제2 전극과 전기적으로 접속되는 배선을 갖는 회로 기판의 제조 방법에 있어서,

기판 상에 상기 배선과 상기 제1 및 제2 전극을 형성하는 공정, 및

상기 제1 및 제2 전극에 대응하는 각 위치에 개구부를 갖는 제1 절연층을 상기 기판 상에 형성하는 공정

을 포함하고,

상기 개구부는, 적어도 상기 제1 전극의 주연부와 상기 제2 전극의 주연부 중, 상기 칩 부품 아래 부분을 이루는 영역을 상기 제1 절연층이 피복하지 않도록 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.
제12항에 있어서,

상기 제1 절연층 상이며 또한 상기 제1 전극과 상기 제2 전극 사이에 있는 영역에, 제2 절연층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
제13항에 있어서,

상기 제1 절연층과 상기 제2 절연층은 다른 방법에 의해 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.
제13항에 있어서,

상기 제1 절연층이 포토리소에칭법에 의해 형성되고, 상기 제2 절연층도 포토리소에칭법에 의해 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.
제13항에 있어서,

상기 제1 절연층은 포토리소에칭법에 의해 형성되고, 상기 제2 절연층은 인쇄법에 의해 형성하는 것을 특징으로 하는 회로 기판의 제조 방법.
제13항에 있어서,

상기 제1 절연층은 인쇄법에 의해 형성되고, 상기 제2 절연층은 포토리소에칭법에 의해 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.
제13항에 있어서,

상기 제1 절연층이 인쇄법에 의해 형성되고, 상기 제2 절연층도 인쇄법에 의해 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.
제13항에 있어서,

상기 제2 절연층을 형성하는 공정에서, 상기 기판에 탑재되는 전자 부품의 식별 번호가 기판에 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.
제1항에 기재된 회로 기판에 납-프리 땜납을 이용하여 칩 부품을 탑재한 것을 특징으로 하는 전자 기기.