KR20030065170A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명은 콘트라스트를 높이도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법은 비표시기간의 적어도 일부에 제1 전극에 램프파형을 인가하는 단계와, 제1 전극과 쌍을 이루는 제2 전극에 램프파형과 동일한 극성의 직류전압을 인가하여 제1 및 제2 전극 간에 전압차를 줄이는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{METHOD Of DRIVING PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 콘트라스트를 높이도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(30Y) 및 공통서스테인전극(30Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(30Y)과 공통서스테인전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사/서스테인전극(30Y)과 공통서스테인전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22)과 격벽(24)이 형성되며, 그 하부 유전체층(22)과 격벽(24)의 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사/서스테인전극(30Y) 및 공통서스테인전극(30Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 다수 나뉘어진다.
256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간 및 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3에 있어서, Y는 주사/서스테인전극을 나타내며, Z는 공통서스테인전극을 나타낸다. 그리고 X는 어드레스전극을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사/서스테인전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성의 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 정극성 직류전압이 공급된다.
서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 공통서스테인전극(Z)에 공급되어 셀 내의 벽전하를소거시키게 된다.
그런데 종래의 PDP는 초기화기간에 주사/서스테인전극(Y)과 공통전극(Z) 간에 발생하는 방전에 의해 콘트라스트(Contrast)가 낮은 문제점이 있다. 이를 상세히 하면, 초기화기간에 공급되는 상승 램프파형(Ramp-up)에 의해 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이와 주사/서스테인전극(Y)과 어드레스전극(X) 사이에는 방전이 일어나고 그 결과, 도 4와 같이 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되며 공통서스테인전극(Z)에 정극성의 벽전하가 형성된다. 여기서, 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이의 방전은 실험한 결과에 의하면 주사/서스테인전극(Y)과 어드레스전극(X) 사이의 방전보다 더 낮은 전압에서 일어나게 된다. 이렇게 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에서 일어나는 방전은 관찰자 쪽으로 진행하는 빛의 방출량이 주사/서스테인전극(Y)과 어드레스전극(X) 사이의 방전에 의해 발생되는 빛의 방출량보다 많게 된다. 이 때문에 비표시기간인 초기화기간에 빛의 방출량이 높아지게 되므로 콘트라스트 특성이 그 만큼 저하된다. 하강 램프파형(Ramp-down)이 공급되면 과도하고 불균형하게 형성된 불요 벽전하가 소거되어 셀 내의 벽전하는 일정량으로 줄어들게 된다. 이어서, 주사/서스테인전극(Y)에 부극성 전압이 인가되고 공통서스테인전극에 정극성 전압이 인가되면 셀 내의 벽전압이 더해지면서 어드레스 방전이 일어난다. 이 때, 어드레스방전은 비표시방전으로써 콘트라스트를 높이기 위해서는 주사/서스테인전극(Y)과 어드레스전극(X) 사이에 수직으로 일어나는 것이 바람직하지만, 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이의 전압차에 의해 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방향으로 방전이 일어나게 된다. 결국, 종래의 PDP는 비표시기간인 초기화기간과 어드레스기간에 발생하는 주사/서스테인전극(Y)과 공통서스테인전극(Z) 간의 면방전에 의해 콘트라스트가 저하된다.
따라서, 본 발명의 목적은 콘트라스트를 높이도록 한 플라즈마 디스플레이 패널의 구동방법을 제공함에 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 프레임 구성을 나타내는 도면이다.
도 3은 종래의 플라즈마 디스플레이 패널을 구동하기 위한 구동 파형을 나타내는 파형도이다.
도 4는 초기화기간에 셀 내에 쌓이는 벽전하를 도식적으로 나타내는 셀의 종단면도이다.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 구동파형을 나타내는 파형도이다.
도 6a는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 있어서, 비선택 셀에서의 벽전하 변화를 도식적으로 나타내는 단면도이다.
도 6b는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 있어서, 선택 셀에서의 벽전하 변화를 도식적으로 나타내는 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 금속버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체 30Y : 주사/서스테인전극
30Z : 공통서스테인전극
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 비표시기간의 적어도 일부에 램프파형을 제1 전극에 인가하는 단계와, 제1 전극과 쌍을 이루는 제2 전극에 램프파형과 동일한 극성의 직류전압을 인가하여 제1 및 제2 전극 간에 전압차를 줄이는 단계를 포함한다.
상기 비표시기간은 제1 전극에 상승 기울기의 램프파형이 공급되는 셋업기간인 것을 특징으로 한다.
상기 램프파형과 동일한 극성의 직류전압을 제2 전극에 인가하는 비표시기간은 한 프레임의 초기에 할당된 첫 번째 서브필드를 제외한 나머지 서브필드의 비표시기간인 것을 특징으로 한다.
상기 첫 번째 서브필드의 비표시기간에는 제1 전극에 램프파형이 인가되는 동안에 제2 전극을 기저전압으로 유지시키는 것을 특징으로 한다.
상기 램프파형은 상승 램프파형인 것을 특징으로 한다.
상기 상승 램프파형을 인가한 후에 하강 램프파형을 제1 전극에 연속적으로 공급하는 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동방법은 램프파형을 인가한 후에 제1 전극에 스캔전압을 공급함과 동시에 제1 및 제2 전극과 교차되는 제3 전극에 데이터전압을 인가하여 셀을 선택하는 단계와, 제1 및 제2 전극에 서스테인전압을 교번적으로 인가하여 선택된 셀에 대하여 서스테인방전을 일으키는 단계와, 제1 및 제2 전극 중 적어도 어느 하나에 소거전압을 인가하여 서스테인방전을 소거시키는 단계를 더 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 6b를 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 PDP의 구동방법은 각 서브필드에 할당된 셋업기간의 적어도 일부에 정극성의 직류바이어스전압(Zdc)을 공통서스테인전극(Z)에 공급하게 된다.
셋업기간에는 모든 주사/서스테인전극들(Y)에 서스테인전압레벨(Vr)보다 높은 피크전압(Vr)까지 상승하는 상승 램프파형(Ramp-up)이 동시에 인가된다. 상승 램프파형(Ramp-up)은 서스테인전압레벨(Vs)보다 높은 피크전압레벨(Vr)까지 상승한다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 첫번째 서브필드의 셋업기간에 공통서스테인전극(Z)은 기저전위(GND)를 유지한다. 이와 달리, 두 번째 서브필드 내지 마지막 서브필드에는 상승 램프파형(Ramp-up)과 동일한 극성의 정극성 직류바이어스전압(Zdc)이 상승 램프파형(Ramp-up)과 동시에 공통서스테인전극(Z)에 인가된다. 정극성 직류바이어스전압(Zdc)의 전압레벨은 서스테인전압레벨(Vs)이다. 이 정극성 직류바이어스전압(Zdc)은 셋업기간에 공통서스테인전극(Z)과 주사/서스테인전극(Y) 간의 전압차를 줄임으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 간의 면방전이 일어나지 않게 한다. 반면에, 상승 램프파형(Ramp-up)에 의해 주사/서스테인전극(Y)과 어드레스전극(X) 사이에는 방전이 일어날 수 있는 전압 이상의 전위차가 발생하므로 방전이 일어나게 된다. 주사/서스테인전극(Y)과 어드레스전극(Z) 사이의 방전은 수직으로 대향한 방전으로 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이의 면방전에 비하여 관람자 쪽으로 진행하는 빛의 방출량이 매우 작다.
셋다운기간에는 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다. 이 셋다운기간에 공통서스테인전극(Z)은 서스테인전압레벨(Vs)을 유지하게 된다. 주사/서스테인전극(Y)에 공급되는 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
셋업기간과 셋다운기간에 일어나는 방전의 결과로, 주사/서스테인전극(Y)과 어드레스전극(Z)에는 스캔펄스(scan)와 데이터펄스(data)가 인가되면 어드레스방전이 일어날 수 있는 정도의 벽전하들이 쌓이게 된다. 반면에, 셋업기간에 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 방전이 일어나지 않으므로 공통서스테인전극(Z)에는 벽전하 축적량이 주사/서스테인전극(Y)과 어드레스전극(Z)에 비하여 상대적으로 작게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 어드레스기간에 공통서스테인전극(Z)은 서스테인전압레벨(Vs)을 유지한다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인 방전을 일으키기 위한 벽전하가 생성된다.
서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 여기서, 마지막 서스테인펄스(sus)는 주사/서스테인전극(Y)에 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 공통서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
첫 번째 서브필드를 제외한 두 번째 서브필드 내지 마지막 서브필드에는 공통서스테인전극(Z)에 공급되는 직류바이어스전압(Zdc)에 의해 어드레스기간에 선택된 셀과 선택되지 않은 셀의 방전 매카니즘이 다르게 된다. 이를 도 6a 및 도 6b를 결부하여 상세히 설명하기로 한다.
첫 번째 서브필드의 초기화기간에는 이전 상태 즉, 이전 프레임의 마지막 서브필드에 관계없이 도 4와 같이 일정하게 벽전하를 형성하게 된다.
두 번째 서브필드 내지 마지막 서브필드에 있어서 어드레스기간에 어드레스방전이 일어나지 않았기 때문에 비선택된 셀은 도 6a와 같이 서스테인펄스(sus)와 소거펄스(erase)가 인가되더라도 서스테인방전과 소거방전이 일어나지 않게 된다. 그 결과, 두 번째 서브필드 내지 마지막 서브필드에 있어서, 현 서브필드(SFn)에서 비선택된 셀들은 도 4와 같은 이전 서브필드(SFn)의 초기화기간 후의 벽전압 상태를 유지하게 된다.
이에 비하여, 두 번째 서브필드 내지 마지막 서브필드에 있어서 이전 서브필드(SFn-1)의 어드레스 방전에 의해 선택된 셀은 어드레스방전의 결과로 어드레스전극 상에 정극성의 벽전하가 축전된다. 이렇게 이전 서브필드(SFn-1)에서 선택된 셀은 서스테인방전이 매 서스테인펄스(sus)마다 일어나게 된다. 여기서, 마지막 서스테인펄스(sus)가 주사/서스테인전극(Y)에 인가되므로 이전 서브필드(SFn-1)의 마지막 서스테인방전이 일어난 후에는 도 6b와 같이 주사/서스테인전극(Y)과 어드레스전극(X) 상에 부극성 벽전하들이 축적되며, 공통/서스테인전극(Y) 상에 정극성벽전하들이 축적된다. 이어서, 이전 서브필드(Fn-1)의 종료시점에서 발생되는 소거방전에 의해 주사/서스테인전극(Y)과 공통서스테인전극(Z) 상의 벽전하양이 일부 소거되기 때문에 이전 서브필드(Fn-1)에서 선택된 셀의 소거방전 후에는 도 6b의 두 번째 도면과 같이 서스테인전극쌍(Y,Z)과 어드레스전극(X) 상이 벽전하양이 줄어들고 그로 인하여 벽전압이 낮아지게 된다. 현 서브필드(SFn)의 초기화기간에 상승 램프파형(Ramp-up)에 의해 이전 서브필드(Fn-1)에서 선택된 셀은 주사/서스테인전극(Y)과 어드레스전극(X) 사이에 방전이 일어나게 되고, 그 결과로 어드레스전극(X) 상의 벽전하 극성이 부극성에서 정극성으로 역전된다. 이와 동시에, 공통서스테인전극(Z)에는 정극성의 직류바이어스전압(Zdc)이 인가되므로 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에는 전압차(Vr-Vs)가 낮기 때문에 방전이 일어나지 않는다. 그 결과, 현 프레임(Fn)의 초기화기간에 주사/서스테인전극(Y)과 공통서스테인전극(Z)에는 면방전이 거의 일어나지 않거나 미약하게 일어나게 되므로 면방전에 의한 콘트라스트저하를 막을 수 있다.
도 6a 및 도 6b의 세번째 도면에서 알 수 있는 바, 이전 서브필드(SFn-1)에서 선택된 셀과 비선택셀간에 방전 메카니즘이 다르지만 현 서브필드(SFn)의 초기화방전 후 벽전압 상태는 동일하게 된다.
한편, 이전 서브필드(SFn-1)의 서스테인 방전 후에 소거방전이 일어나지 않으면, 주사/서스테인전극(Y) 상에 부벽전하량이 지나지게 많아지기 때문에 주사/서스테인전극(Y)과 공통서스테인전극(Z) 간에 자가소거(Self-erasing) 방전이 일어날 수 있다. 이와 달리, 이전 서브필드(SFn-1)에서 소거방전이 완벽하게 발생되어 주사/서스테인전극(Y)과 공통서스테인전극(Z) 간의 벽전압 상태가 중화상태라고 한다면, 현 서브필드(SFn)의 초기화기간 후에도 주사/서스테인전극(Y)과 공통서스테인전극(Z) 간의 대향방전이 발생되지 않을 수 있다. 이 경우에, 현 서브필드(SFn)의 공통서스테인전극(Z)에 축적되는 정극성 벽전하의 양이 부족하게 되어 어드레스방전과 서스테인방전이 일어나지 않을 수 있다. 따라서, 서브필드의 천이기간에서 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에서 자가소거방전이 일어나지 않게 함과 아울러 어드레스방전과 서스테인방전이 안정화될 수 있도록 공통서스테인전극 상에 적절한 양의 정극성 벽전하가 쌓일 수 있도록 소거 방전을 일으키기 위한 소거펄스(erase)의 기울기가 적절히 조절되어야 한다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법은 셋업기간에 주사/서스테인전극(Y)에 공급되는 램프파형과 동일한 극성의 전압을 공통서스테인전극에 인가하여 서스테인전극쌍 사이의 전압차를 낮춤으로써 비표시기간에 서스테인전극쌍 사이의 방전을 억제하여 콘트라스트를 높이게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (7)

  1. 비표시기간과 표시기간으로 나뉘어지는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 비표시기간의 적어도 일부에 램프파형을 제1 전극에 인가하는 단계와,
    상기 제1 전극과 쌍을 이루는 제2 전극에 상기 램프파형과 동일한 극성의 직류전압을 인가하여 상기 제1 및 제2 전극 간에 전압차를 줄이는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 비표시기간은 상기 제1 전극에 상승 기울기의 램프파형이 공급되는 셋업기간인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 램프파형과 동일한 극성의 직류전압을 상기 제2 전극에 인가하는 비표시기간은 한 프레임의 초기에 할당된 첫 번째 서브필드를 제외한 나머지 서브필드의 비표시기간인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 3 항에 있어서,
    상기 첫 번째 서브필드의 비표시기간에는 상기 제1 전극에 상기 램프파형이인가되는 동안에 상기 제2 전극을 기저전압으로 유지시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 1 항에 있어서,
    상기 램프파형은 상승 램프파형인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5 항에 있어서,
    상기 상승 램프파형을 인가한 후에 하강 램프파형을 상기 제1 전극에 연속적으로 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 1 항에 있어서,
    상기 램프파형을 인가한 후에 상기 제1 전극에 스캔전압을 공급함과 동시에 상기 제1 및 제2 전극과 교차되는 제3 전극에 데이터전압을 인가하여 셀을 선택하는 단계와,
    상기 제1 및 제2 전극에 서스테인전압을 교번적으로 인가하여 상기 선택된 셀에 대하여 서스테인방전을 일으키는 단계와,
    상기 제1 및 제2 전극 중 적어도 어느 하나에 소거전압을 인가하여 상기 서스테인방전을 소거시키는 단계를 더 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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