KR20030057189A - 반도체패키지 - Google Patents

반도체패키지 Download PDF

Info

Publication number
KR20030057189A
KR20030057189A KR1020010087578A KR20010087578A KR20030057189A KR 20030057189 A KR20030057189 A KR 20030057189A KR 1020010087578 A KR1020010087578 A KR 1020010087578A KR 20010087578 A KR20010087578 A KR 20010087578A KR 20030057189 A KR20030057189 A KR 20030057189A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
ceramic substrate
conductive
plane
semiconductor
Prior art date
Application number
KR1020010087578A
Other languages
English (en)
Other versions
KR100444168B1 (ko
Inventor
강병영
박진호
박계찬
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR10-2001-0087578A priority Critical patent/KR100444168B1/ko
Publication of KR20030057189A publication Critical patent/KR20030057189A/ko
Application granted granted Critical
Publication of KR100444168B1 publication Critical patent/KR100444168B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding

Abstract

이 발명은 반도체패키지에 관한 것으로, 하나의 기판에 다수의 반도체칩을 스택(stack)함으로써 실장밀도를 증가시킴은 물론 다기능화시키고, 또한 두께를 증가시키지 않으면서 기판 자체에 방열부재를 결합시킴으로써 방열 효율을 증가시킬 수 있도록, 대략 평면인 제1면과 제2면을 갖고, 상기 제1면과 제2면 사이에는 제3면 및 제4면이 서로 다른 평면을 가지며 형성되고, 상기 제2면 내지 제4면에는 다수의 도전성 패턴이 형성된 세라믹 기판과; 상기 세라믹 기판의 제3면에 위치되어 있으며, 하면에 다수의 본딩패드가 형성되고, 상기 본딩패드에는 도전성 범프가 형성되어 상기 제3면에 형성된 도전성 패턴에 열압착된 제1반도체칩과; 상기 제1반도체칩의 상면에 접착제가 개재되어 접착되고, 상면에는 다수의 본딩패드가 형성되며, 상기 본딩패드는 도전성 와이어에 의해 제4면에 형성된 도전성 패턴에 본딩된 제2반도체칩과; 상기 제1,2반도체칩, 도전성 범프, 도전성 와이어 및 세라믹 기판의 제3면 및 제4면에 충진된 봉지부를 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{semiconductor package}
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 하나의 세라믹 기판에 다수의 반도체칩을 스택(stack)함으로써 실장밀도를 증가시킴은 물론 다기능화시키고, 또한 두께를 증가시키지 않으면서 세라믹 기판 자체에 방열부재를 결합시킴으로써 방열 효율을 증가시킬 수 있는 반도체패키지에 관한 것이다.
통상 반도체패키지라 함은 세라믹, 리드프레임, 인쇄회로기판, 써킷테이프 또는 써킷필름과 같은 기판에 반도체칩이 접착되고, 상기 반도체칩과 기판이 전기적으로 연결되며, 상기 기판에 외부 장치와 전기적으로 연결될 수 있도록 입출력 부재가 형성된 것을 말한다.
이러한 반도체패키지의 목적은 반도체칩을 외부 환경으로부터 보호하고, 또한 상기 반도체칩이 외부 장치에 일정한 외형을 가지며 안정적으로 연결되도록 하며, 더불어 반도체칩의 열을 외부로 효율좋게 방출시키는데 있다.
또한, 최근의 반도체패키지 개발 추세중 하나는 상기 반도체패키지의 크기를 반도체칩의 크기에 유사하도록 축소하거나 또는 하나의 반도체패키지가 다수의 반도체칩을 수용하도록 함으로써, 외부장치에의 실장밀도를 극대화하는데 있다.
그러나, 종래의 반도체패키지는 상기 반도체칩과 기판과의 전기적 접속수단이 주로 도전성 와이어가 됨으로써, 상기 도전성 와이어에 의해 다수의 반도체칩을 스택하는 구조가 전혀 불가능하거나, 또는 스택한다고 해도 상부에 스택되는 반도체칩이 하부의 반도체칩 크기보다 반듯이 작아야 하는 등의 여러 가지 제약이 있다.
또한, 상기 반도체칩의 방열 효율을 높이기 위해 별도의 두꺼운 방열부재를 반도체칩 또는 기판에 더 부착시킴으로써, 전체적인 반도체패키지의 두께가 두꺼워짐은 물론, 최근의 초소형화한 전자제품에 적절히 이용되지 못하는 단점도 있다.
더불어, 기판에 외부 장치와의 접속을 위한 입출력 부재가 외부로 돌출된 리드 또는 도전성볼 등이 됨으로써, 이들을 별도로 부착 또는 형성하는 공정이 더 소요됨으로써, 제조 방법이 복잡해지는 단점이 있다.
또한, 반도체칩을 감싸는 재료가 대부분 금형을 이용한 에폭시 몰딩 컴파운드로서 복잡한 금형 시스템을 구비해야 함은 물론, 많은 량의 컴파운드 찌꺼기가 발생되어 환경 문제에도 적절히 대응하지 못하는 문제가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 하나의 세라믹 기판에 다수의 반도체칩을 스택함으로써 실장밀도를 증가시킴은 물론 다기능화시키고, 또한 두께를 증가시키지 않으면서 세라믹 기판 자체에 방열부재를 결합시킴으로써 방열 효율을 증가시킬 수 있는 반도체패키지를 제공하는데 있다.
도1은 본 발명에 의한 반도체패키지를 도시한 단면도이다.
도2는 본 발명에 의한 반도체패키지에서 도전성 범프가 열압착되는 도전성 패턴을 도시한 요부 평면도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 반도체패키지
1; 제1면2; 제2면
3; 제3면4; 제4면
5; 벽면A6; 벽면B
7; 도전성 패턴7a; 요홈
8; 관통공10; 세라믹 기판
20; 방열부재21; 요철부
30; 제1반도체칩31; 본딩패드
32; 도전성 범프35; 접착제
40; 제2반도체칩41; 본딩패드
42; 도전성 와이어50; 봉지부
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 갖고, 상기 제1면과 제2면 사이에는 제3면 및 제4면이 서로 다른 평면을 가지며 형성되고, 상기 제2면 내지 제4면에는 다수의 도전성 패턴이 형성된세라믹 기판과; 상기 세라믹 기판의 제3면에 위치되어 있으며, 하면에 다수의 본딩패드가 형성되고, 상기 본딩패드에는 도전성 범프가 형성되어 상기 제3면에 형성된 도전성 패턴에 열압착된 제1반도체칩과; 상기 제1반도체칩의 상면에 접착제가 개재되어 접착되고, 상면에는 다수의 본딩패드가 형성되며, 상기 본딩패드는 도전성 와이어에 의해 제4면에 형성된 도전성 패턴에 본딩된 제2반도체칩과; 상기 제1,2반도체칩, 도전성 범프, 도전성 와이어 및 세라믹 기판의 제3면 및 제4면에 충진된 봉지부를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 세라믹 기판은 상기 제1면과 제3면 사이에 관통공이 형성되어 있고, 상기 관통공에는 방열부재가 더 결합될 수 있다.
또한, 상기 방열부재는 하면에 다수의 요철부가 형성될 수 있다.
또한, 상기 도전성 범프는 골드 또는 솔더 중 어느 하나에 의해 형성될 수 있다.
또한, 상기 봉지부는 에폭시 레진으로 형성될 수 있다.
더불어, 상기 세라믹 기판의 제3면에 형성된 도전성 패턴은 상기 제1반도체칩의 도전성 범프와 접속되는 영역에 상기 도전성 범프가 용이하게 열압착되도록 요홈이 형성될 수 있다.
또한, 상기 세라믹 기판은 제2면에 형성된 도전성 패턴이 외부 장치와의 접속수단으로 이용될 수 있다.
또한, 상기 세라믹 기판은 제3면과 제4면 사이에 상기 면과 대략 직각 방향을 이루는 벽면A가 형성되고, 상기 벽면A의 두께는 상기 제1반도체칩의 두께와 대략 유사하게 형성될 수 있다.
더불어, 상기 세라믹 기판은 제4면과 제2면 사이에 상기 면과 대략 직각 방향을 이루는 벽면B가 형성되고, 상기 벽면B의 폭은 상기 벽면A의 폭보다 넓게 형성되고, 두께는 상기 제2반도체칩의 두께보다 두껍게 형성될 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 제1반도체칩과 세라믹 기판과의 접속수단은 도전성 범프이고, 제2반도체칩과 세라믹 기판과의 접속수단은 도전성 와이어가 됨으로써, 상기 제1반도체칩 상면에 제2반도체칩을 용이하게 스택할 수 있게 된다. 즉, 다수의 반도체칩을 용이하게 스택할 수 있게 되어, 실장밀도의 향상은 물론, 다기능화된 반도체패키지를 구현하게 된다.
또한, 세라믹 기판의 제1면과 제3면 사이에 관통공이 형성되고, 상기 관통공에는 방열부재가 결합됨으로써, 반도체패키지의 전체적인 두께를 증가시키지 않으면서도 방열부재를 부착하여 방열 효과를 증대시키게 된다.
더불어, 세라믹 기판의 제2면에 형성된 도전성 패턴을 외부 장치와의 접속수단으로 이용함으로써, 별도의 접속수단을 부착하거나 형성하는 공정이 생략되어 반도체패키지의 제조 방법이 간단해짐은 물론, 제조 단가도 저하되는 장점이 있다.
또한, 상기 제1반도체칩 및 제2반도체칩 등을 외부 환경으로부터 감싸는 재료가 디스펜서 등을 이용한 액상의 에폭시 레진으로서 종래와 같은 복잡한 금형 시스템이 필요없이 간단한 시스템에 의해 봉지를 수행할 수 있게 되고, 더불어 봉지후 찌꺼기 발생이 거의 없어 환경 문제에도 적절히 대처할 수 있는 장점이 있다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도1은 본 발명에 의한 반도체패키지(100)를 도시한 단면도이다.
도시된 바와 같이 먼저 대략 평면인 제1면(1)과 제2면(2)을 갖고, 상기 제1면(1)과 제2면(2) 사이에는 제3면(3) 및 제4면(4)이 서로 다른 평면을 가지며 형성되고, 상기 제2면(2) 내지 제4면(4)에는 다수의 도전성 패턴(7)이 형성된 세라믹 기판(10)이 구비되어 있다.
여기서, 상기 세라믹 기판(10)의 제3면(3)과 제4면(4) 사이에는 상기 면과 대략 직각 방향을 이루는 벽면A(5)가 형성되어 있으며, 상기 벽면A(5)는 일정한 두께를 갖는다. 또한, 상기 세라믹 기판(10)의 제4면(4)과 제2면(2) 사이에는 상기 면과 대략 직각 방향을 이루는 벽면B(6)가 형성되고, 상기 벽면B(6)의 폭은 상기 벽면A(5)의 폭보다 넓게 형성된 동시에 일정한 두께를 갖는다. 또한, 상기 벽면B(6)의 두께는 하기할 제2반도체칩(40)의 두께보다 두껍게 형성되어 있다.
또한, 상기 다수의 도전성 패턴(7)은 상기 제3면(3)에서부터 벽면A(5), 제4면(4), 벽면B(6) 및 제2면(2)의 표면에 일체로 형성되어 있다.
상기 세라믹 기판(10)의 제1면(1)과 제3면(3) 사이에는 일정폭의 관통공(8)이 형성되고, 상기 관통공(8) 내측에는 방열부재(20)가 결합되어 있다. 상기 방열부재(20)는 통상적인 구리(Cu), 알루미늄(Al) 또는 이의 등가물중 어느 하나가 될수 있으며, 여기서 그 재질을 한정하는 것은 아니다. 또한, 상기 방열부재(20)의 하면 즉, 상기 세라믹 기판(10)의 제1면(1)과 같은 면을 이루는 영역에는 다수의 요철부(21)가 형성됨으로써, 상기 방열부재(20)의 면적이 극대화되도록 되어 있다. 물론, 상기 방열부재(20)의 두께는 상기 세라믹 기판(10)의 제1면(1)과 제3면(3)이 이루는 두께와 유사하게 형성됨이 바람직하다.
계속해서, 상기 세라믹 기판(10)의 제3면(3) 즉, 상기 방열부재(20)의 상면에는 제1반도체칩(30)이 위치되어 있다. 상기 제1반도체칩(30)은 하면에 다수의 본딩패드(31)가 형성되어 있으며, 상기 본딩패드(31)에는 도전성 범프(32)가 융착되어 있다. 상기 도전성 범프(32)는 통상적인 골드(Au), 솔더(Sn/Pb) 또는 이의 등가물로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
물론, 상기 도전성 범프(32)는 상기 세라믹 기판(10)의 제3면(3)에 형성된 도전성 패턴(7)에 열압착되어 있다.
여기서, 상기 제3면(3)의 도전성 패턴(7)에는 도2에 도시된 바와 같이 일정 깊이의 요홈(7a)이 형성되어 있음으로써, 상기 도전성 범프(32)가 보다 확실하게 상기 도전성 패턴(7)에 전기적으로 연결되도록 되어 있다.
또한, 상기 제1반도체칩(30)은 상기 벽면A(5)의 폭보다 약간 작게 형성되어 있으며, 상기 제1반도체칩(30)의 두께와 상기 벽면A(5)의 두께는 유사하게 형성되어 있다.
계속해서, 상기 제1반도체칩(30)의 상면에는 접착제(35)가 개재되어 제2반도체칩(40)이 접착되어 있다. 상기 제2반도체칩(40)의 상면에는 다수의 본딩패드(41)가 형성되어 있고, 상기 본딩패드(41)는 골드와이어 또는 알루미늄와이어와 같은 도전성 와이어(42)에 의해 상기 세라믹 기판(10)의 제4면(4)에 형성된 도전성 패턴(7)에 전기적으로 접속되어 있다.
계속해서, 상기 제1,2반도체칩(30,40), 도전성 범프(32), 도전성 와이어(42) 및 세라믹 기판(10)의 제3면(3) 및 제4면(4) 등은 디스펜서(dispenser)를 이용한 에폭시 레진이 충진됨으로써, 소정 형태의 봉지부(50)가 형성되어 있다. 물론, 상기 봉지부(50)의 상면은 상기 세라믹 기판(10)의 제2면(2)보다 낮게 형성됨으로써, 상기 제2면(2)에 형성된 도전성 패턴(7)이 차후 외부 장치에 직접 접속되는 영역이 될 수 있도록 되어 있다.
이러한 반도체패키지의 제조 방법을 설명하면 다음과 같다.
먼저, 대략 평면인 제1면(1)과 제2면(2)을 갖고, 상기 제1면(1)과 제2면(2) 사이에는 제3면(3) 및 제4면(4)이 서로 다른 평면을 가지며 형성되고, 상기 제2면(2) 내지 제4면(4)에는 다수의 도전성 패턴(7)이 형성된 세라믹 기판(10)을 구비한다.
여기서, 상기 세라믹 기판(10)은 상기 제3면(3)과 제4면(4) 사이에 상기 면과 대략 직각 방향을 이루는 벽면A(5)가 형성되고, 또한 상기 제4면(4)과 제2면(2) 사이에 상기 면과 대략 직각 방향을 이루는 벽면B(6)가 형성되어 있다. 물론, 상기 도전성 패턴(7)은 상기 벽면A(5) 및 벽면B(6)에도 형성되어 있다. 더불어, 상기 세라믹 기판(10)의 제1면(1)과 제3면(3) 사이에는 관통공(8)이 형성되어 있다.
이어서, 상기 세라믹 기판(10)의 관통공(8)에 방열부재(20)를 결합시킨다. 이때, 상기 방열부재(20)의 하면에는 다수의 요철부(21)가 형성되도록 하여 그 방열 성능이 최대가 되도록 한다. 물론, 상기 방열부재(20)는 통상적인 구리, 알루미늄 또는 이들의 등가물로 형성될 수 있다.
이어서, 다수의 본딩패드(31)가 형성되고, 상기 본딩패드(31)에는 도전성 범프(32)가 형성된 제1반도체칩(30)을 구비한다. 그런후, 상기 제1반도체칩(30)의 도전성 범프(32)를 상기 세라믹 기판(10)이 제3면(3)에 형성된 도전성 패턴(7)과 위치 정렬한 후, 상기 도전성 범프(32)를 열압착하여 상기 제1반도체칩(30)이 상기 제3면(3)의 도전성 패턴(7)에 전기적으로 연결되도록 한다.
이때, 상기 세라믹 기판(10)은 상기 제3면(3)의 도전성 패턴(7)에 일정 깊이의 요홈(7a)을 형성함으로써, 상기 도전성 범프(32)가 용이하게 상기 도전성 패턴(7)에 열압착되도록 할 수 있다.
이어서, 상기 제1반도체칩(30)의 상면에 접착제(35)를 도포한 후, 그 상면에 제2반도체칩(40)을 접착시킨다. 여기서, 상기 제2반도체칩(40)은 상면에 다수의 본딩패드(41)가 형성되어 있다.
계속해서, 상기 제2반도체칩(40)의 본딩패드(41)와 상기 세라믹 기판(10)의 제4면(4)에 형성된 도전성 패턴(7)을 골드와이어 또는 알루미늄와이어와 같은 도전성 와이어(42)를 이용하여 상호 전기적으로 연결되도록 한다.
이어서, 상기 제1반도체칩(30), 제2반도체칩(40) 등을 에폭시 레진이 담겨진 디스펜서를 이용하여 봉지한다. 즉, 상기 제1반도체칩(30) 및 제2반도체칩(40) 등을 외부 환경으로부터 보호하기 위해 상기 세라믹 기판(10)의 벽면B(6) 내측에 에폭시 레진을 봉지하여 봉지부(50)를 형성한다.
이때, 상기 봉지부(50)의 상면은 상기 세라믹 기판(10)의 제2면(2)보다 낮게 형성되도록 한다.
이러한 제조 방법에 의해 본 발명에 의한 반도체패키지(100)는 완성되며, 상기 반도체패키지(100)는 세라믹 기판(10)의 제2면(2)에 형성된 도전성 패턴(7)을 외부장치에의 접속 수단으로 이용한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지에 의하면, 제1반도체칩과 세라믹 기판과의 접속수단은 도전성 범프이고, 제2반도체칩과 세라믹 기판과의 접속수단은 도전성 와이어가 됨으로써, 상기 제1반도체칩 상면에 제2반도체칩을 용이하게 스택할 수 있게 된다. 즉, 다수의 반도체칩을 용이하게 스택할 수 있게 되어, 실장밀도의 향상은 물론, 다기능화된 반도체패키지를 구현하는 효과가 있다.
또한, 세라믹 기판의 제1면과 제3면 사이에 관통공이 형성되고, 상기 관통공에는 방열부재가 결합됨으로써, 반도체패키지의 전체적인 두께를 증가시키지 않으면서도 방열부재를 부착하여 방열 효과를 증대시키는 효과가 있다.
더불어, 세라믹 기판의 제2면에 형성된 도전성 패턴을 외부 장치와의 접속수단으로 이용함으로써, 별도의 접속수단을 부착하거나 형성하는 공정이 생략되어 반도체패키지의 제조 방법이 간단해짐은 물론, 제조 단가도 저하되는 효과가 있다.
또한, 상기 제1반도체칩 및 제2반도체칩 등을 외부 환경으로부터 감싸는 재료가 디스펜서 등을 이용한 액상의 에폭시 레진으로서 종래와 같은 복잡한 금형 시스템이 필요없이 간단한 시스템에 의해 봉지를 수행할 수 있게 되고, 더불어 봉지후 찌꺼기 발생이 거의 없어 환경 문제에도 적절히 대처할 수 있는 효과가 있다.

Claims (3)

  1. 대략 평면인 제1면과 제2면을 갖고, 상기 제1면과 제2면 사이에는 제3면 및 제4면이 서로 다른 평면을 가지며 형성되고, 상기 제2면 내지 제4면에는 다수의 도전성 패턴이 형성된 세라믹 기판과;
    상기 세라믹 기판의 제3면에 위치되어 있으며, 하면에 다수의 본딩패드가 형성되고, 상기 본딩패드에는 도전성 범프가 형성되어 상기 제3면에 형성된 도전성 패턴에 열압착된 제1반도체칩과;
    상기 제1반도체칩의 상면에 접착제가 개재되어 접착되고, 상면에는 다수의 본딩패드가 형성되며, 상기 본딩패드는 도전성 와이어에 의해 제4면에 형성된 도전성 패턴에 본딩된 제2반도체칩과;
    상기 제1,2반도체칩, 도전성 범프, 도전성 와이어 및 세라믹 기판의 제3면 및 제4면에 충진된 봉지부를 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 세라믹 기판은 상기 제1면과 제3면 사이에 관통공이 형성되어 있고, 상기 관통공에는 방열부재가 더 결합된 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 세라믹 기판의 제3면에 형성된 도전성 패턴은 상기 제1반도체칩의 도전성 범프와 접속되는 영역에 상기 도전성 범프가 용이하게 열압착되도록 요홈이 형성된 것을 특징으로 하는 반도체패키지.
KR10-2001-0087578A 2001-12-28 2001-12-28 반도체패키지 KR100444168B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0087578A KR100444168B1 (ko) 2001-12-28 2001-12-28 반도체패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0087578A KR100444168B1 (ko) 2001-12-28 2001-12-28 반도체패키지

Publications (2)

Publication Number Publication Date
KR20030057189A true KR20030057189A (ko) 2003-07-04
KR100444168B1 KR100444168B1 (ko) 2004-08-11

Family

ID=32215305

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0087578A KR100444168B1 (ko) 2001-12-28 2001-12-28 반도체패키지

Country Status (1)

Country Link
KR (1) KR100444168B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100986230B1 (ko) * 2008-07-22 2010-10-07 삼성탈레스 주식회사 다층구조 패키지 및 이를 이용한 위상배열 레이다송수신모듈 패키지

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101321534B1 (ko) * 2011-09-30 2013-10-28 (주)마이크로인피니티 적층형 센서 패키지
KR102217402B1 (ko) 2019-06-07 2021-02-19 주식회사 디에스전자 Flex-rigid 기판을 이용한 능동위상배열 레이다용 송수신모듈

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63287025A (ja) * 1987-05-20 1988-11-24 Oki Electric Ind Co Ltd 半導体集積回路装置
JPH0322544A (ja) * 1989-06-20 1991-01-30 Sony Corp 半導体装置
KR970077563A (ko) * 1996-05-31 1997-12-12 김광호 적층칩 볼 그리드 어레이
KR100352118B1 (ko) * 1996-12-06 2002-12-16 앰코 테크놀로지 코리아 주식회사 반도체패키지구조
KR19990056764A (ko) * 1997-12-29 1999-07-15 김영환 볼 그리드 어레이 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100986230B1 (ko) * 2008-07-22 2010-10-07 삼성탈레스 주식회사 다층구조 패키지 및 이를 이용한 위상배열 레이다송수신모듈 패키지

Also Published As

Publication number Publication date
KR100444168B1 (ko) 2004-08-11

Similar Documents

Publication Publication Date Title
KR100260997B1 (ko) 반도체패키지
US6300163B1 (en) Stacked leads-over-chip multi-chip module
KR100736000B1 (ko) 반도체장치
KR20040062764A (ko) 칩 스케일 적층 패키지
KR20020079477A (ko) 다중소자모듈 형태의 반도체 장치
KR20030018642A (ko) 스택 칩 모듈
US7659620B2 (en) Integrated circuit package employing a flexible substrate
KR100664796B1 (ko) 사이드 브레이즈 패키지
KR100444168B1 (ko) 반도체패키지
KR100393099B1 (ko) 반도체패키지
KR20080067891A (ko) 멀티 칩 패키지
KR100443516B1 (ko) 적층 패키지 및 그 제조 방법
KR20000040586A (ko) 회로배선이 형성된 기판을 갖는 멀티 칩 패키지
US20050179119A1 (en) Miniaturized chip scale package structure
KR100708050B1 (ko) 반도체패키지
KR20010068781A (ko) 반도체 칩 패키지
KR100444175B1 (ko) 볼그리드 어레이 적층칩 패키지
KR100230920B1 (ko) 반도체 패키지
JP2000232198A (ja) 半導体集積回路装置およびその製造方法
KR100525450B1 (ko) 반도체 칩 적층형 반도체 패키지
KR100369387B1 (ko) 반도체패키지 및 그 제조방법
KR100567045B1 (ko) 반도체 패키지
EP1659627A1 (en) chip scale package
KR20010094409A (ko) 반도체 패키지와 그 제조방법
KR20050054011A (ko) 멀티형 반도체 칩 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20120726

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee