KR20030047994A - 반도체 집적회로 - Google Patents

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쟈인 에레쿠토로닉스 가부시키가이샤
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Abstract

등위상차를 갖는 다상클럭신호가 다단 차동 링 발진기로부터 다른 회로에 공급되는 반도체 집적회로에 있어서, 다상클럭신호의 배선 사이의 정전결합에 의한 파형의 열화를 방지하고 또한 다상클럭신호를 최소 영역에 배선할 수 있다. 이 반도체 집적회로는: 링형상으로 접속되어 발진동작을 수행하는 다단 증폭회로; 상기 다단 증폭회로의 출력신호 중 소정 출력신호에 기초하여 논리연산을 수행하여 서로 다른 위상을 갖고 듀티가 0.5가 아닌 복수의 클럭신호를 출력하는 논리회로; 및 상기 논리회로로부터 출력된 상기 복수의 클럭신호를 전송하는 복수의 배선을 포함한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
최근, 장치 사이의 신호 전송을 위해, 고속의 소진폭 직렬신호를 사용하는 기술이 사용되고 있다. 디지탈 신호를 병렬로 전송하는 기술에 비교하여, 이 기술은 소수의 케이블만을 필요로 하고, 또한 디지탈 신호 전송에 의해 발생되는 전자기 장애(EMI)를 최소화 할 수 있다.
고속의 직렬 통신을 실현하기 위해서, 다상의 서브클럭신호(이하, 이러한 신로를 다상 클럭신호로서 참조함)를 사용함으로써 병렬 데이타를 직렬 데이타로 변환하는 병렬-직렬 변환기가 송신측에 필요하다. 다상 클럭신호는 베이스 클럭신호와 동기되고 등위상차를 갖는다. 또한, 다상 클럭신호를 발생하여 이들을 병렬-직렬 변화기에 공급하는 다상 클럭 발생기가 필요하다.
예컨대, 다상클럭 발생기의 예로는 링형상으로 접속된 다단 지연 차동 반전 증폭기를 갖는 전압제어 또는 전류제어 차동 링 발진기가 있다. 이러한 링 발진기를 사용함으로써, 등위상차를 갖는 다상 클럭신호를 다단 증폭기로부터 용이하게 이끌어 낼 수 있다. 그러나, 고속의 링 발진기로부터 병렬-직렬 변환기까지 정밀한등위상차를 갖는 다상 클럭신호용의 배선 레이아웃을 설계할 경우, 다른 배선 사이의 정전기적인 영향을 균일하게 해야만 한다.
도 1은 종래의 반도체 집적회로에서 사용된 전압제어 차동 링 발진기를 나타낸다. 도 1에 나타낸 바와 같이, 전압제어 차동 링 발진기(100)는, 발진 동작을 수행하는 N단 지연 차동 반전 증폭기(101a~101j), 지연 차동 반전 증폭기(101a~101j)의 출력신호를 버퍼하여 다상 클럭신호를 출력하는 출력 증폭기(102a~102j)를 포함하고 있다. 여기에서는 N = 10의 경우를 나타내고 있다.출력 증폭기(102a∼102j)는 링형상으로 접속된 모든 지연 차동 반전 증폭기(101a∼101j)로부터 출력된 발진 신호를 버퍼하여 이들을 다상 클럭신호(R1∼R10)로서 병렬-직렬 변환기에 공급한다.
도 2는 도 1에 나타낸 바와 같은 전압제어 차동 링 발진기로부터 출력된 다상 클럭신호(R1∼R10)의 전압파형을 나타낸다. 도 2에 있어서, 가로축은 시간, 세로축은 전압을 나타내고 있다. 각 클럭신호가 하이 레벨인 기간을 "A", 클럭신호의 주기를 "B"라고 하면, 각 클럭신호의 듀티는, D = A/B = 0.5로 설정된다.
도 3의 (A)는 반도체 집적회로에 형성된 3개의 클럭신호(R1, R2, R3)에 대한 배선이나 내부접속을 나타내고, 캐패시터(Cp)는 이들의 배선 사이의 부유용량(stray capacities)을 등가적으로 나타내고 있다. 또한, 도 3의 (B)는 부유용량으로 인한 크로스토크가 어떻게 클럭신호의 전압파형을 열화시키는지를 나타내고 있다. 도 3의 (B)에 나타낸 바와 같이, 클럭신호(R2)는 인접한 클럭신호(R1 및 R3)가 그들의 전압레벨을 변화시킬 때 마다 부유용량으로 인한 크로스토크의 영향하에서 전압변동을 받게된다. 전압변동량(ΔV)는 부유용량(Cp)과 함께 증가한다. 클럭신호에 있어서, 그 변이점에서의 정보가 중요하기 때문에 변이점 근처의 크로스토크가 클럭신호의 정밀도상에 큰 영향을 끼친다.
고속의 소진폭 직렬신호를 발생시키기 위해서는, 고주파수의 다상 클럭신호를 사용할 필요가 있다. 그러나, 고주파수의 다상 클럭신호를 사용은 도 3의 (B)에 나타낸 바와 같이 다상 클럭신호의 위상차(t0)를 더욱 작게하여, 인접한 클럭신호(R1 및 R3)가 전압레벨 변이를 수행할 때 유도된 크로스토크로 인한 전압변동에 의해 클럭신호(R2)의 변이파형이 열화되기 쉽게 된다. 따라서, 고속의 소진폭 직렬신호를 발생하는 회로를 최소한의 부유용량(Cp)을 갖도록 설계하는 것이 바람직하다.
예컨데, 도 4의 (A)에 나타낸 바와 같이 다상 클럭신호 배선 사이의 거리를 증가시킴으로써 부유용량(Cp)을 감소시킬 수 있다. 도 4의 (A)는, 다상 클럭신호 배선의 간격을 2배 증가시킨 예를 나타내는 도면이다. 그러나, 이 기술은 다상 클럭신호의 배선면적을 증가시킨다.
인접한 2개의 클럭신호 배선 사이의 정전결합을 감소시키기 위한 다른 기술로는, 도 4의 (B)에 나타낸 바와 같이 인접한 2개의 클럭신호 배선 사이에 또 다른 배선을 배열시킬 수도 있다. 도 4의 (B)는 인접한 2개의 클럭신호 배선 사이에 추가된 새로운 배선을 나타내고, 이 새로운 배선은 접지된다. 또한, 새로운 배선에 는 안정된 전압을 공급하여도 좋다. 이러한 기술은 인접한 2개의 클럭신호 배선을다른 하나로부터 정전기적으로 쉴드하여 인접한 클럭신호의 레벨변이에 의해 발생될 수도 있는 클럭신호의 열화를 방지할 수 있다. 그러나, 이 기술은 새로운 배선을 배열하기 위해 추가적인 영역을 필요로 하여 다상 클럭신호에 대한 배선면적을 증가시킨다.
한편, 고속의 직렬 통신을 위해 등위상차를 갖는 다상 클럭신호의 수가 급속도로 증가하는 추세에 있다. 따라서, 상기 종래의 기술을 사용하는 다상 클럭신호에 대한 배선의 배열은 넓은 배선면적을 필요로 하여, 반도체 기판 면적을 증가시키는 문제가 있다. 이러한 조건하에서, 배선면적을 증가시키지 않으면서 다상 클럭신호 파형 열화를 방지할 수 있는 반도체 집적회로에 대한 요구가 증가하고 있다.
본 발명은 일반적으로 반도체 집적회로에 관한 것으로, 특히 차동 링 다상 발진기를 포함하는 반도체 집적회로에 관한 것이다.
도 1은 종래의 반도체 집적회로에서 사용된 전압제어 차동 링 발진기의 구성을 나타내는 회로도이다.
도 2은 도 1에 나타낸 바와 같은 전압제어 차동 링 발진기로부터 출력된 다상 클럭신호의 전압파형을 나타내는 도면이다.
도 3의 (A)는 종래의 반도체 집적회로내에서의 다상 클럭신호 배선과 이들의 배선 사이의 부유용량의 등가를 나타내는 도면이고, 도 3의 (B)는 부유용량으로 인한 크로스토크에 의해 클럭신호의 전압파형이 어떻게 열화되는지를 나타내는 도면이다.
도 4의 (A) 및 도 4의 (B)는, 다상클럭신호의 파형의 열화를 방지하기 위해 변형된 종래의 반도체 집적회로에서의 배선을 나타내는 도면이다.
도 5는 본 발명의 제1 실시형태에 따른 반도체 집적회로의 구성을 나타내는 도면이다.
도 6은 도 5에 나타낸 바와 같은 전압제어 차동 링 발진기로부터 출력된 다상 클럭신호의 전압파형을 나타내는 파형도이다.
도 7의 (A)는 본 발명의 제1 실시형태에 따른 반도체 집적회로에서의 배선의배열 예를 나타내는 도면이며, 도 7의 (B)은 도 7의 (A)에 나타낸 바와 같은 배선의 배열 예에서의 클럭신호의 전압파형을 나타내는 도면이다.
도 8의 (A)는 본 발명의 제1 실시형태에 따른 반도체 집적회로에서의 다상 클럭신호 배선의 배열을 나타내는 도면이며, 도 8의 (B)는 종래의 반도체 집적회로에서의 다상 클럭신호의 배선의 배열 예를 나타내는 도면이다.
도 9은 본 발명의 제2 실시형태에 따른 반도체 집적회로에서의 전압제어 차동 링 발진기로부터 출력된 다상 클럭신호의 전압파형을 나타내는 도면이다.
도 10의 (A)는 본 발명의 제2 실시형태에 따른 반도체 집적회로에서의 다상 클럭신호 배선의 배열을 나타내는 도면이며, 도 10의 (B)는 도 10의 (A)에 나타낸 바와 같은 배열에서의 다상 클럭신호의 전압파형을 나타내는 도면이다.
도 11은 본 발명의 제3 실시형태에 따른 반도체 집적회로에서의 전압제어 차동 링 발진기로부터 출력된 다상 클럭신호의 전압파형을 나타내는 도면이다.
도 12의 (A)는 본 발명의 제3 실시형태에 따른 반도체 집적회로에서의 다상 클럭신호 배선의 배열을 나타내는 도면이며, 도 12의 (B)는 도 12의 (A)에 나타낸 바와 같은 배선 배열에 있어서의 다상 클럭신호의 전압파형을 나타내는 도면이다.
본 발명의 목적은, 다단 차동 링 발진기에 의해 발생된 등위상차를 갖는 다상 클럭신호가 그 배선 사이의 정전결합으로 인한 파형의 열화를 방지할 수 있고, 다상클럭신호을 최소한의 영역에 배선할 수 있는 반도체 집적회로를 제공하는데 있다.
상술한 목적을 달성하기 위해, 본 발명에 따른 반도체 집적회로는: 링형상으로 접속되어 발진동작을 수행하는 다단 증폭회로; 상기 다단 증폭회로의 출력신호 중 소정 출력신호에 기초하여 논리연산을 수행하여 서로 다른 위상을 갖고 듀티가 0.5가 아닌 복수의 클럭신호를 출력하는 논리회로; 및 상기 논리회로로부터 출력된 상기 복수의 클럭신호를 전송하는 복수의 배선을 포함한다.
본 발명에 따르면, 다상 클럭신호의 배선면적을 증가시키지 않으면서, 부유용량으로 의한 다상 클럭신호 파형의 열화를 방지할 수 있다.
본 발명의 이점 및 특징은, 이하의 상세한 설명과 도면을 참조함으로써 명확해질 것이다. 이들 도면에 있어서, 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 5는 본 발명의 제1 실시형태에 따른 반도체 집적회로의 구성을 나타낸다. 도 5에 나타낸 바와 같이, 이 반도체 집적회로는 다상 클럭신호를 출력하는 전압제어 차동 링 발진기(500), 다상 클럭신호에 기초하여 수신된 병렬 데이타를 직렬 데이타로 변환하는 병렬-직렬 변환기(600)를 포함하고 있다. 병렬-직렬 변환기(600)는 반도체 집적회로의 외측에 설치할 수도 있다.
전압제어 차동 링 발진기(500)는 발진 동작을 행하는 N단 지연 차동 반전 증폭기(101a, 101b,…)와, 지연 차동 반전 증폭기(101a, 101b,…)의 출력신호에 기초하여 논리연산을 행하여 M상의 클럭신호를 출력하는 논리회로(502a, 502b, …)를 포함한다. 일반적으로, N은 양의 짝수이고, M은 2∼N 범위내의 짝수인 것이 바람직하다. 여기에서는 N = M = 10인 경우이다.
각 지연 차동 반전 증폭기(101a∼101j)는 비반전 입력단자에 인가된 신호와 반전 입력단자에 인가된 신호의 차이를 증폭하여 이 증폭된 차동신호를 비반전 출력단자과 반전 출력단자에 공급한다. 지연 차동 반전 증폭기(101a∼101j)는, 전단의 비반전 출력단자가 그 다음 단의 반전 입력단자에 접속되고, 전단의 반전 출력단자가 그 다음 단의 비반전 입력단자에 접속되도록 링형상으로 접속된다. 그러나, 지연 차동 반전 증폭기(101j)의 비반전 출력단자는 지연 차동 반전 증폭기(101a)의 비반전 입력단자에 접속되고, 지연 차동 반전 증폭기(101j)의 반전 출력단자는 지연 차동 반전 증폭기(101a)의 반전 입력단자에 접속됨을 주의해야 한다. 이러한 배열에 의해, 링을 한번 통과해 지난 후에 신호의 위상이 반전된다. 각 지연 차동 반전 증폭기(101a∼101j)의 지연시간은 인가된 제어전압 또는 제어전류에 의해 제어되어, 전압제어 차동 링 발진기(500)의 발진 주파수의 조정할 수 있게 해준다.
본 실시형태에 있어서는, 논리회로는 M AND 게이트(502a∼502j)를 포함한다. AND 게이트(502a)는 지연 차동 반전 증폭기(101a)의 반전 출력단자에 접속되는 하나의 입력단자와, 지연 차동 반전 증폭기(101e)의 비반전 출력단자에 접속되는 다른 하나의 입력단자를 갖는다. AND 게이트(502b)의 한쪽의 입력단자는 지연 차동 반전 증폭기(101c)의 반전 출력단자에 접속되고, 다른쪽의 입력단자는 지연 차동 반전 증폭기(101g)의 비반전 출력단자에 접속된다. AND 게이트(502c∼502j)는 동일한 방식으로 접속된다. 따라서, AND 게이트(502a∼502j)는 도 6에 나타낸 바와 같은 다상 클럭신호(S1∼S10)를 생성한다.
도 6에 있어서, 클럭신호가 하이인 기간을 "A"라고 하고, 클럭신호의 주기를 "B"라고 하면, 클럭신호의 듀티(D = A/B)는, 다음과 같은 식으로 표현된다.
D = (0.5 - 2/N) (1)
N = 10이라면, 방정식 (1)은 D = 0.3 < 0.5로 된다. 따라서, 2개의 클럭신호 배선은, 한쪽 신호가 로우 레벨(본 실시형태에서는 접지 전위임)에 유지되고 있으 때, 다른쪽의 신호가 로우 레벨로부터 하이레벨, 또는 하이 레벨로부터 로우레벨로 변이하도록, 조합될 수 있다. 이 실시형태에 있어서, 조합된 클럭신호 배선의 세트 (S1,S6), (S2,S7),(S3,S8),(S4,S9), 및 (S5,S10)가 사용된다.
상술한 클럭신호 배선의 세트 중에, 클럭신호 배선의 세트(S1,S6)을 배선 배열의 예로서 도 7의 (A)에 나타낸다. 도 7의 (A)에 있어서, 클럭신호(S1)용 배선과 클럭신호(S6)용 배선은 반도체 기판상에 병렬로 배치된다. 이들의 배선의 외측에는, 정전 쉴드용의 접지배선(GND)이 배열된다. 도 7의 (B)은 도 7의 (A)에 나타낸 바와 같은 배선 배열에서의 클럭신호(S1 및 S6)의 전압파형을 나타낸다.
상술한 바와 같이, 클럭신호 배선의 세트(S1,S6)는, 한쪽의 클럭신호가 로우 레벨(접지전압레벨)에 유지될 때에 다른쪽의 클럭신호가 그 레벨을 변화하도록 배열된다. 접지전압레벨에 있는 클럭신호 배선은 크로스토크 소스의 임피던스와 비교하여 충분하게 작은 임피던스를 갖고, 따라서 접지배선(GND)와 마찬가지의 방식으로 정전 쉴드의 기능을 갖는다. 예컨대, 클럭신호(S6)이 접지전압레벨을 갖을 때, 클럭신호(S1)용 배선은 접지배선(GND)와 클럭신호(S6)용 배선에 의해 쉴드된다. 따라서, 도 7의 (B)에 나타낸 바와 같이, 이 기간 동안에 클럭신호(S1)이 그 레벨을 변화시키면, 그 시점에서의 파형의 왜곡을 보호할 수 있다.
동일하게, 다른 클럭신호 배선의 세트에 있어서도, 2개의 클럭신호 배선 중 한쪽이 로우 레벨에 있을 때, 2개의 클럭신호 배선 중 다른쪽이 실제적으로 쉴드된다. 따라서, 상술한 바와 같이 모든 클럭신호 배선의 세트를 쉴드하기 위하여 접지배선과 함께 클럭신호 배선을 배열함으로써 배선들 사이의 정전결합에 의해 일어 날 수도 있는 다상 클럭신호의 파형 왜곡을 방지할 수 있다.
도 8의 (A)는 본 실시형태에 따른 다상 클럭신호 배선의 배열을 나타내고 있고, 비교를 위하여 도 8의 (B)는 종래 다상 클럭신호의 배선 배열 예를 나타내고 있다. 도 8의 (A)에 나타낸 바와 같은 본 실시형태에 있어서, 반도체 기판상에 서로 병렬로 배치된 2개의 클럭신호 배선을 갖는 각각의 클럭신호 배선의 세트((S1,S6),(S2,S7),(S3,S8),(S4,S9),(S5,S10))는 각각의 2세트의 클럭신호 배선사이에 삽입된 접지배선(GND)과 함께 배열된다. 한편, 도 8의 (B)에 나타낸 바와 같은 종래의 배열에 있어서, 클럭신호 배선(R1∼R10)과 접지배선(GND)은 교대로 반도체 기판상에 배열된다. 도 8의 (A)와 도 8의 (B) 사이의 비교는, 본 실시형태에 있어서의 반도체 기판의 배선면적이 종래 기술에 있어서의 배선면적보다 약 25% 작다는 것을 나타내고 있다.
다음으로, 본 발명의 제2 실시형태에 따른 반도체 집적회로를 설명하도록 한다. 제2 실시형태는 도 5에 나타낸 바와 같은 N단 전압제어 차동 링 발진기를 N=12의 조건하에서 사용한다.
도 9는 12단의 전압제어 차동 링 발진기로부터 출력된 다상 클럭신호(S1∼S12)의 전압파형을 나타낸다. 본 실시형태에 있어서, 각 클럭신호의 듀티(D)는 D = 0.167로서 방정식 (1)에 의해 얻어진다. 따라서, 클럭신호 배선은 3개의 클럭신호 배선의 복수 세트로 그룹되고, 3개의 클럭신호 배선의 세트 각각에 있어서, 하나의 클럭신호가 그 레벨을 변화시킬 때 다른 2개의 클럭신호 모두가 로우레벨에 유지될 수 있다. 예컨대, 본 실시형태에 있어서, 클럭신호 배선 의 복수 세트 (S1,S5,S9), (S2,S6,S10), (S3,S7,S11), 및 (S4,S8,S12)를 사용함으로써 클럭신호들이 3개의 클럭신호의 복수의 세트로 그룹된다. 각 클럭신호 배선의 세트에 있어서, 3개의 클럭신호 중 하나가 그 레벨을 변화하면, 다른 2개의 클럭신호가 로우레벨에 확실하게 유지될 수 있다.
도 10의 (A)는 본 실시형태에 따른 반도체 집적회로에 있어서의 다상 클럭신호 배선의 배열을 나타낸다. 도 10의 (A)에 있어서, 클럭신호 배선의 세트(S1,S5,S9), (S2,S6,S10), (S3,S7,S11), 및 (S4,S8,S12)의 각각에 있어서, 3개의 클럭신호 배선은 각각의 2세트의 클럭신호 배선사이에 끼워진 접지배선(GND)과 함께 반도체 기판상에 서로 병렬로 배치된다.
도 10의 (B)는 본 실시형태에 따른 반도체 집적회로의 클럭신호(S1,S5,S9)의전압파형을 나타낸다. 도 10의 (B)에 나타낸 바와 같이, 클럭신호(S5)가 전압레벨 변이를 수행할 때, 클럭신호(S1 및 S9)이 확실하게 로우레벨에 유지된다. 따라서, 클럭신호(S5)용 배선은 클럭신호(S1 및 S9)용 배선에 의해 실질적으로 쉴드되어, 그 시점에서 어떠한 전압파형의 왜곡도 클럭신호(S5)에서 관찰되지 않는다. 또한, 클럭신호(S1 또는 S9)가 그 전압레벨을 변화할 때, 클럭신호(S5)가 로우레벨에 확실하게 유지되어, 클럭신호(S1 또는 S9)용 배선은 클럭신호(S5)용 배선과 접지배선(GND)에 의해 실질적로 쉴드된다.
상술한 바와 같이, 본 실시형태에 의하면, 클럭신호 배선과 접지배선이 교대로 배열되어 있는 종래의 배선면적에 비교하여 반도체 기판의 배선면적을 36% 정도 줄일 수 있다.
다음으로, 본 발명의 제3 실시형태에 따른 반도체 집적회로를 설명하도록 한다. 제3 실시형태는 도 5에 나타낸 바와 같은 N단 전압제어 차동 링 발진기를 N = 16의 조건하에서 사용한다.
도 11은 16단의 전압제어 차동 링 발진기로부터 출력된 다상 클럭신호(S1∼S16)의 전압파형을 나타낸다. 본 실시형태에 있어서, 각 클럭신호의 듀티(D)는 D = 0.125로서 방정식 (1)에 의해 얻어진다. 따라서, 클럭신호 배선은 4개의 클럭신호 배선의 복수 세트로 그룹되고, 4개의 클럭신호 배선의 세트 각각에 있어서, 하나의 클럭신호가 그 레벨을 변화시킬 때 나머지 3개의 클럭신호가 로우레벨에 유지될 수 있다. 예컨대, 본 실시형태에 있어서, 4개의 클럭신호 배선의 복수 세트(S1,S5,S9,S13), (S2,S6,S10,S14), (S3,S7,S11,S15), 및 (S4,S8,S12,S16)를사용함으로써 클럭신호들이 4개의 클럭신호의 복수의 세트로 그룹된다.
도 12의 (A)는 본 실시형태에 따른 반도체 집적회로에 있어서의 다상 클럭신호 배선의 배열을 나타낸다. 도 12의 (A)에 나타낸 바와 같이, 클럭신호 배선의 세트(S1,S5,S9,S13), (S2,S6,S10,S14), (S3,S7,S11,S15), 및 (S4,S8,S12,S16)의 각각에 있어서, 4개의 클럭신호 배선은 각각의 2세트의 클럭신호 배선사이에 끼워진 접지배선(GND)과 함께 반도체 기판상에 서로 병렬로 배치된다.
도 12의 (B)는 본 실시형태에 따른 반도체 집적회로의 클럭신호(S1,S5,S9,S13)의 전압파형을 나타낸다. 도 12의 (B)에 나타낸 바와 같이, 각 세트 중 하나의 클럭신호가 전압레벨 변이를 수행할 때, 나머지 3개의 클럭신호가 확실하게 로우레벨에 유지된다. 따라서, 레벨-변화 클럭신호의 배선은 인접한 클럭신호의 배선에 의해 실질적으로 쉴드되어, 그 시점에서 어떠한 전압파형의 왜곡도 레벨-변화 클럭신호에서 관찰되지 않는다.
상술한 바와 같이, 본 실시형태에 따르면, 반도체 기판의 배선면적을 클럭신호 배선과 접지배선과를 교대로 배열한 종래의 배선과 비교하여 37% 정도 줄일 수 있다.
상술한 실시형태에 있어서 각 2세트의 클럭신호 배선 사이의 정전 결합으로 인한 신호의 열화를 방지하는 기술로서 각 2세트의 클럭신호 배선 사이에 정전 쉴드용 접지배선을 배열하였지만, 각 2세트의 클럭신호 배선 사이의 신호의 열화를 방지하는 기술은 이러한 배열에 한정되는 것은 아니다. 본 발명은 다른 기술을 이용해서도 실현될 수 있다. 이러한 기술의 예로서 각 2세트의 클럭신호 배선 사이의거리를 증가시켜, 인접한 2세트의 클럭신호 배선 사이의 부유용량을 줄일 수 있다.
전압제어 차동 링 발진기가 상술한 실시형태에서 사용되었지만, 본 발명은 등위상차를 갖는 다상 클럭신호를 발생하는 한 어떤 발진기에 의해서도 실현될 수 있다. 따라서, 본 발명은 전압제어 차동 링 발진기에 한정되지 않고 청구의 범위내에서 변형될 수 있다.
본 발명에 따르면, 다상 클럭신호의 배선용 반도체 기판상의 배선면적을 감소하면서 다상 클럭신호 배선 사이의 정전결합으로 인한 신호 파형의 열화를 방지할 수 있다.
본 발명은 등위상차를 갖는 다상 클럭신호를 발생하는 다단 링 발진기를 가지는 반도체 집적회로에 적용될 수 있다.

Claims (20)

  1. 링형상으로 접속되어 발진동작을 수행하는 다단 증폭회로;
    상기 다단 증폭회로의 출력신호 중 소정 출력신호에 기초하여 논리연산을 수행하여 서로 다른 위상을 갖고 듀티가 0.5가 아닌 복수의 클럭신호를 출력하는 논리회로; 및
    상기 논리회로로부터 출력된 상기 복수의 클럭신호를 전송하는 복수의 배선을 포함하는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 복수의 클럭신호에 기초하여 입력 병렬 데이타를 직렬 데이타로 변환하는 병렬-직렬 변환회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 다단 증폭회로 각각은 비반전 입력단자에 인가된 신호와 반전 입력단자에 인가된 신호의 차이를 증폭하고, 이렇게 얻어진 차동신호를 비반전 출력단자와 반전 출력단자에 공급하는 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 다단 증폭회로 각각의 지연시간이 제어전압 및 제어전류 중 하나에 의해 제어되는 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, N이 양의 짝수이고 M이 2∼N 범위내의 짝수인 경우, 상기 다단 증폭회로는 N단 차동회로를 포함하고, 상기 논리회로는 서로 다른 위상을 갖는 M개의 클럭신호를 출력하는 것을 특징으로 하는 반도체 집적회로.
  6. 제5항에 있어서, 상기 논리회로는, 각각이 상기 다단 증폭회로의 2개의 출력신호의 논리곱을 획득하여 하나의 클럭신호를 출력하는 M AND 게이트를 포함하는 것을 특징으로 하는 반도체 집적회로.
  7. 제1항에 있어서, 제1 배선 및 제2 배선이 서로 병렬로 배치되고, 상기 제2 배선이 제2 전압을 갖을 때, 상기 제1 배선은 제1 전압과 상기 제2 전압 사이에서 전압 변이 되는 것을 특징으로 하는 반도체 집적회로.
  8. 제7항에 있어서, 상기 제2 전압은 접지 전압인 것을 특징으로 하는 반도체 집적회로.
  9. 제1항에 있어서, 제1 배선 및 하나 이상의 배선이 배선의 세트를 형성하고, 상기 하나 이상의 배선이 제2 전압을 갖을 때 상기 제1 배선이 제1 전압과 상기 제2 접압 사이에서 전압 변이되고;
    상기 세트에 포함된 배선과 상기 세트에 포함되지 않은 배선 사이의 거리가 상기 세트에 포함된 인접한 2개의 배선 사이의 거리보다 먼 것을 특징으로 하는 반도체 집적회로.
  10. 제9항에 있어서, 상기 제2 전압은 접지 전압인 것을 특징으로 하는 반도체 집적회로.
  11. 제9항에 있어서, 상기 세트에 포함된 상기 배선과 상기 세트에 포함되지 않은 상기 배선 사이에 다른 배선이 배치되는 것을 특징으로 하는 반도체 집적회로.
  12. 제10항에 있어서, 상기 다른 배선은 접지되는 것을 특징으로 하는 반도체 집적회로.
  13. 제1항에 있어서, N이 양의 짝수이고 M이 2∼N 범위내의 짝수인 경우, 상기 다단 증폭회로는 N단 차동회로를 포함하고, 상기 논리회로는 서로 다른 위상을 갖고 듀티가 (0.5 - 2/N) 이하인 M개의 클럭신호를 출력하는 것을 특징으로 하는 반도체 집적회로.
  14. 제13항에 있어서, 상기 논리회로는, 각각이 상기 다단 증폭회로의 2개의 출력신호의 논리곱을 획득하여 하나의 클럭신호를 출력하는 M AND 게이트를 포함하는 것을 특징으로 하는 반도체 집적회로.
  15. 제13항에 있어서, 제1 배선 및 제2 배선이 서로 병렬로 배치되고, 상기 제2 배선이 제2 전압을 갖을 때, 상기 제1 배선은 제1 전압과 상기 제2 전압 사이에서 전압 변이 되는 것을 특징으로 하는 반도체 집적회로.
  16. 제15항에 있어서, 상기 제2 전압은 접지 전압인 것을 특징으로 하는 반도체 집적회로.
  17. 제13항에 있어서, 제1 배선 및 하나 이상의 배선이 배선의 세트를 형성하고, 상기 하나 이상의 배선이 제2 전압을 갖을 때 상기 제1 배선이 제1 전압과 상기 제2 접압 사이에서 전압 변이되고;
    상기 세트에 포함된 배선과 상기 세트에 포함되지 않은 배선 사이의 거리가 상기 세트에 포함된 인접한 2개의 배선 사이의 거리보다 먼 것을 특징으로 하는 반도체 집적회로.
  18. 제17항에 있어서, 상기 제2 전압은 접지 전압인 것을 특징으로 하는 반도체 집적회로.
  19. 제17항에 있어서, 상기 세트에 포함된 상기 배선과 상기 세트에 포함되지 않은 상기 배선 사이에 다른 배선이 배열되는 것을 특징으로 하는 반도체 집적회로.
  20. 제19항에 있어서, 상기 다른 배선은 접지되는 것을 특징으로 하는 반도체 집적회로.
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