TW498539B - Semiconductor integrated circuit - Google Patents

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498539 A7 B7 五、發明説明（1 ) (詳細說明） (技術領域） 本發明有關於一般性的說明關於半導體積體電路。特. 別是有關於包括電壓或電流控制之差動環狀多相振盪電路 之半導體積體電路。 (背景技術） 近年來，在於裝置間之訊號傳送上採用高速之小振幅 之串聯訊號之方式。依此方式時與將數値訊號並行的轉送 時比較以小數之電纜數就可實施，並且可以抑制在於數値 訊號之轉數中發生之 Ε Μ I ( electro magnetic interference :電磁妨礙噪音）。 爲了實現高速之串聯通訊起見，必要在於送訊端（送 訊側）將設置：與基本時鐘脈衝訊號同步，同時具有等相 位差之多相之副時鐘脈衝訊號（下面稱多相時鐘脈衝訊號 )而將並行資料變換爲串聯資料之並行一串聯變換電路。 又再設發生多相時鐘脈衝訊號之多相時鐘脈衝訊號發生電 路。而將此多相時鐘脈衝訊號供給於並聯一串聯變換電路 〇 做爲多相時鐘脈衝發生電路而例如使用，環狀的連接 多段之延遲差動反轉放大電路而構成之電壓或電流控制差 動環狀振盪電路。依此環狀振盪電路時，很容易從多段之 放大電路拉出具有等相位差之多相時鐘脈衝訊號也。 惟欲從高速之環狀振盪電路而以正確且相等之間隔地 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ^ -4 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產^員工消費合作社印製 498539 A7 ___B7_ 五、發明説明（2 ) 將相位偏差之多相時鐘脈衝訊號配線到並聯一串聯變換電 路時須要將配線間之靜電結合所致之影響均一才:行。| 第1圖表示在於以往之半導體積體電路中所使用之電 壓控制差動環狀振盪電路。如第1圖所示，電壓控制差動 環狀振盪電路1 0 0乃包含有：實施振盪動作之N段之延 遲差動反轉放大電路l〇la，l〇lb，……及將延遲 差動反轉放大電路l〇la，l〇lb，101c ......之 輸出訊號予以緩衝以資輸出多相時鐘脈衝訊號之放大電路 102a，120b，……。本例中即例示以N=l〇之 情形。輸出放大電路1 0 2 a〜1 〇 2 j乃將從環狀地被 連接之延遲差動反轉放大電路1 0 1 a〜1 〇 1 j之隔著 1段地輸出之振盪訊號予以緩衝做爲多相時鐘脈衝訊號 R 1〜R 1 0而供給於並聯一串聯變換電路。 第2圖表示從第1圖所示之電壓控制差動環狀電路所 輸出之多相時鐘脈衝訊號R 1〜R 1 0之電壓波形。第2 圖中分別橫軸係時間，縱軸係電壓地予以表示。本例中， 將時鐘脈衝訊號之高水平之期間爲A，時鐘脈衝訊號之週 期爲B，即各時鐘脈衝訊號之負載（duty)乃D = A / B = 0.5。 第3A圖表示，3個時鐘脈衝訊號Rl，R2，R3 之在於半導體積體電路內之配線，及等效的表示這些配線 間之浮遊電容（ Stray Capacities)之電容C p。又於第3 B 圖表示介著浮遊電容之交串失真之使時鐘脈衝訊號之電壓 波形劣化之情形。如第3 B圖所示，時鐘脈衝訊號r 2乃 本紙張I度適用中國國'家標準(CNS ) A4· ( 210X297公釐) 一—~' (請先閲讀背面之注意事項再填寫本頁) 、訂 經濟部智慧財產局員工消費合作社印製 498539 A7 B7 五、發明説明（3) (請先閱讀背面之注意事項再填寫本頁) 當鄰接之時鐘脈衝訊號R 1及R 3之電壓之遷移時受由浮 遊電容所致之交串失真（Crosstalk)之影響而發生電壓變 動。而此變動量AV係浮遊電容Cp愈大而隨著愈大。又在 於時鐘脈衝訊號中，該遷移點之資訊很重要，因此在於遷 移點近傍之交串失真係對於時鐘脈衝訊號之精度有非常大 之影響。 爲了發生高速之小振幅串聯訊號起見，使用高週波數 之多相時鐘脈衝訊號乃必要者，惟使用具有高的週波數之 多相時鐘脈衝訊號時，即如第3 B圖所示之多相時鐘脈衝 訊號之相位時間差t。會變小，因此於鄰接於時鐘脈衝訊號 R 1及R 3之遷移時之交串失真之電壓變動，由而時鐘脈 衝訊號R 2之遷移波形會容易劣化。所以發生高速之小振 幅串聯訊號之電路中浮遊電容C P係盡量設計成小爲宜。 經濟部智慧財產¾員工消費合作社印製 爲了使浮遊電容C P變小起見，可考慮採取例如第 4 A圖所示擴開多相時鐘脈衝訊號之配線間之間隔之手法 。第4 A圖係表示將多相時鐘脈衝訊號之配線間隔使之成 爲2倍而令浮遊電容減半之例子。惟依此手法時，即多相 時鐘脈衝訊號之配線領域會增大。 又欲使鄰接之時鐘脈衝配線間之靜電結合起見，可以 考慮如第4 B圖所示之，在於相鄰接之時鐘脈衝配線之間 配置別的配線之手法。第4 B圖乃表示在於相鄰接之時鐘 脈衝配線間配置新的配線，而將該新的配線接地之例子。 或對於新的配線供給安定之電位亦可以。依此種手法時得 將相鄰之時鐘脈衝配線間靜電的予以遮蔽以資防止由於鄰 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 6 498539 A7 __B7 五、發明説明（4 ) 接之時鐘脈衝訊號之遷移而發生之時鐘脈衝訊號之波形之 劣化。惟依此手法時須要爲了配置新的配線之領域，仍然 使多相時鐘脈衝訊號之配線領域增大。 另一方面爲了實現高速之串聯通訊，具有等相位差之 多相時鐘脈衝訊號之數乃今後有愈來愈增加之傾向。因此 以上述之習用之手法來配線多相時鐘脈衝訊號即必須要有 寬宏之配線領域，而有半導體基板面積增大之問題。由這 些情形因而對於不致於擴大配線領域地防止多相時鐘脈衝 訊號之波形之劣化之半導體積體電路之要求很殷切。 (發明之揭示） 於是鑑於上述之點，本發明之目的乃提供一種，自多 段之差動環狀振盪電路而將具有等相位差之多相時鐘脈衝 訊號供給於他之電路時，抑制序多相時鐘脈衝訊號之配線 間之由靜電結合所致之波形劣化，且以盡量小之領域而可 以配線多相時鐘脈衝訊號之半導體積體電路者。 爲了解決上述之課題，本發明之半導體積體電路乃具 備有：環狀的被連接以資實施振盪動作之複數段之放大電 路，及藉由依擄複數段之放大電路之輸出訊號中之規定之 輸出訊號來實施邏輯運算以資輸出負載之不是0.5之複 數之相位不同之邏輯電路，以及分別傳送邏輯電路所輸出 之複數之時鐘脈衝訊號之複數之配線。 依本發明時，得不增加多相時鐘脈衝訊號之配線領域 地防止藉由浮遊電容所致之多相時鐘脈衝訊號之波形之劣 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ， (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產笱員工消費合作社印製 498539 A7 B7 五、發明説明（5 ) 化者。 - 本發明之利點及特徵乃將下述之詳細之說明及附圖相 關連的予以考察就能淸楚。 在下述之附圖中，相同之標號就是表示相同之構成要 素。 (爲實施發明之最佳形態） 第5圖表示本發明之第1實施形態之半導體積體電路 之構成。 如第5圖所示，本半導體積體電路乃包含有輸出多相 時時鐘脈衝訊號之電壓控制差動環狀振盪電路5 0 0，及 依據此多相時鐘脈衝訊號而將輸入之並聯資料變換爲串聯 資料之並聯一串聯變換電路6 0 0。又並聯一串聯變換電 路6 0 0係設置於此半導體積體電路外部亦可以。 電壓控制差動環狀振盪電路5 0 0乃包含有：實施振 盪動作之N段之延遲差動反轉放大電路ΙΌ 1 a， 10 1b，……及依據延遲差動反轉放f霄路1 .0 1 a， 1 0 1 t)，……之輸出訊號而實施例釋輯運算以資輸出Μ 相之時鐘脈衝訊號之邏輯電啤5 〇 2 a，5 0 2 b， 5 0 2 c，……。通常N乃以正之雙數爲合宜，Μ係以2 以上Ν以下之雙數爲宜。本例乃N = Μ = 1 〇之情形爲例 做說明。 各個延遲差動反轉放大電路1 〇 1 a〜1 〇 1 j乃將 放大賦加於非反轉輸入之訊號與賦加於反轉輸入之訊號之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）~— -8 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 498539 A7 B7 五、發明説明（6 ) 差所獲得之差動訊號而供給於非反轉輸出及反轉輸出，延 遲差動反轉放大電路1 〇 1 a〜1 〇 1 j乃，以前段之非 反轉輸出係連接於後段之反轉輸入，前段之反轉輸出係連 接於後段之非反轉輸入狀地環狀的被連接而成。惟延遲差 動反轉放大電路1 0 1 j之非反轉輸出係連接於延遲差動 反轉放大電路1 0 1 a之非反轉輸入，而延遲差動反轉放 大電路1 0 1 j之反轉輸出係連接於延遲差動反轉放大電 路1 0 1 a之反轉輸入。由而將環一周時訊號之相位將會 反轉者。於各個延遲差動反轉放大電路1 01 a〜 1 0 1 j之各延遲時間乃藉由所賦加之控制電壓或控制電 流所控制。由而可以調整電壓控制差動環狀振盪電路 5 0 0之振盪週波數也。 本實施形態中，邏輯電路乃由Μ個之及（A N D )閘 502a〜502j所構成。及閘502a之一方之輸入 係連接Μ延遲差動反轉放大電路1 0 1 a之反轉輸出，另 一方之輸入係連接於延遲差動反轉放大電路1 0 1 e之非 反轉輸出。又及閘5 0 2 b之一方之輸入係連接於延遲差 動反轉放大電路1 0 1 c之反轉輸出另一方之輸入係連接 於延遲差動反轉放大電路1 0 1 g之非反轉輸出。以下及 閘5 0 2 c〜5 0 2 j也同樣地被連接。如上所述及閘. 5 0 2 a〜5 0 2 j乃輸出如第6圖所示之多相時鐘脈衝 訊號S 1〜S 1 〇。

第6圖中，當時鐘脈衝訊號之於高水平期間爲a ’時 鐘脈衝訊號之週期爲B。時鐘脈衝訊號之負載D = A / B 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) " _ 9 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 498539 A7 ___B7_ 五、發明説明（7) 乃以下式表示 D = ( 〇 · 5 — 2 / N )……(1 ) 本例中N = l〇時，由（1)式D = 〇 · 3<0 · 5。 所以當一方之訊號之輸出電壓係低水平（本實施形態 即定爲接地電位）之期間，另一方之訊號即由低水平遷移 至高水平，或從高水平遷移至低水平地，得將二個時鐘脈 衝配線予以組合。本實施形態中係使用配線之組（S 1， S 6 )，（S2，S7)，（S3，S8)，（S4， S 9 )，（S5，S10)。 在於上述配線之組之中將配線之組（S 1，S 6 )之 配置例表示於第7 A圖，第7 A圖中，將時鐘脈衝訊號 S 1之配線與時鐘脈衝訊號S 6之配線之能並行的將這些 配線配置於半導體基板上，又在於這些配線之外側配置靜 電遮蔽用之接地配線（G N D。又第7 B圖係表示第7 A 圖之配置例之時鐘脈衝訊號S 1及S 6之電壓波形。 如前面所述，配線之組（S 1，S 6 )乃一方之時鐘 脈衝訊號之成爲低水平J接地電位）之期間另一方之時鐘 、脈衝訊號會遷移之組合。按成爲接地電位之時鐘脈衝配線 乃對於交串失真源之阻抗而具有充分低之阻抗，因此可以 達成與接地配線G N D同樣可以達成靜電遮蔽之職責。例 如時鐘脈衝訊號S 6爲接地電位時，時鐘脈衝訊號S 1之 本紙張尺度適用中國國家標準（CNS ) A4規格(21〇Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -10 - 498539 A7 B7 五、發明説明（8 ) 配線乃由接地配線G N D及時鐘脈衝訊號S 6之配線所遮 蔽，所以如第7 B圖所示在該期間雖有時鐘脈衝訊號S 1 遷移，而在該時點波形沒有發生歪變。 同樣在於其他配線之組中亦，當一方之配線之時鐘脈 衝訊號之在於低水平之期間，實質上與遮蔽另一方之配線 等效者。所以如上述地各配線之組地介著接地配線而配置 時鐘脈衝配線由而可以防止由配線間之電容結合所致之多 相時鐘脈衝訊號之波形之歪變也。 第8 A圖表示本實施形態之多相時鐘脈衝訊號之配線 ，爲了比較在於第8 B圖表示之以往之多相時鐘脈衝訊號 之配線之例子。 如第8 A圖所示，在於本實施形態中，配線之組（ S 1，S 6 ) ，（ S 2，S 7 ) ，（ S 3，S 8 )， (S4，S9) ， （S5，S1〇）中，在半導體基板上 使二個時鐘脈衝訊號配線之互相能並行地予以配置，又在 各個配線之組之中配置有接地配線G N D。另一方面如第 8 B圖所示在於先前之例乃將各個時鐘脈衝配線R 1〜 R 1 0與接地配線G N D交互地配置於半導體基板。比較 第8 A圖及第8 B圖時，即在於本實施形態中與比較例比 較時，在於半導體基板上所佔之配線之面積係被削減2 5 %程度。 下面說明本發明之第二實施形態之半導體積體電路。 本發明之第2實施形態乃，在於第5圖所示之N段之 電壓控制差動環狀振盪電路中，設N= 1 2者。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公羡) ： -11 - (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產咼員工消費合作社印製 498539 A7 ___ B7_ 五、發明説明（9 ) 第9圖表示從12段之電壓控制差動環狀振盪電路所 輸出之多相時鐘脈衝訊號S1〜S12之電壓波形。 本實施形態中各個之時鐘脈衝訊號之負載D乃，由（ 1 )式而D = 0 · 1 6 7。所以將時鐘脈衝配線各3個予 以組合，在於各組中有一個時鐘脈衝訊號之遷移時可以使. 其他2個之時鐘脈衝訊號一齊成爲低水平。例如本實施形 態中，使用配線之組（S 1，S 5，S 9 ) ，（ S 2， S6，S10)，（S3，S7，S11)，（S4， S8，S 1 2)而將時鐘脈衝訊號各3個予以組合，由而 在於全部之配線之組中一個時鐘脈衝訊號之遷移時，可以 使其他之時鐘脈衝訊號經常呈顯爲低水平也。 第1 Ο A圖表示本實施形態之半導體積體電路之多相 時鐘脈衝訊號之配線。 如第1 Ο A圖所示，將配線之組（S 1，S 5，S 9 )，（S2，S6，Sl〇)，（S3，S7，S11) ，（S 4，S 8，S 1 2 )中，將三個時鐘脈衝配線互相 並行的配置於半導體基板上，再在於各個配線之組之間， 配置了接地配線G N D。 第1 Ο B圖表示本實施形態之半導體積體電路之時鐘 脈衝訊號S 1，S 5，S 9之電壓波形。如第1 〇 B圖所 示，當時鐘脈衝訊號S 5之遷移時，時鐘脈衝訊號S 1及 S 9係經常呈低水平，因此時鐘脈衝訊號S 5之配線乃實 質上由時鐘脈衝訊號S 1及S 9之配線所遮蔽，而在該時 點看不、出時鐘脈衝訊號S 5之電壓波形之歪變。又時鐘脈 本紙張尺皮適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 線 1Γ 經濟部智慧財產局員工消費合作社印製 -12- 498539 A7 ___B7 _ 五、發明説明（1〇) (請先閲讀背面之注意事項再填寫本頁) 衝訊號S 1或S 9之欲遷移時由於時鐘脈衝訊號之S 5係 經常低水平，因此時鐘脈衝訊號S 1或S 9之配線係實質 上由時鐘脈衝訊號S 5之配線及接地配線G N D所遮蔽。 如上所述依本實施形態時，與交互的配置時鐘脈衝配 線及接地配線之先前技術之配線做比較時，將半導體基板 上所佔之配線之面積可以削減3 6 %程度。 下面說明本發明之第3實施形態之半導體積體電路。 本發明之第3實施形態乃第5圖所示之N段之電壓控 制差動環狀振盪電路中，設N= 1 6者。 第1 1圖表示從1 6段之電壓控制差動環狀振盪電路 所輸出之多相時鐘脈衝訊號S 1〜S 6之電壓波形。本實 施形態中，各個之時鐘脈衝訊號之負載D乃由（1 )式而 成爲 D = 〇 · 125。 經濟部智慧財產苟員工消費合作社印製 所以將時鐘脈衝配線各4個地予以組合，在於各組中 有1個時鐘脈衝訊號遷移時，其他3個之時鐘脈衝訊號即 可以使之成爲低水平。例如本實施形態中使用配線之組（ S1，S5，S9，S13)，（S2，S6，S10, s 1 4 ) ，（S3，S7，S11，S15) ，（S4, S 8，S 1 2，S 1 6 )而將時鐘脈衝訊號各四個予以組 合。 第12A圖表示本實施形態之半導體積體電路之多相 時鐘脈衝訊號之配線。 如第1 2 A圖所示，在於配線之組（S 1，S 5， S9，S13) ， （S2，S6'S10，S14)，（ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 -13- 498539 A7 _ B7_ 五、發明説明（11 ) S3，S7，S11，S15) ，（S4，S8，S12 ，S 1 6 )中以四個時鐘脈衝配線之互相呈並行地配置於 半導體基板上，再在各個配線之組之間配置了接地配線 G N D。 第1 2 B圖表示本實施形態之半導體積體電路之時鐘 脈衝訊號SI，S5，S9，S13之電崖波形。如第 1 2 B圖所示，一個時鐘脈衝訊號遷移時，其他三個之時 鐘脈衝訊號係由於經常呈低水平，因此遷移之時鐘脈衝訊 號之配線乃由鄰接之時鐘脈衝配線所遮蔽，而在該時點中 看不出時鐘脈衝訊號之電壓波形之歪變。 如上所述，依本實施形態時，與將時鐘脈衝配線與接 地配交互的予以配置之先前技術之配線比較時，得將半導 體基板上所佔之配線面積削減3 7 %程度也。 在於上述之實施形態中，做爲防止配線之各組之靜電 結合之訊號之劣化之手段而採取於各配線之組之間配置了 靜電遮蔽用之接地配線爲例。惟防止各配線之組之間之訊 號之劣化並不侷限於此手法，使用、其他之手法時本發明仍 然有效者。此種手法之其他例子乃，例如加大各配線之組 與各配線之組之間距離，以資減少相鄰接之配線之組之間 之浮遊電容之手法等等。 再者，在於上述之實施形態中，以使用電壓控制差動 環狀振盪電路爲例做說明，而本發明乃只要是發生具有等 相位差之多相時時鐘脈衝訊號之振盪電路，就任何振盪電 路均有效且可能實現者。 本紙張尺度適用中關家標準（CNS ) A4規格（21GX297公釐) 一 ^ ' -14 - (請先閱讀背面之注意事項再填寫本頁) 訂

1T 經濟部智慧財產局員工消費合作社印製 498539 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（12) 如上所述，本發明乃不侷限於使用於電壓控制差動環 狀振盪電路，在於申請專利範圍所記述之範圍內自由地可 以變形變更者。 依本發明時，一方面可以削減在多相時鐘脈衝訊號之 配線所必要之半導體基板上之面積，一方面可以抑制由多 相時鐘脈衝配線之由靜電結合所致之波形之劣化者。 (產業上之利用可能性） 本發明乃可能利用於發生具有等相位差之多相時鐘脈 衝訊號之包含多段之環狀振盪電路之半導體積體電路也。 圖式之簡單的說明 第1圖表示於以往之半導體積體電路所使用之電壓控 制差動環狀振盪電路之構成之電路圖。 第2圖表示第1圖所示之電壓控制差動環狀振盪電路 所輸出之多相時鐘脈衝訊號之電壓波形之圖。 第3 A圖表示以往之半導體積體電路內之多相時鐘脈 衝訊號之配線，及等效的表示這些配線間之浮遊電容圖。 第3 B圖表示介著浮遊電容之交串失真之使時鐘脈衝 訊號之電壓波形劣化之情況之圖。 第4 A圖及第4 B圖係在於以往之半導體積體電路中 ，爲了防止多枏時鐘脈衝訊號之波形之劣化Μ變更之配線 之圖。 第5圖係表示本發明之第1實施形態之半導體積體電 (請先閲讀背面之注意事項再填寫本頁) 訂— -Η. 線 本紙張尺度適用中國國家標準（CMS ) Α4規格（210Χ297公釐） 498539 A7 _B7_ 五、發明説明（13) 路之構成之圖。 (請先閲讀背面之注意事項再填寫本頁) 第6圖係表示從第5圖所示之電壓控制差動環狀振盪 電路所輸出之多相時鐘脈衝訊號之電壓波形之圖。 第7 A圖係表示本發明之第1實施形態之半導體積體 電路之配線之配置例之圖。 第7 B圖係表示第7 A之配置例之時鐘脈衝訊號之電 壓波形之例之圖。 第8 A係表示本發明之第1實施形態之半導體積體電 路之多相時鐘脈衝訊號之配線之圖。 第8 B係表示以往之半導體積體電路之多相時鐘脈衝 訊號之配線之例之圖。 第9圖表示從包含於本發明之第2實施形態之半導體 積體電路之電壓控制差動環狀振盪電路輸出之多柑時鐘脈 衝訊號之電壓波形之圖。 第1 Ο A圖表示本發明之第2實施形態之半導體積體 電路之多相時鐘脈衝訊號之配線之圖。 第1 Ο B圖表示第1 〇 A圖之配線之多相時鐘脈衝之 電壓波形之圖。 經濟部智慧財產局員工消費合作社印製 第1 1圖表示從本發明之第3實施形態之半導體積體 電路所含之電壓控制差動環狀振盪電路所輸出之多相時鐘 脈衝訊號之電壓波形之圖。 第12A圖表示本發明之第3實施形態之半導體積體 電路之多相時鐘脈衝訊號之配線之圖。 第1 2 B圖表示第1 2 A圖之配線之多相時鐘脈衝訊 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 一 -16 - 經濟部智慧財產局員工消費合作社印製 498539 A7 B7 五、發明説明（14) 號之電壓波形之圖。 元 件 對照表 1 〇 0 電 壓 控 制 差 動 1¾ 狀 振 、>邑 盪 電 路 1 0 1 a〜j 延 遲 差 動 反 轉 放 大 電 路 1 0 2 a〜j 輸 出放 大 電 路 5 〇 〇 電 壓 控 制 差 動 狀 振 盪 電 路 5 〇 2 a〜5 0 2 j 邏 輯 電 路 6 0 0 並 聯 —* 串 聯 變 換 電 路 〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

1. 經濟部智慧財產局員工消費合作社印製 498539 A8 B8 C8 D8 々、申請專利範圍 1·一種半導體積體電路，具備有： 環狀的連接以資實施振盪動作之複數段之放大電路， 及 依據上述複數段之放大電路之輸出訊號之內之規定之 輸出訊號而實施邏輯運算以資輸出負載之非0·5之複數 之相位不同之時鐘脈衝訊號之邏輯電路，及 分別傳送上述邏輯電路所輸出之複數之時鐘脈衝訊號 之複數之配線，爲其特徵者。 2 ·如申請專利範圍第1項之所述之半導體積體電路 ，其中再具備依據上述複數之時鐘脈衝訊號，而將所輸入 之並聯資料變換爲串聯資料之並聯一串聯變換電路者。 3 ·如申請專利範圍第1項之所述之半導體積體電路 ，其中 上述複數段之放大電路之各個係將賦加於非反轉輸入 之訊號與賦加於反轉輸入之訊號之差予以放大所得之差動 訊號供給於非反轉輸出及反轉輸出者。 4 ·如申請專利範圍第1項之所述之半導體積體電路 ，其中 上述複數段之放大電路之各個之延遲時間乃由控制電 壓及控制電流之中之一方所控制者。. 5 ·如申請專利範圍第1項之所述之半導體積體電路 ，其中 以N爲正之雙數，Μ爲2以上N以下之雙數時，上述 複數段之放大電路係由Ν段之差動電路所構成，而上述邏 本紙張ΛΑ適用中關家揉率（CNS ) ( 210X297公釐). · ^ 訂 線" (請先閲讀背面之注意事項再填寫本頁) 498539 A8 B8 C8 D8 六、申請專利範圍 輯電路係輸出Μ個之相位不同之時鐘脈衝訊號者。- (請先閲讀背面之注意事項再填寫本頁) 6 ·如申請專利範圍第5項之所述之半導體積體電路 ，其中 上述邏輯電路乃包含，各個係藉由求得上述複數之放 大電路之輸出訊號中之二個之輸出訊號之邏輯積以資輸出 時鐘脈衝之Μ個之及閘者。 7 .如申請專利範圍第1項之所述之半導體積體電路 ，其中 第1之配線，及當上述第1配線之電位係第1之電位 與第2電位之間來遷移時，該具有第2電位之配線乃互相 平行的被配置者。 8 .如申請專利範圍第7項之所述之半導體積體電路 ，其中 上述第2電位係接地電位者。 9 .如申請專利範圍第1項之所述之半導體積體電路 ，其中 經濟部智慧財產局員工消費合作社印製 第1之配線，及當上述第1之配線之電位之在於第1 之電位與第2電位之間而遷移時，該具有第2之電位之至 少一個之配線係構成配線之組，而包含於上述組之配線與 不包含於上述之配線之間之距離係較包含於上述組之鄰接 之二個之配線間之距離大者。 1 〇 ·如申請專利範圍第9項之所述之半導體積體電 路，其中 上述第2之電位係接地電位者。 I紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐1 - 19 - : 498539 A8 B8 C8 P8___ 々、申請專利範圍 1 1 ·如申請專利範圍第9項之所述之半導體積體電 路，其中 含於上述組之配線與不含於上述組之配線之間’配置 有別之配線者。 12·如申請專利範圍第10項之所述之半導體積體 電路，其中 上述別之配線係被接地者。 1 3 ·如申請專利範圍第1項之所述之半導體積體電 路，其中 以N爲正之雙數，Μ爲2以上N以下之雙數時上述複 數段之放大電路乃由Ν段之差動電路所構成’而上述邏輯 電路係輸出負載係（0 · 5 - 2 / Ν )以下之Μ個之相位 不同之時鐘脈衝訊號者。 1 4 ·如申請專利範圍第1 3項之所述之半導體積體 電路，其中 上述邏輯電路之各個乃包含藉由求出上述複數之放大 電路之輸出訊號之中之二個之輸出訊號之邏輯積由而輸出 時鐘脈衝訊號之Μ個之及閘者。 1 5 .如申請專利範圍第1 3項之所述之半導體積體 電路，其中 第1之配線，及當上述第1之配線之電位之在於第1 之電位與第2之電位之間而遷移時，具有第2之電位之第 2之配線係互相並行的被配置者。 1 6 ·如申請專利範圍第1 5項之所述之半導體積體 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -20 - (請先閲讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 498539 經濟部智慧財產局員工消費合作社印製 A8 Β8 C8 D8六、申請專利範圍 電路，其中 上述第2之電位係接地電位者。 i 7 ·如申請專利範圍第1 3項之所述之半導體積體 電路，其中 第1之配線，及當上述第1之配線之電位之在於第1 之電位與第2電位之間而遷移時，該具有第2之電位之至 少一個之配線係構成配線之組，而包含於上述組之配線與 不包含於上述之配線之間之距離係較包含於上述組之鄰接 之二個之配線間之距離大者。 1 8 ·如申請專利範圍第1 7項之所述之半導體積體 電路，其中 上述第2電位係接地電位者。 1 9 .如申請專利範圍第1 7項之所述之半導體積體 電路，其中 在包含於上述組之配線與不包含於上述組之配線之間 配置有別的配線者。 2 0 ·如申請專利範圍第1 9項之所述之半導體積體 電路，其中 上述別之配線係被接地者。 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 -