JP2002043905A - 多相クロック発生回路 - Google Patents

多相クロック発生回路

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JP2002043905A JP2000226825A JP2000226825A JP2002043905A JP 2002043905 A JP2002043905 A JP 2002043905A JP 2000226825 A JP2000226825 A JP 2000226825A JP 2000226825 A JP2000226825 A JP 2000226825A JP 2002043905 A JP2002043905 A JP 2002043905A
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Abstract

(57)【要約】 【課題】本発明は,等位相差の多相の副クロックを,N 段
の電圧または電流制御差動リング発振回路から引き出す
応用において,多相の副クロック配線間の寄生効果であ
るカップリングによる信号波形の劣化がなく且つ少ない
面積で多相の副クロックを配線することを可能とした電
圧または電流制御差動リング発振回路を実現することを
目的とする. 【解決手段】本発明の電圧または電流制御差動リング発
振回路は,多相副クロックを,副クロック信号のデューテ
ィ比を D = (0.5 - 2/N) 以下になるように一度整形す
ることで,多相副クロック信号からそれぞれ一方の信号
が第一の電圧期間の間だけ他方の信号が第一と第二の電
圧間を遷移するような組合せを対として選択することが
出来るようになり,前記対の信号が互いが並行するよう
に半導体基板上に配線しすることで,多相の副クロック
の配線に必要な半導体基盤上の面積を削減しつつ,多相
の副クロック配線のカップリングによる信号波形の劣化
を抑えることが出来るようになる.

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は,電圧または電流制
御差動リング多相発振回路に係り,特にその多相信号の
生成と配線の引き回しに関するものである.
【０００２】
【従来の技術】最近,装置間の信号伝送には高速の小振
幅シリアル信号を使うようになっている.これはディジ
タル信号をパラレルに転送するのに対し,僅かなケーブ
ル数で済むのに加えてディジタル信号の転送で発生する
EMI を抑制することが近年より重要になってきている
ことによる.このような,高速のシリアル通信を実現する
際には,装置内部でのパラレル-シリアル変換の為にベー
スクロックと等しく位相がずれた多相の副クロックの発
生が必須である.多段の遅延差動反転増幅回路をリング
状に接続した電圧または電流制御差動リング発振回路
は,等位相の多相副クロックを多段のリング発振回路か
ら容易に引き出すことが出来る為,この応用に最適な回
路であるが,高速のリング発振回路から正確に同じく位
相がずれた副クロックをパラレル-シリアル変換回路ま
で配線する場合に,配線間のカップリングによる影響を
均一にする必要がある.
【０００３】従来は,正確に同じく位相がずれた副クロ
ックの配線に際しては,配線間のカップリングによる影
響を抑える為に,最小の配線間距離よりも広い幅だけ離
して配線したり,それぞれの副クロックの間の配線間の
カップリングを絶縁する目的で全ての配線間に別の信号
を配線していた.
【０００４】一方,高速のシリアル通信を実現する為に
等しく位相がずれた多相の副クロック出力の本数は増加
する傾向にあり,多数の相の副クロック出力を配線する
際に従来技術を使った場合は副クロックの配線に広い領
域が必要となり,大きな半導体基板面積を必要とすると
いう問題があった.
【０００５】
【発明が解決しようとする課題】等位相差の多相の副ク
ロックを,N 段の電圧または電流制御差動リング発振回
路から引き出す応用において,多相の副クロック配線の
カップリングによる信号波形の劣化を抑え,且つ副クロ
ックを極力少ない領域で配線可能な高速のリング発振回
路を実現することを目的とする.
【０００６】
【課題を解決するための手段】本発明の電圧または電流
制御リング発振回路から m 本の多相副クロック配線を
引き出す際に,それぞれの副クロック信号のデューティ
比を D = (0.5 -2/N) 以下になるようにし,且つ m 本の
多相副クロック信号からそれぞれ一方の信号が第一の電
圧期間の間だけ他方の信号が第一と第二の電圧間を遷移
するような組合せを対として選択する.多相の副クロッ
クを配線する際は,前記対の信号が互いが並行するよう
に半導体基板上に配線し,対と対の間の信号に関しての
みカップリングによる信号の劣化を保証する手段を持つ
ことを特徴とする.
【０００７】
【発明の実施の形態】以下,図面を参照して本発明の一
実施例の詳細を説明する.
【０００８】
【実施例】第1図は,この発明の実施形態に係る半導体集
積回路装置の回路図であり,N = 10段の電圧制御差動リ
ング発振回路の例である.
【０００９】第1図に示す,電圧制御差動リング発振回路
において, 101a-101j は遅延差動反転増幅回路であり 1
02a-102j は多相の副クロックの出力増幅装置である.
【００１０】第1図に示すように,それぞれの遅延差動反
転増幅回路 101a-101j を接続することで 102a-102j か
ら多相の副クロックの出力 S1,S2,...,S10 を得る事が
出来る.
【００１１】第2図には,第1図に示された 10 段の電圧
制御差動リング発振回路から得られる S1 から S10 ま
での多相の副クロックの出力の電圧波形が示されてい
る.尚図では横軸が時間,縦軸が電圧を示している.それ
ぞれの副クロック信号のデューティ比は D = A/B = 0.5
である.
【００１２】第3a図には,S1,S2,S3 の三本の副クロック
の半導体基板上での配線の様子と等価カップリング容量
を図示している.第3b図では S1 と S3 との間のカップ
リング容量が S2 信号の電圧波形を劣化させる様子を示
している.
【００１３】第3b図に示した S2 信号の電圧波形は,隣
り合う信号線 S1,S3 が遷移する場合にカップリングに
より電圧変動の影響を受ける.この変動量 v はカップリ
ング容量である Cp が大きい程大きい.
【００１４】高速の小振幅シリアル信号発生の応用で
は,高い発振周波数の多相の副クロックが必要であるが,
高周波数の応用では多相の副クロックの位相時間差:t0
が小さい為に,第3b図に示すように隣り合う信号線 S1,S
3 が遷移する際のカップリングによる電圧変動により S
2 自身の遷移電圧波形が劣化してしまう.従って高速の
小振幅シリアル信号発生装置の応用場面ではカップリン
グ容量であるCp を出来るだけ小さくするような設計が
求められる.
【００１５】カップリング容量による信号波形の劣化を
防ぐ為に,図4a に示すように多相の副クロックの信号線
のそれぞれの配線間距離を倍に取る事でカップリング容
量を半減させることが出来る,しかしながら副クロック
の信号線の配線領域が倍増してしまう欠点がある.また,
隣り合う信号線 S1,S3 が遷移することで生じる副クロ
ックの信号波形の劣化を防ぐ方法として,図4b に示すよ
うに多相の副クロックの信号線のそれぞれの配線間を静
電絶縁する為に新たな信号線を配線しその信号を接地も
しくは安定な電位で給電することにより副クロックの信
号の劣化を防ぐことが出来るが,新たな信号線を導入す
る必要がある為に同様に副クロックの信号線の配線領域
が倍増してしまう欠点がある.
【００１６】本願によれば,副クロックの信号線の配線
領域を倍増させることなく,カップリング容量による副
クロックの信号波形の劣化を防ぐ事が可能となる.以下
実施例をもとに本願の多相副クロックの生成と配線方法
に関して説明する.
【００１７】第5図は m = 10 相の多相の副クロックを
選択する為に N = 10 段の電圧制御差動リング発振回路
と 101a-101j,それぞれの副クロック信号のデューティ
比を D = (0.5 - 2/N) にして出力するゲート回路付き
の多相の副クロックの出力増幅装置 502a-502j で構成
された実施例の例であり,多相の副クロックの出力 S'1,
S'2,...,S'10 を得る事が出来る.
【００１８】第6図には 第5図に示された 10段の電圧制
御差動リング発振回路の実施例でから得られる S'1 か
ら S'10 までの多相の副クロックの出力の電圧波形が示
されている.それぞれの副クロック信号のデューティ比
は D = A/B = 0.3 になっているので,S'1/S'6, S'2/S'
7, S'3/S'8, S'4/S'9 と S'5/S'10 の組合せでは,それ
ぞれ一方の信号が Lo の電圧期間の間だけ他方の信号が
遷移するような対の組合せを選択できる.
【００１９】第7a図は,S'1/S'6 対を互いが並行するよ
うに半導体基板上に配線し,その外側にシールド用の接
地線を配置した場合の実施例である.
【００２０】第7b図には信号の電圧波形を示している
が,前述したように,S'1/S'6 対は,それぞれ一方の信号
が Lo の電圧期間の間だけ他方の信号が遷移するような
対の組合せであるので,副クロック配線のカップリング
による信号波形のひずみは,それぞれの信号が Lo の電
圧期間の間だけに現れる為に,遷移波形の劣化は生じて
いない.
【００２１】従来例の半導体基板上の配置を第8a図に示
し,第8b図に本実施例の配線例を示す.本実施例により約
25%程半導体基板上の必要な面積を少なく出来る.
【００２２】第9図には 12段の電圧制御差動リング発振
回路の場合の第二の実施例から得られる S'1 から S'12
までの多相の副クロックの出力の電圧波形が示されて
いる.それぞれの副クロック信号のデューティ比は D =
A/B = 0.167 になっているので, S'1/S'5/S'9, S'2/S'6
/S'10, S'3/S'7/S'11, と S'4/S'8/S'12, の組合せで
は,それぞれ一方の信号が Lo の電圧期間の間だけ他方
の信号が遷移するような三本の信号線からなる対の組合
せを選択できる.
【００２３】第10a図は,第二の実施例の場合の多相の副
クロックの配置を示している.本実施例の場合,従来方式
に比較して約 36% の面積削減が可能となっている.ま
た,S'1/S'5/S'9 の信号波形を第10b図に示している.
【００２４】第11図には 16段の電圧制御差動リング発
振回路の場合の第三の実施例から得られる S'1 から S'
16 までの多相の副クロックの出力の電圧波形が示され
ている.それぞれの副クロック信号のデューティ比は D
= A/B = 0.125 になっているので, S'1/S'5/S'9/S'13,
S'2/S'6/S'10/S'14, S'3/S'7/S'11/S'15, とS'4/S'8/S'
12/S'16, の組合せでは,それぞれ一方の信号が Lo の電
圧期間の間だけ他方の信号が遷移するような四本の信号
線からなる対の組合せを選択できる.
【００２５】第12a図は,第三の実施例の場合の多相の副
クロックの配置を示している.本実施例の場合,従来方式
に比較して約 37% の面積削減が可能となっている.ま
た,S'1/S'5/S'9/S'13 の信号波形を第12b図に示してい
る.
【００２６】なお,第一から第三の実施例において,第8b
図,第10a図,第12a図には,選択した信号対の間にシール
ド用の接地線を配置した場合の実施例を示してあるが,
選択した信号線対同士の間のカップリングによる信号の
劣化を防ぐ適当な手段を使った場合においても本発明は
有効である.また,本実施例は電圧制御差動リング発振回
路からの多相副クロック配線に関して説明しているが,
等位相差の多相クロックであれば,どのような発振回路
を用いた場合でも,有効且つ実現可能なものであり,本発
明は電圧制御差動リング発振回路に限定されることな
く,特許請求の範囲に記載される範囲内で自由に変形・
変更可能である.
【００２７】以上本発明は実施例に基づいて説明された
が,本発明は上述の実施例に限定されることなく,特許請
求の範囲に記載される範囲内で自由に変形・変更可能で
ある.
【発明の効果】本発明によれば,高速のシリアル通信を
実現する為に必要な等位相差の多相副クロックを,副ク
ロック信号のデューティ比を D = (0.5 - 2/N) 以下に
なるように一度整形することで,多相副クロック信号か
らそれぞれ一方の信号が第一の電圧期間の間だけ他方の
信号が第一と第二の電圧間を遷移するような組合せを対
として選択することが出来るようになり,前記対の信号
が互いが並行するように半導体基板上に配線しすること
で,多相の副クロックの配線に必要な半導体基板上の面
積を削減しつつ,多相の副クロック配線のカップリング
による信号波形の劣化を抑えることが出来るようにな
る.
【図面の簡単な説明】
【図１】本発明に係わる電圧制御差動リング発振回路
例.
【図２】多相副クロックの出力波形
【図３】副クロックの配線方法と副クロックの信号ひず
み波形例
【図４】従来方式と副クロックの配線方法の例
【図５】本発明に基づく第一実施例
【図６】第一の実施例の多相副クロックの出力波形
【図７】第一の実施例の副クロックの配線方法と副クロ
ックの信号波形例
【図８】第一の実施例の副クロックの配線方法と従来例
の比較
【図９】第二の実施例の多相副クロックの出力波形
【図１０】第二の実施例の副クロックの配線方法と副ク
ロックの信号波形例
【図１１】第三の実施例の多相副クロックの出力波形
【図１２】第三の実施例の副クロックの配線方法と副ク
ロックの信号波形例
【符号の説明】
100 … 電圧制御差動リング発振回路 101 … 遅延差動反転増幅回路 102 … 多相の副クロックの出力増幅装置 502 … ゲート回路付き遅延差動反転増幅回路

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】N を正の偶整数とし N 段の電圧もしくは
    電流制御差動リング発振回路から, 2 以上 N 以下の偶
    整数の m 本の同周波数で位相が異なる発振信号を出力
    する多相電流/電圧制御差動リング発振回路において,前
    記 m 本の出力信号はそれぞれの信号の第一の電圧期間
    と第二の電圧期間の比であるデューティ比が均等でない
    ことを特徴とする多相クロック発生回路.
  2. 【請求項２】請求項１において,多相出力信号からそれ
    ぞれ一方の信号が第一の電圧期間の間だけ他方の信号が
    第一と第二の電圧間を遷移する少なくとも二つの信号線
    からなる対の組合せを選択し,それらの信号線がお互い
    が並行するように半導体基板上に配置したことを特徴と
    する多相クロック発生回路.
  3. 【請求項３】請求項２において,並行に配置されたそれ
    ぞれの対と対の間の距離が対内の多相信号の距離よりも
    広いことを特徴とする多相クロック発生回路.
  4. 【請求項４】請求項２において,並行に配置されたそれ
    ぞれの対と対の間に別の信号線を配置したことを特徴と
    する多相クロック発生回路.
  5. 【請求項５】N を正の偶整数とし N 段の電圧もしくは
    電流制御差動リング発振回路から, 2 以上 N 以下の偶
    整数の m 本の同周波数で位相が異なる発振信号を出力
    する多相電流/電圧制御差動リング発振回路において,前
    記 m 本の出力信号はそれぞれの信号のデューティ比が
    D = 0.5 でないことを特徴とする多相クロック発生回
    路.
  6. 【請求項６】請求項５において,多相出力信号からそれ
    ぞれ一方の信号が第一の電圧期間の間だけ他方の信号が
    第一と第二の電圧間を遷移する少なくとも二つの信号線
    からなる対の組合せを選択し,それらの信号線がお互い
    が並行する様に半導体基板上に配置したことを特徴とす
    る多相クロック発生回路.
  7. 【請求項７】請求項６において,並行に配置されたそれ
    ぞれの対と対の間の距離が対内の多相信号の距離よりも
    広いことを特徴とする多相クロック発生回路.
  8. 【請求項８】請求項６において,並行に配置されたそれ
    ぞれの対と対の間に別の信号線を配置したことを特徴と
    する多相クロック発生回路.
  9. 【請求項９】N を正の偶整数とし N 段の電圧もしくは
    電流制御差動リング発振回路から, 2 以上 N 以下の偶
    整数の m 本の同周波数で位相が異なる発振信号を出力
    する多相電流/電圧制御差動リング発振回路において,前
    記 m 本の出力信号はそれぞれの信号のデューティ比が
    D = (0.5 - 2/N) 以下であることを特徴とする多相クロ
    ック発生回路.
  10. 【請求項１０】請求項９において,多相出力信号からそ
    れぞれ一方の信号が第一の電圧期間の間だけ他方の信号
    が第一と第二の電圧間を遷移する少なくとも二つの信号
    線からなる対の組合せを選択し,それらの信号線がお互
    いが並行するように半導体基板上に配置したことを特徴
    とする多相クロック発生回路.
  11. 【請求項１１】請求項１０において,並行に配置された
    それぞれの対と対の間の距離が対内の多相信号の距離よ
    りも広いことを特徴とする多相クロック発生回路.
  12. 【請求項１２】請求項１０において,並行に配置された
    それぞれの対と対の間に別の信号線を配置したことを特
    徴とする多相クロック発生回路.
  13. 【請求項１３】N を正の整数とし N 段の電圧もしくは
    電流制御差動リング発振回路から, 2 以上 N 以下の整
    数の m 本の同周波数で位相が異なる発振信号を出力す
    る多相電流/電圧制御差動リング発振回路において,前記
    m 本の出力信号はそれぞれの信号のデューティ比が D
    = (0.5 - 2/N) 以下であることを特徴とし,多相出力信
    号からそれぞれ一方の信号が第一の電圧期間の間だけ他
    方の信号が第一と第二の電圧間を遷移する少なくとも二
    つの信号線からなる対の組合せを一つ以上選択し,その
    信号線がお互いが並行するように半導体基板上に配置し
    たことを特徴とする多相クロック発生回路.
  14. 【請求項１４】請求項１３において,並行に配置された
    それぞれの対と対の間の距離が対内の多相信号の距離よ
    りも広いことを特徴とする多相クロック発生回路.
  15. 【請求項１５】請求項１３において,並行に配置された
    それぞれの対と対の間に別の信号線を配置したことを特
    徴とする多相クロック発生回路.
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