KR20030025197A - 불필요한 신호의 발생을 억제한 컴퓨터 - Google Patents

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Abstract

본 발명은 오동작의 원인이 되거나, 다른 전자기기에 방해를 주는 체배에 의한 고조파 등의 불필요한 신호를 발생시키지 않고, CPU(6)의 소비전류, 발열을 억제하는 것이다.
CPU(1)와, CPU(1)에 의하여 제어되는 복수의 주변장치(2, 3, 4)와, CPU(1)와 주변장치(2, 3, 4) 사이 및 주변장치(2, 3, 4) 상호간의 데이터전송용 버스(5)와, CPU(1)의 동작과 데이터전송을 위한 클록신호를 공급하는 클록신호원(6)을 구비하여 클록신호원을 PLL 신시사이저에 의하여 구성하고, PLL 신시사이저로부터 CPU용과, 버스용의 2개의 클록신호를 출력하여 클록신호 이외의 불필요한 신호의 발생을 억제하였다.

Description

불필요한 신호의 발생을 억제한 컴퓨터{COMPUTER WITH THE FUNCTION OF SUPPRESSING UNNECESSARY SIGNAL GENERATION}
본 발명은 컴퓨터에 관한 것으로, 특히 컴퓨터를 동작시키기 위한 클록신호원의 구성에 관한 것이다. 또 전력 절약기능을 가지는 컴퓨터에 관한 것이다.
퍼스널컴퓨터 등에 사용되는 종래의 클록신호원은 도 8에 나타내는 바와 같이 컴퓨터기기 내부에 설치된 기준발진기(110)와 체배기(111, 113)와의 조합에 의하여 구성되어 있었다. 도 8에 있어서, 기준발진기(110)는 수 MHz에서 발진하고, 발진신호는 제 1 체베기(111)에 의하여 수십배로 체배되어 적절한 주파수로 변환된다. 체베된 신호는 컴퓨터내의 버스(112)용의 클록신호로서 사용된다.
또 제 1 체배기(11)에 의하여 체배된 신호는, 제 2 체배기(113)에 의하여 더욱 높은 주파수로 체배된다. 제 2 체배기(113)는 컴퓨터의 CPU(114)내에 설치되어 있다. 제 2 체배기(113)에 의하여 체배된 신호는, CPU 코어(114a)용의 클록신호로서 사용된다.
또 노트형 퍼스널컴퓨터 등과 같이 전지구동되는 휴대형 컴퓨터에 있어서는 전원이 투입되고 있는 상태에도 불구하고 어느 일정시간 조작되지 않으면 전지의 소모를 방지하기 위하여 클록신호의 주파수를 내려 파워세이브모드로 전환되도록되어 있는 것이 있다.
상기 종래구성에서는 체배기에 의하여 체배된 신호를 클록신호로서 사용하고 있었기 때문에 도 9에 나타내는 바와 같이 소망의 주파수신호(A)(예를 들면 제 2 체배기의 출력신호) 외에 넓은 주파수범위에 걸쳐 많은 불필요한 신호(B)가 발생한다. 이 중에는 제 1 체배기나 제 2 체배기에 의하여 체배된 신호의 고조파가 포함된다. 이와 같은 불필요한 신호(B)는 컴퓨터내의 버스 등을 경유하여 여러가지의 회로에 진입하여 회로를 오동작시키는 원인으로 되어 있었다.
또 이 불필요한 신호(B)가 컴퓨터의 외부로 누설되어 다른 기기의 회로에 진입하여, 회로를 오동작시키는 원인으로 되어 있었다. 그 때문에 컴퓨터에는 불필요한 신호를 외부로 유출시키지 않도록 시일드를 충분히 하지 않으면 안되었다.
또 상기 종래의 구성에서는 도 8에 나타내는 바와 같이 CPU(114)내부에 제 2 체배기(113)를 내장하고 있기 때문에, CPU(114)의 소비전류, 발열량이 커서 CPU (114)에 방열판 등을 설치하여 방열할 필요가 있었다.
또 상기 종래구성에서는 체배기에 의하여 체배된 신호를 클록신호로서 사용하고 있었기 때문에 소망의 주파수신호 외에, 넓은 주파수에 걸쳐 많은 불필요한 신호가 발생한다. 이 중에는 제 1 체배기로부터 출력되는 불필요한 스퓨리어스나, 제 2 체배기로부터 출력되는 불필요한 스퓨리어스 등이 포함된다.
이와 같은 불필요한 신호는 퍼스널컴퓨터 등의 기기내의 버스 등을 경유하여 여러가지의 회로에 진입하여 회로를 오동작시키는 원인으로 되어 있었다.
또 퍼스널컴퓨터의 외부로 방사되어, 다른 전자기기에 방해를 주는 원인으로되어 있었다.
또 체배기는 증폭기의 비직선 특성을 이용하여 고조파를 발생하고, 그 중으로부터 필요한 주파수의 고조파를 인출하기 때문에 주파수를 전환하기 위한 구성이 복잡하게 되어 있었다.
따라서 본 발명에 있어서는 오동작의 원인이 되거나, 다른 전자기기에 방해를 주는 체배에 의한 불필요한 신호를 발생시키지 않고, CPU(114)의 소비전류, 발열을 저감하는 것을 목적으로 한다.
또 본 발명에 있어서는 고조파 등의 불필요한 신호가 아주 적은 클록신호를 사용할 수 있고, 또한 파워세이브모드시에 클록신호의 주파수를 간단하게 내릴 수 있도록 하는 것을 목적으로 한다.
도 1은 본 발명의 컴퓨터의 실시형태를 나타내는 블록구성도,
도 2는 본 발명의 컴퓨터에 사용하는 클록신호원의 블록구성도,
도 3은 본 발명의 컴퓨터에 사용하는 클록신호원의 다른 블록구성도,
도 4는 본 발명의 컴퓨터의 블록구성도,
도 5는 본 발명의 컴퓨터에 사용하는 클록신호원의 제 1 구성을 나타내는 회로도,
도 6은 본 발명의 컴퓨터에 사용하는 클록신호원의 제 2 구성을 나타내는 회로도,
도 7은 본 발명의 컴퓨터에 사용하는 클록신호원의 제 3 구성을 나타내는 회로도,
도 8은 종래의 컴퓨터의 클록신호원을 나타내는 블록구성도,
도 9는 종래의 컴퓨터에서 발생하는 불필요한 신호의 모양을 나타낸 도면이다.
※도면의 주요부분에 대한 부호의 설명
1 : CPU 2, 3, 4 : 주변장치
5 : 버스 6 : 클록신호원
6a : 위상비교기 6b : 기준발진기
6c : 전압제어발진기 6d : 분주기
6e : 저대역통과필터 6f : 분주기
10 : PLL 회로 1Oa : 위상비교기
1Ob : 저대역통과필터 1Oc : 전압제어발진기
1Od : 분주기 11 : 기준발진기
12 : 제 1 분주기 13 : 제 2 분주기
20 : PLL 회로 20a : 위상비교기
20b : 저대역통과필터 20c : 전압제어발진수단
20c1, 20c2 : 전압제어발진기 20d : 전환수단
20e : 제 1 분주기 21 : 제 2 분주기
30 : 제 1 PLL 회로 30a : 제 1 위상비교기
30b : 제 1 저대역통과필터 30c : 전압제어발진수단
30c1, 30c2 : 전압제어발진기 30d : 전환수단
30e : 제 1 분주기 40 : 제 2 PLL 회로
40a : 제 2 위상비교기 40b : 제 2 저대역통과필터
40c : 전압제어발진기 40d : 제 2 분주기
61 : 제 1 PLL 신시사이저 61a : 제 1 위상비교기
61b : 제 1 전압제어발진기 61c : 제 1 가변분주기
61d : 제 1 저대역통과필터 62 : 제 2 PLL 신시사이저
62a : 제 2 위상비교기 62b : 제 2 전압제어발진기
62c : 제 2 가변분주기 62d : 제 2 저대역통과필터
상기 과제를 해결하기 위하여 본 발명에 있어서는 CPU와, 상기 CPU에 의하여 제어되는 복수의 주변장치와, 상기 CPU와 상기 주변장치와의 사이 및 상기 주변장치상호간의 데이터전송용 버스와, 상기 CPU의 동작과 상기 데이터전송을 위한 클록신호를 공급하는 클록신호원을 구비하고, 상기 클록신호원을 PLL 신시사이저에 의하여 구성하였다.
또 상기 PLL 신시사이저는 주파수가 서로 다른 2개의 신호를 출력하고, 그 한쪽을 상기 CPU를 위한 클록신호로 하고, 다른쪽을 상기 데이터전송을 위한 클록신호로 하였다.
또 상기 PLL 신시사이저는 상기 한쪽의 신호를 출력하는 전압제어발진기와 상기 한쪽의 신호를 분주하는 분주기를 가지고, 상기 분주기로부터 상기 다른쪽의 신호를 출력하였다.
또 상기 분주기의 분주비를 바뀌어지도록 구성하였다.
또 상기 PLL 신시사이저는 제 1 전압제어발진기를 가지는 제 1 PLL 신시사이저와, 제 2 전압제어발진기를 가지는 제 2 PLL 신시사이저로 이루어지고, 상기 제 1 전압제어발진기로부터 상기 한쪽의 신호를 출력하고, 상기 제 2 전압제어발진기로부터 상기 다른쪽의 신호를 출력하였다.
또 상기 제 1 PLL 신시사이저에 상기 제 1 전압제어발진기로부터 출력되는 발진신호를 분주하는 제 1 분주기를 설치하고, 상기 제 2 PLL 신시사이저에 상기 제 2 전압제어발진기로부터 출력되는 발진신호를 분주하는 제 2 분주기를 설치하여, 상기 제 1 및 제 2 분주기를 가변분주기로 구성하였다.
또 상기 PLL 신시사이저는 기준발진기를 가지고, 상기 기준발진기로부터 상기 제 1 및 제 2 PLL 신시사이저에 기준신호를 공통으로 공급하였다.
또 상기 과제의 해결을 위하여 본 발명에서는 CPU와, 상기 CPU에 의하여 제어되는 복수의 주변장치와, 상기 CPU와 상기 주변장치와의 사이 및 상기 주변장치 상호간의 데이터전송용 버스와, 상기 CPU와 상기 버스에 클록신호를 공급하는 클록신호원을 구비하고, 상기 클록신호원을 PLL 신시사이저에 의하여 구성하고, 파워세이브모드시에는 상기 PLL 신시사이저의 출력주파수를 낮게 하였다.
또 상기 PLL 신시사이저는 주파수가 서로 다른 2개의 신호를 출력하고, 그한쪽을 상기 CPU를 위한 클록신호로 하고, 다른쪽을 상기 버스를 위한 클록신호로 하였다.
또 상기 PLL 신시사이저는 적어도 전압제어발진기를 가지는 PLL 회로와, 상기 PLL 회로에 기준신호를 공급하는 기준발진기와, 상기 전압제어발진기로부터 출력되는 발진신호를 분주하는 제 1 분주기와, 상기 제 1 분주기에 의하여 분주된 신호를 분주하는 제 2 분주기로 이루어지고, 상기 제 1 분주기로부터 출력되는 분주신호를 상기 CPU에 공급함과 동시에, 상기 제 2 분주기로부터 출력되는 분주신호를 상기 버스에 공급하여 상기 제 1 분주기의 분주비를 상기 파워세이브모드시에 크게 하였다.
또 상기 PLL 신시사이저는 적어도 전압제어발진수단과 상기 전압제어발진수단의 발진신호를 분주하는 제 1 분주기를 가지는 PLL 회로와, 상기 PLL 회로에 기준 신호를 공급하는 기준발진기와, 상기 발진신호를 분주하는 제 2 분주기로 이루어지고, 상기 발진신호를 상기 CPU에 공급함과 동시에, 상기 제 2 분주기로부터 출력되는 분주신호를 상기 버스에 공급하고, 상기 제 1 분주기의 분주비를 상기 파워세이브모드시에 작게 하였다.
또 상기 전압제어발진수단은 택일적으로 선택되어 어느 한쪽이 상기 PLL 회로를 구성하는 2개의 전압제어발진기로 이루어지고, 상기 파워세이브모드시에는 한쪽의 전압제어발진기를 선택하고, 상기 파워세이브모드시 이외의 통상모드시에는 다른쪽의 전압제어발진기를 선택하도록 전환하였다.
또 상기 제 2 분주기의 분주비를 바꿀 수 있도록 구성하였다.
또 상기 PLL 신시사이저는 적어도 전압제어발진수단과 제 1 분주기를 가지는 제 1 PLL 회로와, 적어도 전압제어발진기를 가지는 제 2 PLL 회로와, 상기 제 1 PLL 회로와 상기 제 2 PLL 회로에 기준신호를 공급하는 기준발진기로 이루어지고, 상기 전압제어발진수단으로부터 출력되는 발진신호를 상기 CPU에 공급하고, 상기 전압제어발진기로부터 출력되는 발진신호를 상기 버스에 공급하고, 상기 제 1 분주기의 분주비를 상기 파워세이브모드시에 작게 하였다.
또 상기 전압제어발진수단은 택일적으로 선택되어 어느 한쪽이 상기 제 1 PLL 회로를 구성하는 2개의 전압제어발진기로 이루어지고, 상기 파워세이브모드시에는 한쪽의 전압제어발진기를 선택하고, 상기 파워세이브모드시 이외의 통상모드시에는 다른쪽의 전압제어발진기를 선택하도록 전환하였다.
또 상기 제 2 PLL 회로에는 상기 전압제어발진기의 발진주파수를 설정하기 위한 제 2 분주기를 설치하여, 상기 제 2 분주기를 바꿀 수 있도록 구성하였다.
이하, 본 발명의 컴퓨터의 제 1 실시형태를 도 1 내지 도 2를 참조하여 설명한다.
도 1은 본 발명의 제 1 실시형태에 있어서의 컴퓨터의 블록구성도로서, 컴퓨터에는 CPU(1), 메모리, 입력장치, 출력장치 등의 주변장치(2, 3, 4)가 구성된다. 그리고 CPU(1)와 각 주변장치(2, 3, 4) 상호간은 버스(5)에 의하여 데이터가 전송된다. 또 컴퓨터는 CPU를 동작시키기 위한 클록신호(CPU 클록신호라 함)와, 버스(5)에 의하여 데이터를 전송시키기 위한 클록신호(버스클록신호라 함)를 필요로 하고, 이를 위한 클록신호원(6)도 컴퓨터내에 설치된다. 클록신호원(6)으로부터는 2개의 신호(S1, S2)가 출력되고, 한쪽의 신호(S1)는 CPU 클록신호로서 사용되고, 다른쪽의 신호(S2)는 버스클록신호로서 사용된다.
클록신호원(6)은 도 2에 표시되는 바와 같이 PLL 신시사이저에 의하여 구성된다. 도 2에 있어서 위상비교기(6a)의 한쪽의 입력단에는 기준발진기(6b)로부터 기준신호가 입력되고, 다른쪽의 입력단에는 전압제어발진기(6c)로부터 출력된 신호가 가변분주기(6d)에 의하여 적절하게 분주되어 입력된다.
위상비교기(6a)에서는 입력된 2개의 신호의 위상이 비교되어 그 오차신호가 출력되고, 오차신호는 저대역통과필터(6e)에 의하여 평활되고, 평활된 직류전압이 제어전압으로서 전압제어발진기(6c)에 인가된다. 그것에 의하여 전압제어발진기 (6c)는 가변분주기(6d)의 분주비에 의하여 설정된 주파수로 발진한다.
전압제어발진기(6c)로부터 출력되는 신호는 분주기(6f)에도 입력된다. 분주기 (6f)는 분주비가 고정인 고정분주기이어도 좋으나, 분주비가 바뀌어지는 가변분주기에 의하여 구성하여도 좋다. 그리고 분주기(6f)로부터는 분주된 신호가 출력된다.
그리고 전압제어발진기(6c)로부터 출력되는 신호(S1)가 CPU 클록신호가 되고, 분주기(6f)로부터 출력되는 신호(S2)가 버스클록신호가 된다.
이와 같이 본 발명의 컴퓨터에서는 클록신호를 PLL 신시사이저에 의하여 만들고 있기 때문에, 클록신호 이외의 불필요한 신호의 발생이 적어져, 컴퓨터의 오동작이 일어나기 어렵게 된다. 또한 분주기(6d, 6f)의 분주비를 바뀌어지도록 구성하여 두면 출력되는 2개의 신호의 주파수를 컴퓨터의 사양에 맞추어 적절하게 설정하는 것이 가능하다.
도 3은 본 발명의 컴퓨터에 있어서의 신호원(6)의 다른 구성예를 나타내고, 이 실시형태에 있어서는 2개의 PLL 신시사이저가 사용된다. 제 1 PLL 신시사이저 (61)에서는 제 1 위상비교기(61a)의 한쪽의 입력단에는 기준발진기(6b)로부터 기준 신호가 입력되고, 다른쪽의 입력단에는 제 1 전압제어발진기(61b)로부터 출력된 신호가 제 1 가변분주기(61c)에 의하여 적절하게 분주되어 입력된다.
제 1 위상비교기(61a)에서는 입력된 2개의 신호의 위상이 비교되어 그 오차신호가 출력되고, 오차신호는 제 1 저대역통과필터(61d)에 의하여 평활되고, 평활된 직류전압이 제어전압으로서 제 1 전압제어발진기(61b)에 인가된다. 이에 의하여 제 1 전압제어발진기(61b)는 제 1 가변분주기(61c)의 분주비에 의하여 설정된 주파수로 발진하여 한쪽의 신호(S1)를 출력한다.
제 2 PLL 신시사이저(62)에서는 제 2 위상비교기(62a)의 한쪽의 입력단에는 기준발진기(6b)로부터 기준신호가 입력되고, 다른쪽의 입력단에는 제 2 전압제어발진기(62b)로부터 출력되는 신호가 제 2 가변분주기(62c)에 의하여 적절하게 분주되어 입력된다.
제 2 위상비교기(62a)에서는 입력된 2개의 신호의 위상이 비교되어 그 오차신호가 출력되고, 오차신호는 제 2 저대역통과필터(62d)에 의하여 평활되고, 평활된 직류전압이 제어전압으로서 제 2 전압제어발진기(62b)에 인가된다. 이에 의하여 제 2 전압제어발진기(62b)는 제 2 가변분주기(62c)의 분주비에 의하여 설정된 주파수로 발진하여, 다른쪽의 신호(S2)를 출력한다. 이 신호(S2)는 제 1 전압제어발진기 (61b)로부터 출력되는 신호(S1)보다도 주파수가 낮다.
그리고, 제 1 전압제어발진기(61b)로부터 출력되는 신호(S1)가 CPU 클록신호가 되고, 제 2 전압제어발진기(62b)로부터 출력되는 신호(S2)가 버스클록신호가 된다.
또한 제 1 PLL 신시사이저(61)에 있어서의 제 1 위상비교기(61a), 제 1 가변분주기(61c)와, 제 2 PLL 신시사이저(62)에 있어서의 제 2 위상비교기(62a), 제 2 가변분주기(62c)와는 하나의 PLL용 집적회로(63)내에 구성되어 있다. 그리고 제 1 위상비교기(61a)와 제 2 위상비교기(62a)와 기준발진기(6b)로부터의 기준신호가 공통으로 입력된다.
도 3의 구성에 있어서도 불필요한 신호가 적으므로, 컴퓨터의 오동작은 일어나기 어렵다.
다음에 본 발명의 컴퓨터의 제 2 내지 제 4 실시형태를 설명한다. 도 4는 본 발명의 컴퓨터의 실시형태를 나타내는 블록구성도, 도 5 내지 도 7은 본 발명에 사용하는 클록신호원의 구체적인 구성을 나타내는 회로도를 나타낸다.
도 4에 있어서, 컴퓨터에는 CPU(1), 메모리, 입력장치, 출력장치 등의 주변장치(2, 3, 4)가 구성되어 있다. 그리고 CPU(1)와 각 주변장치(2, 3, 4) 상호간은 버스(5)에 의하여 데이터가 전송된다. 또 컴퓨터는 CPU(1)을 동작시키기 위한 클록신호(CPU 클록신호라 함)와, 버스(5)에 의하여 데이터를 전송시키기 위한 클록신호(버스클록신호라 함)를 필요로 하고, 이를 위한 클록신호원(6)도 컴퓨터내에 설치된다. 클록신호원(6)으로부터는 적어도 2개의 신호(S1, S2)가 출력되고, 한쪽의신호 (S1)는 CPU 클록신호로서 사용되고, 다른쪽의 신호(S2)는 버스클록신호로서 사용된다. CPU클록신호는 버스클록신호보다도 주파수가 높다.
이상과 같은 구성으로 컴퓨터가 통상으로 조작되어 있는 경우는, CPU 클록신호와 버스클록신호는 소정의 높은 주파수로 되어 있으나, 어느 일정시간 조작되지 않으면 전원으로서 사용하고 있는 전지의 소모를 방지하기 위하여 CPU(1)는 신호원 (6)에 제어신호(CTRL)를 보내고, 클록신호의 주파수를 내려 파워세이브모드로 전환되도록 되어 있다.
본 발명에서는 이 클록신호원(6)을 PLL 회로를 사용한 PLL 신시사이저에 의하여 구성하고 있다.
이하, 도 5 내지 도 7에 의하여 클록신호원(6)으로서의 PLL 신시사이저에 대하여 설명한다. 도 5는 제 2 실시형태, 도 6은 제 3 실시형태, 도 7은 제 4 실시형태를 나타낸다.
먼저, 도 5에 있어서 PLL 회로(10)는 위상비교기(10a), 저대역통과필터 (10b), 전압제어발진기(1Oc), 분주기(1Od)로 이루어지는 폐쇄루프로 구성되고, 위상비교기(10a)에는 기준발진기(11)로부터 기준신호가 공급된다. PLL 회로의 동작은 주지이므로 상세설명은 생략하나, 전압제어발진기(1Oc)의 발진주파수는 PLL 회로 (10)내의 분주기(10d)에 의하여 설정된다. 또 분주기(10d)는 분주비가 고정의 것이어도 바뀌어지도록 구성되어 있어도 좋다.
전압제어발진기(10c)로부터 출력된 발진신호는 제 1 분주기(12)에 의하여 분주된다. 제 1 분주기(12)의 분주비는 적어도 대소 2가지로 전환되도록 구성되어있다. 분주비의 전환은 CPU(1)로부터의 제어신호(CTRL)에 의하여 행하여진다. 제 1 분주기(12)로부터 출력된 분주신호(S1)가 CPU 클록신호로서 사용된다.
또 제 1 분주기(12)로부터 출력된 분주신호는 제 2 분주기(13)에 입력된다. 제 2 분주기(13)의 분주비는 고정이어도 가변이어도 좋다. 그리고 제 2 분주기 (13)로부터 출력된 분주신호(S2)는 버스클록신호로서 사용된다. 또한 제 2 분주기 (13)를 분주비가 바뀌어지는 가변형으로 하여 두면 버스클록신호의 주파수를 적절하게 바꿀 수 있다.
이상의 구성에 있어서, 컴퓨터가 정상적으로 조작되어 있는 경우에는, 제 1 분주기(12)는 CPU(1)에 의하여 작은 분주비로 설정되어 있고, 제 1 분주기(12)로부터는 CPU(1)가 동작하는 데 필요한 소정의 높은 주파수의 분주신호(S1)가 출력된다. 그러나 컴퓨터조작이 어느 일정시간 정지하면 파워세이브모드가 되어 CPU(1)로부터의 제어신호(CTRL)에 의하여 제 1 분주기(12)는 큰 분주비로 설정된다. 그렇게 하면 제 1 분주기(12)로부터 출력되는 분주신호의 주파수가 내려진다. 이 결과, 컴퓨터에서의 전력소비가 저감된다.
다음에 도 6의 구성에 대하여 설명한다. PLL 회로(20)는 위상비교기(20a), 저대역통과필터(20b), 전압제어발진수단(20c), 전환수단(20d), 제 1 분주기(20e)로 이루어지는 폐쇄루프로 구성되고, 위상비교기(20a)에는 기준발진기(11)로부터 기준 신호가 공급된다. 제 1 분주기(20e)는 분주비가 바뀌어지는 가변분주기로 구성된다. 또 전압제어발진수단(20c)은 2개의 전압제어발진기(20c1, 20c2)로 이루어지고, 그 어느 하나의 출력신호(S1)가 전환수단(20d)에 의하여 선택되어 제 1 분주기(20e)에 입력됨과 동시에, CPU 클록신호로서 사용된다.
또 전환수단으로 선택된 신호(S1)는 제 2 분주기(21)에 입력되고, 제 2 분주기(21)로부터 출력되는 분주신호(S2)가 버스클록신호로서 사용된다. 제 2 분주기 (21)의 분주비는 고정이어도, 바뀌어질 수 있도록 되어 있어도 좋다.
이상의 구성에 있어서, 컴퓨터가 정상적으로 조작되고 있는 경우에는, 제 1 분주기(20e)의 분주비는 CPU(1)에 의하여 크게 설정되어 있으므로, 전압제어발진수단(20c)은 CPU(1)가 동작하는 데 필요한 소정의 높은 주파수로 발진한다. 이 경우는 CPU(1)로부터의 제어신호(CTRL)에 의하여 전환수단(20d)은 한쪽의 전압제어발진기(20c1)의 발진신호를 선택한다.
그러나 파워세이브모드가 되면 CPU(1)로부터의 제어신호(CTRL)에 의하여 제 1 분주기(20e)는 작은 분주비로 전환된다. 그러면 전압제어발진수단(20c)의 발진주파수가 내려 간다. 이 경우는 전환수단(20d)은 제어신호(CTRL)에 의하여 다른쪽의 전압제어발진수단(20c2)으로부터의 발진신호를 선택한다.
도 6의 구성에서는 고저 2가지의 발진주파수에 대응하여 2개의 전압제어발진기(20c1, 20c2)를 구분하여 사용할 수 있으므로, 어느쪽의 주파수에 있어서도 안정된 발진신호가 얻어진다.
다음에 도 7의 구성에 대하여 설명한다. 제 1 PLL 회로(30)는 제 1 위상비교기(30a), 제 1 저대역통과필터(30b), 전압제어발진수단(30c), 전환수단(30d), 제 1 분주기(30e)로 이루어지는 폐쇄루프로 구성되고, 제 1 위상비교기(30a)에는 기준발진기(11)로부터 기준신호가 공급된다. 제 1 분주기(30e)는 분주비가 바뀌어지는가변분주기로 구성된다. 또 전압제어발진수단(30c)은 2개의 전압제어발진기(30c1, 30c2)로 이루어지고, 그 어느 하나의 출력신호(S1)가 전환수단(30d)에 의하여 선택되어 제 1 분주기(30e)에 입력됨과 동시에, CPU 클록신호로서 사용된다.
제 2 PLL 회로(40)는 제 2 위상비교기(40a), 제 2 저대역통과필터(40b), 전압제어발진기(40c), 제 2 분주기(40d)로 이루어지는 폐쇄루프로 구성되고, 제 2 위상비교기(40a)에는 기준발진기(11)로부터 기준신호가 공급된다. 제 2 분주기(40e)는 분주비가 고정이어도, 바뀌어지는 가변분주기로 구성되어도 좋다. 그리고 전압제어발진기(40c)로부터 출력되는 발진신호(S2)가 버스클록신호로서 사용된다.
이상의 구성에 있어서, 컴퓨터가 정상적으로 조작되어 있는 경우에는 제 1 분주기(30e)의 분주비는 CPU(1)에 의하여 크게 설정되어 있으므로, 전압제어발진수단 (30c)은 CPU(1)가 동작하는 데 필요한 소정의 높은 주파수로 발진한다. 이 경우는 CPU(1)로부터의 제어신호(CTRL)에 의하여 전환수단(30d)은 한쪽의 전압제어발진기 (30c1)의 발진신호를 선택한다.
그러나 파워세이브모드가 되면 CPU(1)로부터의 제어신호(CTRL)에 의하여 제 1 분주기(30e)는 작은 분주비로 전환된다. 그러면 전압제어발진수단(30c)의 발진주파수가 내려 간다. 이 경우는 전환수단(30d)은 제어신호(CTRL)에 의하여 다른쪽의 전압제어발진기(30c2)로부터의 발진신호를 선택한다.
도 7의 구성에 있어서도 고저 2가지의 발진주파수에 대응하여 2개의 전압제어발진기(30c1, 30c2)를 구분하여 사용할 수 있으므로, 어느 주파수에 있어서도 안정된 발진신호가 얻어진다.
이상으로 설명한 바와 같이 본 발명에 의하면 컴퓨터의 클록신호원으로서 PLL 신시사이저를 사용하고 있으므로, 불필요한 신호가 컴퓨터내의 버스 등을 경유하여 여러가지의 회로에 진입하여 회로를 오동작시키거나, 컴퓨터의 외부로 누설되어 다른 기기의 회로에 진입하여 회로를 오동작시키거나 하는 일이 없다. 그 때문에 불필요한 신호를 컴퓨터의 외부로 유출시키지 않기 위한 시일드구조를 간단하게 할 수 있다. 또 CPU의 발열도 억제된다.
또 PLL 신시사이저는 주파수가 서로 다른 2개의 신호를 출력하고, 그 한쪽을 CPU를 위한 클록신호로 하고, 다른 한쪽을 상기 데이터전송을 위한 클록신호로 하였기 때문에, 어느쪽의 신호에 중첩되는 불필요한 신호가 적어진다.
또 PLL 신시사이저는 한쪽의 신호를 출력하는 전압제어발진기와 한쪽의 신호를 분주하는 분주기를 가지고, 분주기로부터 다른쪽의 신호를 출력하였기 때문에 하나의 PLL 신시사이저로부터 2개의 신호를 출력하는 것이 가능하다. 따라서 퍼스널 컴퓨터에 사용한 경우에 소형화에 유리하게 된다.
또 분주기의 분주비를 바뀌어지도록 구성하였기 때문에, 컴퓨터의 사용에 맞추어 버스클록신호의 주파수를 적절하게 설정할 수 있다.
또 PLL 신시사이저는 제 1 전압제어발진기를 가지는 제 1 PLL 신시사이저와, 제 2 전압제어발진기를 가지는 제 2 PLL 신시사이저로 이루어지고, 제 1 전압제어발진기로부터 한쪽의 신호를 출력하고, 제 2 전압제어발진기로부터 상기 다른쪽의 신호를 출력하였기 때문에, 각 클록신호의 주파수를 독립하여 설정할 수 있다.
또 제 1 PLL 신시사이저에 제 1 분주기를 설치하고, 제 2 PLL 신시사이저에 제 2 분주기를 설치하고, 제 1 및 제 2 분주기를 가변분주기로 구성하였기 때문에, 각 클록신호의 주파수를 컴퓨터의 사양에 맞추어 적절하게 설정할 수 있다.
또 PLL 신시사이저는 기준발진기를 가지고, 기준발진기로부터 제 1 및 제 2 PLL 신시사이저에 기준신호를 공통으로 공급하였기 때문에, 기준발진기가 하나로 된다.
또 본 발명의 컴퓨터에서는 CPU와, CPU에 의하여 제어되는 복수의 주변장치와, CPU와 주변장치의 사이 및 주변장치 상호간의 데이터전송용 버스와, CPU와 버스에 클록신호를 공급하는 클록신호원을 구비하고, 클록신호원을 PLL 신시사이저에 의하여 구성하고, 파워세이브모드시에는 PLL 신시사이저의 출력주파수를 낮게 하였으므로 클록신호의 주파수전환은 디지털적으로 간단하게 행할 수 있다. 또 PLL 신시사이저를 사용하므로 방해가 되는 불필요한 신호의 발생은 적어지고, 컴퓨터가 오동작을 일으킬 염려가 없어지고, 외부로 방사되는 불필요한 신호도 적어지므로 다른 전자기기에 대하여 방해를 미치는 것도 저감할 수 있다.
또 PLL 신시사이저는 주파수가 서로 다른 2개의 신호를 출력하고, 그 한쪽을 CPU를 위한 클록신호로 하고, 다른쪽을 버스를 위한 클록신호로 하였으므로 파워세이브모드시에는 2개의 클록신호 또는 어느 한쪽의 클록신호의 주파수가 바뀌어진다.
또 PLL 신시사이저는 적어도 전압제어발진기를 가지는 PLL 회로와, PLL 회로에 기준신호를 공급하는 기준발진기와, 전압제어발진기로부터 출력되는 발진신호를분주하는 제 1 분주기와, 제 1 분주기에 의하여 분주된 신호를 분주하는 제 2 분주기로 이루어지고, 제 1 분주기로부터 출력되는 분주신호를 CPU에 공급함과 동시에, 제 2 분주기로부터 출력되는 분주신호를 버스에 공급하고, 제 1 분주기의 분주비를파워세이브모드시에 크게 하였기 때문에, CPU 클록신호와 버스클록신호의 주파수를 동시에 바꿀 수 있다.
또 PLL 신시사이저는 적어도 전압제어발진수단과 전압제어발진수단의 발진신호를 분주하는 제 1 분주기를 가지는 PLL 회로와, PLL 회로에 기준신호를 공급하는 기준발진기와, 발진신호를 분주하는 제 2 분주기로 이루어지고, 발진신호를 CPU에 공급함과 동시에, 제 2 분주기로부터 출력되는 분주신호를 버스에 공급하고, 제 1 분주기의 분주비를 파워세이브모드시에 작게 하였으므로, 클록신호를 설정하는 제 1 분주기에 의하여 CPU 클록신호와 버스클록신호와의 주파수가 동시에 바뀌어진다.
또 전압제어발진수단은 택일적으로 선택되어 있어 어느 한쪽이 PLL 회로를 구성하는 2개의 전압제어발진기로 이루어지고, 파워세이브모드시에는 한쪽의 전압제어발진기를 선택하고, 파워세이브모드시 이외의 통상모드시에는 다른쪽의 전압제어발진기를 선택하도록 전환하였기 때문에 어느쪽의 주파수에서도 안정된 클록신호가 얻어진다.
또 제 2 분주기의 분주비를 바꿀 수 있도록 구성하였으므로, 버스클록신호의 주파수를 컴퓨터의 사양에 맞추어 적절하게 설정할 수 있다.
또 PLL 신시사이저는 적어도 전압제어발진수단과 제 1 분주기를 가지는 제 1 PLL 회로와, 적어도 전압제어발진기를 가지는 제 2 PLL 회로와, 제 1 PLL 회로와제 2 PLL 회로와 기준신호를 공급하는 기준발진기로 이루어지고, 전압제어발진수단으로부터 출력되는 발진신호를 CPU에 공급하고, 전압제어발진기로부터 출력되는 발진신호를 버스에 공급하고, 제 1 분주기의 분주비를 파워모드시에 작게 하였기 때문에 클록신호의 주파수만을 전환할 수 있다.
또 전압제어발진수단은 택일적으로 선택되어 어느 한쪽이 제 1 PLL 회로를 구성하는 2개의 전압제어발진기로 이루어지고, 파워세이브모드시에는 한쪽의 전압제어발진기를 선택하고, 파워세이브모드시 이외의 통상모드시에는 다른쪽의 전압제어발진기를 선택하도록 전환하였기 때문에 어느쪽의 주파수에서도 안정된 클록신호가 얻어진다.
또 제 2 PLL 회로에는 전압제어발진기의 발진주파수를 설정하기 위한 제 2 분주기를 설치하여, 제 2 분주기를 바꿀 수 있도록 구성하였으므로, 버스에 공급하는 클록신호의 주파수를 CPU에 공급하는 클록신호의 주파수와는 독립하여 적절하게 설정할 수 있다.

Claims (16)

  1. CPU와;
    상기 CPU에 의하여 제어되는 복수의 주변장치와;
    상기 CPU와 상기 주변장치 사이 및 상기 주변장치 상호간의 데이터전송용 버스와;
    상기 CPU의 동작과 상기 데이터전송을 위한 클록신호를 공급하는 클록신호원을 구비하고,
    상기 클록신호원을 PLL 신시사이저에 의하여 구성한 것을 특징으로 하는 컴퓨터.
  2. 제 1항에 있어서,
    상기 PLL 신시사이저는 주파수가 서로 다른 2개의 신호를 출력하고, 그 한쪽을 상기 CPU를 위한 클록신호로 하고, 다른쪽을 상기 데이터전송을 위한 클록신호로 한 것을 특징으로 하는 컴퓨터.
  3. 제 2항에 있어서,
    상기 PLL 신시사이저는 상기 한쪽의 신호를 출력하는 전압제어발진기와 상기한쪽의 신호를 분주하는 분주기를 가지고, 상기 분주기로부터 상기 다른쪽의 신호를 출력한 것을 특징으로 하는 컴퓨터.
  4. 제 3항에 있어서,
    상기 분주기의 분주비가 바뀌어질 수 있도록 구성한 것을 특징으로 하는 컴퓨터.
  5. 제 2항에 있어서,
    상기 PLL 신시사이저는 제 1 전압제어발진기를 가지는 제 1 PLL 신시사이저와, 제 2 전압제어발진기를 가지는 제 2 PLL 신시사이저로 이루어지고, 상기 제 1 전압제어발진기로부터 상기 한쪽의 신호를 출력하고, 상기 제 2 전압제어발진기로부터 상기 다른쪽의 신호를 출력한 것을 특징으로 하는 컴퓨터.
  6. 제 5항에 있어서,
    상기 제 1 PLL 신시사이저에 상기 제 1 전압제어발진기로부터 출력되는 발진신호를 분주하는 제 1 분주기를 설치하고, 상기 제 2 PLL 신시사이저에 상기 제 2 전압제어발진기로부터 출력되는 발진신호를 분주하는 제 2 분주기를 설치하고, 상기 제 1 및 제 2 분주기를 가변분주기로 구성한 것을 특징으로 하는 컴퓨터.
  7. 제 5항에 있어서,
    상기 PLL 신시사이저는 기준발진기를 가지고, 상기 기준발진기로부터 상기 제 1 및 제 2 PLL 신시사이저에 기준신호를 공통으로 공급한 것을 특징으로 하는컴퓨터.
  8. CPU와;
    상기 CPU에 의하여 제어되는 복수의 주변장치와;
    상기 CPU와 상기 주변장치 사이 및 상기 주변장치 상호간의 데이터전송용 버스와;
    상기 CPU와 상기 버스에 클록신호를 공급하는 클록신호원을 구비하고,
    상기 클록신호원을 PLL 신시사이저에 의하여 구성하여 파워세이브모드시에는 상기 PLL 신시사이저의 출력주파수를 낮게 한 것을 특징으로 하는 컴퓨터.
  9. 제 8항에 있어서,
    상기 PLL 신시사이저는 주파수가 서로 다른 2개의 신호를 출력하고, 그 한쪽을 상기 CPU를 위한 클록신호로 하고, 다른쪽을 상기 버스를 위한 클록신호로 한 것을 특징으로 하는 컴퓨터.
  10. 제 9항에 있어서,
    상기 PLL 신시사이저는 적어도 전압제어발진기를 가지는 PLL 회로와, 상기 PLL 회로에 기준신호를 공급하는 기준발진기와, 상기 전압제어발진기로부터 출력되는 발진신호를 분주하는 제 1 분주기와, 상기 제 1 분주기에 의하여 분주된 신호를 분주하는 제 2 분주기로 이루어지고, 상기 제 1 분주기로부터 출력되는 분주신호를상기 CPU에 공급함과 동시에, 상기 제 2 분주기로부터 출력되는 분주신호를 상기 버스에 공급하고, 상기 제 1 분주기의 분주비를 상기 파워세이브모드시에 크게 한 것을 특징으로 하는 컴퓨터.
  11. 제 9항에 있어서,
    상기 PLL 신시사이저는 적어도 전압제어발진수단과 상기 전압제어발진수단의 발진신호를 분주하는 제 1 분주기를 가지는 PLL 회로와, 상기 PLL 회로에 기준신호를 공급하는 기준발진기와, 상기 발진신호를 분주하는 제 2 분주기로 이루어지고, 상기 발진신호를 상기 CPU에 공급함과 동시에, 상기 제 2 분주기로부터 출력되는 분주신호를 상기 버스에 공급하여, 상기 제 1 분주기의 분주비를 상기 파워세이브모드시에 작게 한 것을 특징으로 하는 컴퓨터.
  12. 제 11항에 있어서,
    상기 전압제어발진수단은 택일적으로 선택되어 어느 한쪽이 상기 PLL 회로를 구성하는 2개의 전압제어발진기로 이루어지고, 상기 파워세이브모드시에는 한쪽의 전압제어발진기를 선택하고, 상기 파워세이브모드시 이외의 통상모드시에는 다른쪽의 전압제어발진기를 선택하도록 전환한 것을 특징으로 하는 컴퓨터.
  13. 제 10항에 있어서,
    상기 제 2 분주기의 분주비를 바꿀 수 있도록 구성한 것을 특징으로 하는 컴퓨터.
  14. 제 9항에 있어서,
    상기 PLL 신시사이저는 적어도 전압제어발진수단과 제 1 분주기를 가지는 제 1 PLL 회로와, 적어도 전압제어발진기를 가지는 제 2 PLL 회로와, 상기 제 1 PLL 회로와 상기 제 2 PLL 회로와 기준신호를 공급하는 기준발진기로 이루어지고, 상기 전압제어발진수단으로부터 출력되는 발진신호를 상기 CPU에 공급하고, 상기 전압제어발진기로부터 출력되는 발진신호를 상기 버스에 공급하고, 상기 제 1 분주기의 분주비를 상기 파워세이브모드시에 작게 한 것을 특징으로 하는 컴퓨터.
  15. 제 14항에 있어서,
    상기 전압제어발진수단은 택일적으로 선택되어 있어 어느 한쪽이 상기 제 1 PLL 회로를 구성하는 2개의 전압제어발진기로 이루어지고, 상기 파워세이브모드시에는 한쪽의 전압제어발진기를 선택하고, 상기 파워세이브모드시 이외의 통상모드시에는 다른쪽의 전압제어발진기를 선택하도록 전환한 것을 특징으로 하는 컴퓨터.
  16. 제 14항에 있어서,
    상기 제 2 PLL 회로에는 상기 전압제어발진기의 발진주파수를 설정하기 위한 제 2 분주기를 설치하여 상기 제 2 분주기를 바꿀 수 있도록 구성한 것을 특징으로 하는 컴퓨터.
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