JP2003099150A - コンピュータ - Google Patents
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- JP2003099150A JP2003099150A JP2001286614A JP2001286614A JP2003099150A JP 2003099150 A JP2003099150 A JP 2003099150A JP 2001286614 A JP2001286614 A JP 2001286614A JP 2001286614 A JP2001286614 A JP 2001286614A JP 2003099150 A JP2003099150 A JP 2003099150A
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- Japan
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- signal
- pll synthesizer
- clock signal
- cpu
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Abstract
(57)【要約】
【課題】 誤動作の原因となったり、他の電子機器に妨
害を与える逓倍による高調波などの不要な信号を発生さ
せず、ＣＰＵ６の消費電流、発熱を抑える。 【解決手段】 ＣＰＵ１と、ＣＰＵ１によって制御され
る複数の周辺装置２、３、４と、ＣＰＵ１と周辺装置
２、３、４との間及び周辺装置２、３、４相互間のデー
タ伝送用バス５と、ＣＰＵ１の動作とデータ伝送のため
のクロック信号を供給するクロック信号源６とを備え、
クロック信号源をＰＬＬシンセサイザによって構成し、
ＰＬＬシンセサイザからＣＰＵ用と、バス用の二つのク
ロック信号を出力してクロック信号以外の不要な信号の
発生を抑えた。
害を与える逓倍による高調波などの不要な信号を発生さ
せず、ＣＰＵ６の消費電流、発熱を抑える。 【解決手段】 ＣＰＵ１と、ＣＰＵ１によって制御され
る複数の周辺装置２、３、４と、ＣＰＵ１と周辺装置
２、３、４との間及び周辺装置２、３、４相互間のデー
タ伝送用バス５と、ＣＰＵ１の動作とデータ伝送のため
のクロック信号を供給するクロック信号源６とを備え、
クロック信号源をＰＬＬシンセサイザによって構成し、
ＰＬＬシンセサイザからＣＰＵ用と、バス用の二つのク
ロック信号を出力してクロック信号以外の不要な信号の
発生を抑えた。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータに関わ
り、特にコンピュータを動作させるためのクロック信号
源の構成に関する。
り、特にコンピュータを動作させるためのクロック信号
源の構成に関する。
【０００２】
【従来の技術】パーソナルコンピュータ等に使用される
従来のクロック信号源は図４に示すように、コンピュー
タ機器内部に設けらた基準発振器１０と逓倍器１１、１
２との組み合わせによって構成されていた。図４におい
て、基準発振器１０は数ＭＨｚで発振し、発振信号は第
一の逓倍器１１によって数十倍に逓倍され適宜の周波数
に変換される。逓倍された信号はコンピュータ内のバス
１２用のクロック信号として使用される。
従来のクロック信号源は図４に示すように、コンピュー
タ機器内部に設けらた基準発振器１０と逓倍器１１、１
２との組み合わせによって構成されていた。図４におい
て、基準発振器１０は数ＭＨｚで発振し、発振信号は第
一の逓倍器１１によって数十倍に逓倍され適宜の周波数
に変換される。逓倍された信号はコンピュータ内のバス
１２用のクロック信号として使用される。
【０００３】また、第一の逓倍器１１によって逓倍され
た信号は、第二の逓倍器１３によって更に高い周波数に
逓倍される。第二の逓倍器１３はコンピュータのＣＰＵ
１４内に設けられている。第二の逓倍器１３によって逓
倍された信号は、ＣＰＵコア１４ａ用のクロック信号と
して使用される。
た信号は、第二の逓倍器１３によって更に高い周波数に
逓倍される。第二の逓倍器１３はコンピュータのＣＰＵ
１４内に設けられている。第二の逓倍器１３によって逓
倍された信号は、ＣＰＵコア１４ａ用のクロック信号と
して使用される。
【０００４】
【発明が解決しようとする課題】上記従来の構成では、
逓倍器によって逓倍された信号をクロック信号として使
用していたので、図５に示すように所望の周波数の信号
Ａ（例えば、第二の逓倍器の出力信号）の他に広い周波
数範囲にわたって多くの不要な信号Ｂが発生する。この
中には、第一の逓倍器や第二の逓倍器によって逓倍され
た信号の高調波が含まれる。このような不要な信号Ｂは
コンピュータ内のバス等を経由して種々の回路に進入
し、回路を誤動作させる原因となっていた。
逓倍器によって逓倍された信号をクロック信号として使
用していたので、図５に示すように所望の周波数の信号
Ａ（例えば、第二の逓倍器の出力信号）の他に広い周波
数範囲にわたって多くの不要な信号Ｂが発生する。この
中には、第一の逓倍器や第二の逓倍器によって逓倍され
た信号の高調波が含まれる。このような不要な信号Ｂは
コンピュータ内のバス等を経由して種々の回路に進入
し、回路を誤動作させる原因となっていた。
【０００５】また、この不要な信号Ｂがコンピュータの
外部に漏れ他の機器の回路に進入し、回路を誤動作させ
る原因となっていた。その為コンピュータには不要な信
号を外部に流出させないようにシールドを十分にしなく
てはならなかった。
外部に漏れ他の機器の回路に進入し、回路を誤動作させ
る原因となっていた。その為コンピュータには不要な信
号を外部に流出させないようにシールドを十分にしなく
てはならなかった。
【０００６】また、上記従来の構成では図３に示すよう
にＣＰＵ６内部に第二の逓倍器１１を内蔵している為、
ＣＰＵ６の消費電流、発熱量が大きく、ＣＰＵ６に放熱
板等を設けて放熱する必要があった。
にＣＰＵ６内部に第二の逓倍器１１を内蔵している為、
ＣＰＵ６の消費電流、発熱量が大きく、ＣＰＵ６に放熱
板等を設けて放熱する必要があった。
【０００７】そこで本発明においては、誤動作の原因と
なったり、他の電子機器に妨害を与える、逓倍による不
要な信号を発生させず、ＣＰＵ６の消費電流、発熱を低
減することを目的とする。
なったり、他の電子機器に妨害を与える、逓倍による不
要な信号を発生させず、ＣＰＵ６の消費電流、発熱を低
減することを目的とする。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、本発明においては、ＣＰＵと、前記ＣＰＵによって
制御される複数の周辺装置と、前記ＣＰＵと前記周辺装
置との間及び前記周辺装置相互間のデータ伝送用バス
と、前記ＣＰＵの動作と前記データ伝送のためのクロッ
ク信号を供給するクロック信号源とを備え、前記クロッ
ク信号源をＰＬＬシンセサイザによって構成した。
め、本発明においては、ＣＰＵと、前記ＣＰＵによって
制御される複数の周辺装置と、前記ＣＰＵと前記周辺装
置との間及び前記周辺装置相互間のデータ伝送用バス
と、前記ＣＰＵの動作と前記データ伝送のためのクロッ
ク信号を供給するクロック信号源とを備え、前記クロッ
ク信号源をＰＬＬシンセサイザによって構成した。
【０００９】また、前記ＰＬＬシンセサイザは周波数が
互いに異なる二つの信号を出力し、その一方を前記ＣＰ
Ｕのためのクロック信号とし、他方を前記データ伝送の
ためのクロック信号とした。
互いに異なる二つの信号を出力し、その一方を前記ＣＰ
Ｕのためのクロック信号とし、他方を前記データ伝送の
ためのクロック信号とした。
【００１０】また、前記ＰＬＬシンセサイザは前記一方
の信号を出力する電圧制御発振器と前記一方の信号を分
周する分周器とを有し、前記分周器から前記他方の信号
を出力した。
の信号を出力する電圧制御発振器と前記一方の信号を分
周する分周器とを有し、前記分周器から前記他方の信号
を出力した。
【００１１】また、前記分周器の分周比を変えられるよ
うに構成した。
うに構成した。
【００１２】また、前記ＰＬＬシンセサイザは第一の電
圧制御発振器を有する第一のＰＬＬシンセサイザと、第
二の電圧制御発振器を有する第二のＰＬＬシンセサイザ
とからなり、前記第一の電圧制御発振器から前記一方の
信号を出力し、前記第二の電圧制御発振器から前記他方
の信号を出力した。
圧制御発振器を有する第一のＰＬＬシンセサイザと、第
二の電圧制御発振器を有する第二のＰＬＬシンセサイザ
とからなり、前記第一の電圧制御発振器から前記一方の
信号を出力し、前記第二の電圧制御発振器から前記他方
の信号を出力した。
【００１３】また、前記第一のＰＬＬシンセサイザに前
記第一の電圧制御発振器から出力される発振信号を分周
する第一の分周器を設け、前記第二のＰＬＬシンセサイ
ザに前記第二の電圧制御発振器から出力される発振信号
を分周する第二の分周器を設け、前記第一及び第二の分
周器を可変分周器で構成した。
記第一の電圧制御発振器から出力される発振信号を分周
する第一の分周器を設け、前記第二のＰＬＬシンセサイ
ザに前記第二の電圧制御発振器から出力される発振信号
を分周する第二の分周器を設け、前記第一及び第二の分
周器を可変分周器で構成した。
【００１４】また、前記ＰＬＬシンセサイザは基準発振
器を有し、前記基準発振器から前記第一及び第二のＰＬ
Ｌシンセサイザに基準信号を共通に供給した。
器を有し、前記基準発振器から前記第一及び第二のＰＬ
Ｌシンセサイザに基準信号を共通に供給した。
【００１５】
【発明の実施の形態】以下、本発明のコンピュータの実
施の形態を図１乃至図２を参照して説明する。図１は本
発明の実施形態におけるコンピュータのブロック構成図
であり、コンピュータにはＣＰＵ１、メモリ、入力装
置、出力装置等の周辺装置２、３、４が構成される。そ
して、ＣＰＵ１と各周辺装置２、３、４相互間はバス５
によってデータが伝送される。また、コンピュータはＣ
ＰＵを動作させるためのクロック信号（ＣＰＵクロック
信号という）と、バス５によってデータを伝送させるた
めのクロック信号（バスクロック信号という）を必要と
し、このためのクロック信号源６もコンピュータ内に設
けられる。クロック信号源６からは二つの信号Ｓ１、Ｓ
２が出力され、一方の信号Ｓ１はＣＰＵクロック信号と
して使用され、他方の信号Ｓ２はバスクロック信号とし
て使用される。
施の形態を図１乃至図２を参照して説明する。図１は本
発明の実施形態におけるコンピュータのブロック構成図
であり、コンピュータにはＣＰＵ１、メモリ、入力装
置、出力装置等の周辺装置２、３、４が構成される。そ
して、ＣＰＵ１と各周辺装置２、３、４相互間はバス５
によってデータが伝送される。また、コンピュータはＣ
ＰＵを動作させるためのクロック信号（ＣＰＵクロック
信号という）と、バス５によってデータを伝送させるた
めのクロック信号（バスクロック信号という）を必要と
し、このためのクロック信号源６もコンピュータ内に設
けられる。クロック信号源６からは二つの信号Ｓ１、Ｓ
２が出力され、一方の信号Ｓ１はＣＰＵクロック信号と
して使用され、他方の信号Ｓ２はバスクロック信号とし
て使用される。
【００１６】クロック信号源６は図２に示されるように
ＰＬＬシンセサイザによって構成される。図２におい
て、位相比較器６ａの一方の入力端には基準発振器６ｂ
から基準信号が入力され、他方の入力端には電圧制御発
振器６ｃから出力された信号が可変分周器６ｄによって
適宜に分周されて入力される。
ＰＬＬシンセサイザによって構成される。図２におい
て、位相比較器６ａの一方の入力端には基準発振器６ｂ
から基準信号が入力され、他方の入力端には電圧制御発
振器６ｃから出力された信号が可変分周器６ｄによって
適宜に分周されて入力される。
【００１７】位相比較器６ａでは入力された二つの信号
の位相が比較されその誤差信号が出力され、誤差信号は
ローパスフィルタ６ｅによって平滑され、平滑された直
流電圧が制御電圧として電圧制御発振器６ｃに印加され
る。此によって電圧制御発振器６ｃは可変分周器６ｄの
分周比によって設定された周波数で発振する。
の位相が比較されその誤差信号が出力され、誤差信号は
ローパスフィルタ６ｅによって平滑され、平滑された直
流電圧が制御電圧として電圧制御発振器６ｃに印加され
る。此によって電圧制御発振器６ｃは可変分周器６ｄの
分周比によって設定された周波数で発振する。
【００１８】電圧制御発振器６ｃから出力される信号は
分周器６ｆにも入力される。分周器６ｆは分周比が固定
である固定分周器であっても良いが、分周比が変えられ
る可変分周器によって構成してもよい。そして、分周器
６ｆからは分周された信号が出力される。
分周器６ｆにも入力される。分周器６ｆは分周比が固定
である固定分周器であっても良いが、分周比が変えられ
る可変分周器によって構成してもよい。そして、分周器
６ｆからは分周された信号が出力される。
【００１９】そして、電圧制御発振器６ｃから出力され
る信号Ｓ１がＣＰＵクロック信号となり、分周器６ｆか
ら出力される信号Ｓ２がバスクロック信号となる。
る信号Ｓ１がＣＰＵクロック信号となり、分周器６ｆか
ら出力される信号Ｓ２がバスクロック信号となる。
【００２０】このように、本発明のコンピュータでは、
クロック信号をＰＬＬシンセサイザによって作っている
ので、クロック信号以外の不要な信号の発生が少なくな
り、コンピュータの誤動作が起きにくくなる。なお、分
周器６ｄ、６ｆの分周比を変えられるように構成してお
けば、出力される二つの信号の周波数をコンピュータの
仕様に合わせて適宜に設定することが可能である。
クロック信号をＰＬＬシンセサイザによって作っている
ので、クロック信号以外の不要な信号の発生が少なくな
り、コンピュータの誤動作が起きにくくなる。なお、分
周器６ｄ、６ｆの分周比を変えられるように構成してお
けば、出力される二つの信号の周波数をコンピュータの
仕様に合わせて適宜に設定することが可能である。
【００２１】図３は、本発明のコンピュータにおける信
号源６の他の構成例を示し、この実施形態においては二
つのＰＬＬシンセサイザが使用される。第一のＰＬＬシ
ンセサイザ６１では、第一の位相比較器６１ａの一方の
入力端には基準発振器６ｂから基準信号が入力され、他
方の入力端には第一の電圧制御発振器６１ｂから出力さ
れた信号が第一の可変分周器６１ｃによって適宜に分周
されて入力される。
号源６の他の構成例を示し、この実施形態においては二
つのＰＬＬシンセサイザが使用される。第一のＰＬＬシ
ンセサイザ６１では、第一の位相比較器６１ａの一方の
入力端には基準発振器６ｂから基準信号が入力され、他
方の入力端には第一の電圧制御発振器６１ｂから出力さ
れた信号が第一の可変分周器６１ｃによって適宜に分周
されて入力される。
【００２２】第一の位相比較器６１ａでは入力された二
つの信号の位相が比較されその誤差信号が出力され、誤
差信号は第一のローパスフィルタ６１ｄによって平滑さ
れ、平滑された直流電圧が制御電圧として第一の電圧制
御発振器６１ｂに印加される。此によって第一の電圧制
御発振器６１ｂは第一の可変分周器６１ｃの分周比によ
って設定された周波数で発振して一方の信号Ｓ１を出力
する。
つの信号の位相が比較されその誤差信号が出力され、誤
差信号は第一のローパスフィルタ６１ｄによって平滑さ
れ、平滑された直流電圧が制御電圧として第一の電圧制
御発振器６１ｂに印加される。此によって第一の電圧制
御発振器６１ｂは第一の可変分周器６１ｃの分周比によ
って設定された周波数で発振して一方の信号Ｓ１を出力
する。
【００２３】第二のＰＬＬシンセサイザ６２では、第二
の位相比較器６２ａの一方の入力端には基準発振器６ｂ
から基準信号が入力され、他方の入力端には第二の電圧
制御発振器６２ｂから出力された信号が第二の可変分周
器６２ｃによって適宜に分周されて入力される。
の位相比較器６２ａの一方の入力端には基準発振器６ｂ
から基準信号が入力され、他方の入力端には第二の電圧
制御発振器６２ｂから出力された信号が第二の可変分周
器６２ｃによって適宜に分周されて入力される。
【００２４】第二の位相比較器６２ａでは入力された二
つの信号の位相が比較されその誤差信号が出力され、誤
差信号は第二のローパスフィルタ６１ｄによって平滑さ
れ、平滑された直流電圧が制御電圧として第二の電圧制
御発振器６２ｂに印加される。此によって第二の電圧制
御発振器６２ｂは第二の可変分周器６２ｃの分周比によ
って設定された周波数で発振して他方の信号Ｓ２を出力
する。この信号Ｓ２は第一の電圧制御発振器６１ｂから
出力される信号Ｓ１よりも周波数が低い。
つの信号の位相が比較されその誤差信号が出力され、誤
差信号は第二のローパスフィルタ６１ｄによって平滑さ
れ、平滑された直流電圧が制御電圧として第二の電圧制
御発振器６２ｂに印加される。此によって第二の電圧制
御発振器６２ｂは第二の可変分周器６２ｃの分周比によ
って設定された周波数で発振して他方の信号Ｓ２を出力
する。この信号Ｓ２は第一の電圧制御発振器６１ｂから
出力される信号Ｓ１よりも周波数が低い。
【００２５】そして、第一の電圧制御発振器６１ｂから
出力される信号Ｓ１がＣＰＵクロック信号となり、第二
の電圧制御発振器６２ｂから出力される信号Ｓ２がバス
クロック信号となる。
出力される信号Ｓ１がＣＰＵクロック信号となり、第二
の電圧制御発振器６２ｂから出力される信号Ｓ２がバス
クロック信号となる。
【００２６】なお、第一のＰＬＬシンセサイザ６１にお
ける第一の位相比較器６１ａ、第一の可変分周器６１ｃ
と、第二のＰＬＬシンセサイザ６２における第二の位相
比較器６２ａ、第二の可変分周器６２１ｃとは一つのＰ
ＬＬ用集積回路６３内に構成されている。そして、第一
の位相比較器６１ａと第二の位相比較器６２ａとに基準
発振器６ｂからの基準信号が共通に入力される。図３の
構成においても、不要な信号が少ないので、コンピュー
タの誤動作は起きにくい。
ける第一の位相比較器６１ａ、第一の可変分周器６１ｃ
と、第二のＰＬＬシンセサイザ６２における第二の位相
比較器６２ａ、第二の可変分周器６２１ｃとは一つのＰ
ＬＬ用集積回路６３内に構成されている。そして、第一
の位相比較器６１ａと第二の位相比較器６２ａとに基準
発振器６ｂからの基準信号が共通に入力される。図３の
構成においても、不要な信号が少ないので、コンピュー
タの誤動作は起きにくい。
【００２７】
【発明の効果】以上に述べたように、本発明によればコ
ンピュータのクロック信号源としてＰＬＬシンセサイザ
を使用しているので、不要な信号がコンピュータ内のバ
ス等を経由して種々の回路に進入し、回路を誤動作させ
たり、コンピュータの外部に漏れ、他の機器の回路に進
入し、回路を誤動作させたりする事が無い。その為不要
な信号をコンピュータ外部に流出させないためのシール
ド構造を簡単にすることが出来る。また、ＣＰＵの発熱
も抑えられる。
ンピュータのクロック信号源としてＰＬＬシンセサイザ
を使用しているので、不要な信号がコンピュータ内のバ
ス等を経由して種々の回路に進入し、回路を誤動作させ
たり、コンピュータの外部に漏れ、他の機器の回路に進
入し、回路を誤動作させたりする事が無い。その為不要
な信号をコンピュータ外部に流出させないためのシール
ド構造を簡単にすることが出来る。また、ＣＰＵの発熱
も抑えられる。
【００２８】また、ＰＬＬシンセサイザは周波数が互い
に異なる二つの信号を出力し、その一方をＣＰＵのため
のクロック信号とし、を前記データ伝送のためのクロッ
ク信号としたので、いずれの信号に重畳される不要な信
号が少なくなる。
に異なる二つの信号を出力し、その一方をＣＰＵのため
のクロック信号とし、を前記データ伝送のためのクロッ
ク信号としたので、いずれの信号に重畳される不要な信
号が少なくなる。
【００２９】また、ＰＬＬシンセサイザは一方の信号を
出力する電圧制御発振器と一方の信号を分周する分周器
とを有し、分周器から他方の信号を出力したので、一つ
のＰＬＬシンセサイザから二つの信号を出力することが
可能である。従って、パーソナルコンピュータに使用し
た場合に小型化に有利となる。
出力する電圧制御発振器と一方の信号を分周する分周器
とを有し、分周器から他方の信号を出力したので、一つ
のＰＬＬシンセサイザから二つの信号を出力することが
可能である。従って、パーソナルコンピュータに使用し
た場合に小型化に有利となる。
【００３０】また、分周器の分周比を変えられるように
構成したので、コンピュータの使用に合わせてバスクロ
ック信号の周波数を適宜に設定出来る。
構成したので、コンピュータの使用に合わせてバスクロ
ック信号の周波数を適宜に設定出来る。
【００３１】また、ＰＬＬシンセサイザは第一の電圧制
御発振器を有する第一のＰＬＬシンセサイザと、第二の
電圧制御発振器を有する第二のＰＬＬシンセサイザとか
らなり、第一の電圧制御発振器から一方の信号を出力
し、第二の電圧制御発振器から前記他方の信号を出力し
たので、各クロック信号の周波数を独立して設定でき
る。
御発振器を有する第一のＰＬＬシンセサイザと、第二の
電圧制御発振器を有する第二のＰＬＬシンセサイザとか
らなり、第一の電圧制御発振器から一方の信号を出力
し、第二の電圧制御発振器から前記他方の信号を出力し
たので、各クロック信号の周波数を独立して設定でき
る。
【００３２】また、第一のＰＬＬシンセサイザに第一の
分周器を設け、第二のＰＬＬシンセサイザに第二の分周
器を設け、第一及び第二の分周器を可変分周器で構成し
たので、各クロック信号の周波数をコンピュータの仕様
に合わせて適宜に設定できる。
分周器を設け、第二のＰＬＬシンセサイザに第二の分周
器を設け、第一及び第二の分周器を可変分周器で構成し
たので、各クロック信号の周波数をコンピュータの仕様
に合わせて適宜に設定できる。
【００３３】また、ＰＬＬシンセサイザは基準発振器を
有し、基準発振器から第一及び第二のＰＬＬシンセサイ
ザに基準信号を共通に供給したので、基準発振器が一つ
で済む。
有し、基準発振器から第一及び第二のＰＬＬシンセサイ
ザに基準信号を共通に供給したので、基準発振器が一つ
で済む。
【図１】本発明のコンピュータの実施形態を示すブロッ
ク構成図である。
ク構成図である。
【図２】本発明のコンピュータに使用するクロック信号
源のブロック構成図である。
源のブロック構成図である。
【図３】本発明のコンピュータに使用するクロック信号
源の他のブロック構成図である。
源の他のブロック構成図である。
【図４】従来のコンピュータのクロック信号源を示すブ
ロック構成図である。
ロック構成図である。
【図５】従来のコンピュータで発生する不要な信号の様
子を示した図である。
子を示した図である。
１ ＣＰＵ
２、３、４ 周辺装置
５ バス
６ クロック信号源
６ａ 位相比較器
６ｂ 基準発振器
６ｃ 電圧制御発振器
６ｄ 分周器
６ｅ ローパスフィルタ
６ｆ 分周器
６１ 第一のＰＬＬシンセサイザ
６１ａ 第一の位相比較器
６１ｂ 第一の電圧制御発振器
６１ｃ 第一の可変分周器
６１ｄ 第一のローパスフィルタ
６２ 第二のＰＬＬシンセサイザ
６２ａ 第二の位相比較器
６２ｂ 第二の電圧制御発振器
６２ｃ 第二の可変分周器
６２ｄ 第二のローパスフィルタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B079 BC06 DD02 DD03 DD08
5J106 PP03 QQ08 RR03
Claims (7)
- 【請求項１】 ＣＰＵと、前記ＣＰＵによって制御され
る複数の周辺装置と、前記ＣＰＵと前記周辺装置との間
及び前記周辺装置相互間のデータ伝送用バスと、前記Ｃ
ＰＵの動作と前記データ伝送のためのクロック信号を供
給するクロック信号源とを備え、前記クロック信号源を
ＰＬＬシンセサイザによって構成したことを特徴とする
コンピュータ。 - 【請求項２】 前記ＰＬＬシンセサイザは周波数が互い
に異なる二つの信号を出力し、その一方を前記ＣＰＵの
ためのクロック信号とし、他方を前記データ伝送のため
のクロック信号としたことを特徴とする請求項１に記載
のコンピュータ。 - 【請求項３】 前記ＰＬＬシンセサイザは前記一方の信
号を出力する電圧制御発振器と前記一方の信号を分周す
る分周器とを有し、前記分周器から前記他方の信号を出
力したことを特徴とする請求項２に記載のコンピュー
タ。 - 【請求項４】 前記分周器の分周比を変えられるように
構成したことを特徴とする請求項３に記載のコンピュー
タ。 - 【請求項５】 前記ＰＬＬシンセサイザは第一の電圧制
御発振器を有する第一のＰＬＬシンセサイザと、第二の
電圧制御発振器を有する第二のＰＬＬシンセサイザとか
らなり、前記第一の電圧制御発振器から前記一方の信号
を出力し、前記第二の電圧制御発振器から前記他方の信
号を出力したことを特徴とする請求項２に記載のコンピ
ュータ。 - 【請求項６】 前記第一のＰＬＬシンセサイザに前記第
一の電圧制御発振器から出力される発振信号を分周する
第一の分周器を設け、前記第二のＰＬＬシンセサイザに
前記第二の電圧制御発振器から出力される発振信号を分
周する第二の分周器を設け、前記第一及び第二の分周器
を可変分周器で構成したことを特徴とする請求項５に記
載のコンピュータ。 - 【請求項７】 前記ＰＬＬシンセサイザは基準発振器を
有し、前記基準発振器から前記第一及び第二のＰＬＬシ
ンセサイザに基準信号を共通に供給したことを特徴とす
る請求項５又は６に記載のコンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286614A JP2003099150A (ja) | 2001-09-20 | 2001-09-20 | コンピュータ |
| TW091118311A TW565758B (en) | 2001-09-19 | 2002-08-14 | Computer suppressing of unnecessary signals |
| US10/245,096 US6845462B2 (en) | 2001-09-19 | 2002-09-17 | Computer containing clock source using a PLL synthesizer |
| KR10-2002-0056783A KR100478226B1 (ko) | 2001-09-19 | 2002-09-18 | 불필요한 신호의 발생을 억제한 컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286614A JP2003099150A (ja) | 2001-09-20 | 2001-09-20 | コンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003099150A true JP2003099150A (ja) | 2003-04-04 |
Family
ID=19109561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001286614A Withdrawn JP2003099150A (ja) | 2001-09-19 | 2001-09-20 | コンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003099150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014139819A (ja) * | 2004-10-15 | 2014-07-31 | Intel Corp | プロセッサ動作電圧の自動動的制御 |
-
2001
- 2001-09-20 JP JP2001286614A patent/JP2003099150A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014139819A (ja) * | 2004-10-15 | 2014-07-31 | Intel Corp | プロセッサ動作電圧の自動動的制御 |
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Legal Events
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| A131 | Notification of reasons for refusal |
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| A761 | Written withdrawal of application |
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