KR20030024553A - 반도체장치 - Google Patents

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KR20030024553A
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semiconductor device
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lead bonding
leads
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KR1020020028924A
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미치이카즈나리
카사타니야스시
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명에서의 패키지(2)의 상면은, 돌출면(2a)과 이 돌출면(2a)에 대하여 단차를 갖는 노정면(2b)을 구비하고, 복수의 리드(3)는, 패키지(2)의 위쪽에 별도의 반도체장치를 적층하기 위한 리드 접합부(3a)를 노정면(2b) 상에 구비하고, 리드 접합부(3a)의 리드 폭 L2를 리드(3)에서의 그 밖의 부분의 리드 폭 L1보다도 넓게 하였다. 이에 따라서, 본 발명은, 리드 접합부의 시각적 확인과 복구 작업을 비교적 용이하게 할 수 있고, 리드 접합성이 비교적 높고, 상하단의 반도체장치의 탑재 어긋남이 생기더라도 리드 접합부에서의 접합강도의 저하가 적은 신뢰성이 높은 반도체장치를 제공할 수 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로, 특히 단수 또는 복수의 칩이 밀봉된 반도체장치를 적층하기 위한 반도체장치, 또는, 단수 또는 복수의 칩이 밀봉된 반도체장치가 적층된 반도체장치에 관한 것이다.
최근, 전자기기에서의 소형화 및 고기능화의 요망에 따라 전자기기에 사용되는 반도체장치를 소형화 및 고기능화 하기 위한 개발이 열심히 진행되고 있다. 특히, 이것에 관련하여, 칩이 밀봉된 반도체장치를 복수개 적층하고, 반도체장치의 실장 밀도를 향상하는 기술이 여러 가지 개시되어 있다.
이하, 종래의 적층화된 반도체장치에 관해서 일부의 형태를 간단히 설명한다. 도 10은 종래의 반도체장치를 나타낸 개략적인 단면도이다(예를 들면, 일본국 특개평 9-153561호 공보 참조). 이 도면에서, 6은 칩, 7은 칩(6)상의 전극패드와 리드를 전기적으로 접속하는 와이어, 31A, 31B는 반도체장치, 32는 칩(6)을 밀봉하는 패키지, 32a는 패키지(32)의 상면, 32c는 패키지(32)의 하면, 33은 패키지(32)의 내부로부터 외부에 걸쳐서 연장 설치된 리드를 나타낸다.
도 10에 나타낸 것처럼, 반도체장치(31A, 31B)의 리드(33)는, 패키지(32) 내부에 있어서, 일단이 와이어(7)를 통해 칩(6)에 접속된다. 그리고, 리드(33)는, 패키지(32)의 상면(32a)측에 노정(露呈)하고, 패키지(32)의 측면으로부터 하면(32c) 단부에 걸쳐서, 패키지(32)에 밀접하도록 연장 설치되어 있다. 여기서, 패키지(32)의 상면(32a)측에 노정하는(terrace) 리드(33)의 상면과, 패키지(32)의 상면(32a)과의 단차는 매우 작고, 그 단차는 리드(33)의 판 두께보다 작다.
이상과 같은 구성의 반도체장치에 있어서, 하단의 반도체장치(31A)의 상면(32a)측에 노정하는 리드(33)상에, 상단 반도체장치(31B)의 하면(32b)에 배치된 리드(33) 선단부를 얹어 놓고, 양쪽의 리드(33)를 접합함으로써, 반도체장치(31A, 31B)는 적층화 된다.
도 11은 종래의 다른 반도체장치를 나타낸 개략적인 단면도이다(예를 들면, 특개평 8-139270호 공보 참조). 이 도면에 있어서, 41A, 41B는 반도체장치, 42는 칩을 밀봉하는 패키지, 43은 패키지(42)의 내부로부터 외부에 걸쳐서 연장 설치된 리드를 나타낸다.
도 11에 나타낸 것처럼, 반도체장치(41A, 41B)의 리드(43)는, 패키지(42)외부에서, 패키지(42)와 밀접하지 않고서 패키지(42)의 하면 영역 밖(하면에 대응하는 투영면의 영역 밖임)을 향하여 연장 설치되어 있다. 여기서, 패키지(42)의 하면으로부터, 하면 영역 외에 배치된 리드(43) 선단부까지는, 충분한 높이가 확보되어 있다.
이상과 같은 구성의 반도체장치에 있어서, 하단의 반도체장치(41A)의 리드(43)상에, 상단의 반도체장치(41B)의 하면 영역 외에 배치된 리드(43) 선단부를 얹어 놓고, 양쪽의 리드(43)를 접합함으로써, 반도체장치(41A, 41B)는 적층화된다.
상기 종래의 반도체장치에서는, 그 형태에 따라서 여러 가지의 문제가 있었다.
먼저, 도 10과 같은 형태를 갖는 반도체장치에서는, 반도체장치를 적층한 후의 리드 접합부분의 시각적 검사가 곤란하고, 리드 접합불량이 생겼을 때 복구 작업도 곤란한 제 1의 문제가 있었다.
통상, 적층화된 반도체장치에 대하여, 그 단기적이고 또한 장기적인 동작 품질을 확인하기 위해서, 리드 접합부분에서, 땜납 불량 등의 접합불량이 없는지 시각적 검사가 행해진다. 그리고, 땜납 불량 등이 발견된 경우에는, 땜납 인두 등을 사용하여 그 리드 접합부분을 복구한다.
그러나, 도 10과 같은 형태를 갖는 반도체장치에서는, 상하단의 반도체장치는 거의 밀착하도록 적층되어 있으므로, 리드의 접합부분의 외주 전역을 시각적으로 검사하는 것이 곤란하였다. 또한, 그 좁은 틈새에, 납땜 인두 등의 복구용 지그(jig)를 삽입하여 작업하는 것도 곤란하였다.
한편, 도 11과 같은 형태를 갖는 반도체장치에서는, 반도체장치를 적층할 때에, 복수의 리드 선단부가 서로 다른 레벨에서 고르지 않게 배치되는 것(tramp)(평면도가 확보되지 않은 상태를 말함)에 의해, 양호한 리드의 접합성을 확보하는 것이 어렵다고 하는 제 2의 문제가 있었다.
즉, 도 11의 반도체장치에 있어서는, 리드가 캔틸레버(cantilever)와 같이 연장 설치되고, 또한, 그 연장 설치 부분에 두 부분의 만곡부를 갖는 구조로 되어 있기 때문에, 가공 상 복수의 리드 선단부의 평면도를 확보하는 것이 어려웠다. 그리고, 이 서로 다른 레벨에서 고르지 않게 배치되는 리드 선단부는, 더욱 서로 다른 레벨에서 고르지 않게 배치되는 하단의 리드 상에 접합하게 되고, 더구나, 그 접합부는 접합시에 고정되어 있지 않기 때문에, 양호한 리드의 접합성을 확보하는 것이 매우 어려웠다.
여기서, 상술한 제 2의 문제에 관하여, 도 10의 반도체장치는, 도 11의 반도체장치와 비교하여 우위성을 갖는다. 즉, 도 10의 반도체장치는, 리드가 바늘 구조를 갖지 않고, 리드 접합부가 패키지에 고정되기 때문에, 비교적 양호한 리드의 접합성을 확보할 수 있다.
또한, 상술한 제 1의 문제에 관해서, 도 11의 반도체장치는, 도 10의 반도체장치와 비교하여 우위성을 갖는다. 즉, 도 11의 반도체장치는, 리드 접합부가 패키지에 밀접하지 않고 형성되어 있으므로, 리드 접합부의 시각적 검사와 복구 작업이 비교적 용이해진다.
이에 대하여, 도 10 및 도 11의 반도체장치에 공통의 문제로서, 반도체장치를 적층할 때에 상단 반도체장치의 탑재 어긋남이 생기면, 리드 접합부에서의 충분한 접합강도를 확보하는 것이 곤란해지는 제 3의 문제가 있었다.
즉, 반도체장치를 적층할 때에 사용하는 탑재장치의 위치정밀도가 낮은 경우 등에, 상단 반도체장치를 하단 반도체장치에 대하여 똑바른 자세로 탑재할 수 없는 경우가 있었다. 이러한 경우, 하단 반도체장치에서의 복수의 리드 접합부 상에, 상단 반도체장치에서의 대응하는 복수의 리드 선단부가 위치 어긋남이 생겨 적재되게 되고, 리드 접합부에서의 필요한 접합면적을 확보할 수 없어, 접합강도의 저하를 초래하였다.
본 발명은, 상술한 과제를 해결하기 위해 주어진 것으로, 적층 가능한 반도체장치에 있어서, 리드 접합부의 시각적 확인과 복구작업을 비교적 용이하게 할 수 있고, 리드 접합성이 비교적 높고, 상하단의 반도체장치의 탑재 어긋남이 생기더라도 리드 접합부에서의 접합강도의 저하가 적은 신뢰성이 높은 반도체장치를 제공하는 데에 있다.
도 1은 본 발명의 실시예 1에서의 반도체장치를 나타낸 개략적인 평면도,
도 2는 도 1에 나타낸 반도체장치의 A-A선에서의 개략적인 단면도,
도 3은 도 1에 나타낸 반도체장치 위에 적층되는 반도체장치의 개략적인 평면도,
도 4는 도 3에 나타낸 반도체장치의 B-B선에서의 개략적인 단면도,
도 5는 본 발명의 실시예 1에서의 적층화된 반도체장치를 나타낸 개략적인 평면도,
도 6은 도 5에 나타낸 반도체장치의 C-C선에서의 개략적인 단면도,
도 7은 도 5의 반도체장치에서의 리드 접합부 근방을 나타낸 개략적인 사시도,
도 8은 본 발명의 실시예 2에서의 적층화된 반도체장치를 나타낸 개략적인 단면도,
도 9는 도 8의 반도체장치에서의 리드 접합부 근방을 나타낸 개략적인 사시도,
도 10은 종래의 반도체장치를 나타낸 개략적인 단면도,
도 11은 종래의 다른 반도체장치를 나타낸 개략적인 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 11, 21A∼21C, 31A, 31B, 41A, 41B : 반도체장치
2, 12, 22, 32, 42 : 패키지2a, 22a : 돌출면
2b, 22b : 노정면2c, 12c, 22c, 32c : 하면
3, 13, 23, 33, 43 : 리드3a, 23a : 리드 접합부
3b, 13b, 23b :리드 선단부5 : 다이패드
6, 6a, 6b : 칩7 : 와이어
12a, 32a : 상면19 : 땜납 페이스트
본 발명의 제 1 특징에 따른 반도체장치는, 단수 또는 복수의 칩을 밀봉하는패키지와, 상기 패키지의 내부로 상기 단수 또는 복수의 칩과 전기적으로 접속됨 과 동시에, 상기 패키지의 내부로부터 외부에 걸쳐서 연장 설치된 복수의 리드를 구비한 반도체장치에 있어서, 상기 패키지의 상면은, 돌출면과 해당 돌출면에 대하여 단차를 갖는 노정면(terraced surface)을 구비하고, 상기 복수의 리드는, 상기패키지의 위쪽에 별도의 반도체장치를 적층하기 위한 리드 접합부를 상기 노정면 상에 구비하고, 상기 리드 접합부의 리드 폭을, 상기 리드에서의 그 밖의 부분의 리드 폭보다도 넓힌 것이다.
또한, 본 발명의 제 2 특징에 따른 반도체장치는, 상기 제 1 특징에 기재된 발명에 있어서, 상기 돌출면은 상기패키지 상면에서의 중앙부에 배치되고, 상기 노정면은 상기 패키지 상면에서의 외주부 또는 양단부에 배치된 것이다.
또한, 본 발명의 제 3 특징에 따른 반도체장치는, 상기 제 1 특징 또는 제 2 특징에 기재된 발명에 있어서, 상기 돌출면과 상기 노정면의 단차를 상기 리드의 두께보다 크게 한 것이다.
또한, 본 발명의 제 4 특징에 따른 반도체장치는, 상기 제 1∼제 3 특징 중 어느 하나에 기재된 발명에 있어서, 상기 복수의 리드는, 상기 패키지의 하면보다 아래쪽에서 해당 하면의 외측을 향하여 연장 설치된 것이다.
또한, 본 발명의 제 5 특징에 따른 반도체장치는, 상기 제 1∼제 3 특징 중 어느 하나에 기재된 발명에 있어서, 상기 복수의 리드는, 상기 패키지의 하면보다 아래쪽에서 해당 하면의 내측에서의 상기 리드 접합부에 대응하는 위치를 향하여 연장 설치된 것이다.
또한, 본 발명의 제 6 특징에 따른 반도체장치는, 상기 제 5 특징에 기재된 반도체장치를 복수개 적층한 것이다.
또한, 본 발명의 제 7 특징에 따른 반도체장치는, 상기 제 1∼제 5 특징 중 어느 하나에 기재된 반도체장치의 상기 리드 접합부에 상기 별도의 반도체장치의 리드 선단부를 접합하여, 상기 반도체장치와 상기 별도의 반도체장치를 적층한 것이다.
[발명의 실시예]
이하, 본 발명의 실시예에 관해서 도면을 참조하여 상세히 설명한다. 이때, 각 도면에서, 동일 또는 상당하는 부분에는 동일한 부호를 부여하고, 그 중복 설명은 적절히 간략화 내지 생략한다.
(실시예 1)
이하, 도 1∼도 7로 본 발명의 실시예 1에 관해서 상세히 설명한다. 도 1은 본 발명의 실시예 1에서의 반도체장치를 나타낸 개략적인 평면도이다. 또한, 도 2는 도 1에 나타낸 반도체장치의 A-A선에서의 개략적인 단면도이다. 도 1, 도 2에 있어서, 1은 적층 가능한 반도체장치, 2는 칩을 수지 등으로 밀봉하는 패키지, 2a는 패키지(2)의 돌출면, 2b는 패키지(2)의 노정면, 2c는 패키지(2)의 하면, 3은 패키지(2)의 내부로부터 외부에 걸쳐서 연장 설치된 복수의 리드, 3a는 패키지(2)의 위쪽에 별도의 반도체장치를 적층하기 위해서 리드(3)에 설치된 리드 접합부, 3b는 아래쪽의 반도체장치나 회로기판 등의 위에 반도체장치(1)를 적재하기 위한 리드선단부, 5는 칩을 양면에 탑재한 다이패드, 6a, 6b는 칩, 7은 칩(6a, 6b) 상의 전극 패드와 리드(3)를 전기적으로 접속하는 와이어를 나타낸다.
여기서, 패키지(2)의 상면은, 돌출면(2a)을 상면의 중앙부에 구비하고, 돌출면(2a)에 대하여 단차를 갖는 노정면(2b)을 상면의 양단부에 구비한다. 즉, 도 2에 나타낸 것처럼, 패키지(2)의 횡단면 형상은, 볼록 형상으로 되어 있다. 이때, 패키지(2)의 상면(2a)의 단차, 즉 돌출면(2a)과 노정면(2b)의 고저차는, 리드(3)의 판 두께 t보다 크게 되어 있다.
또한, 리드(3)는, 도 2에 나타낸 것처럼, 패키지(2) 내부에서 일단이 와이어(7)를 통해 칩(6a, 6b)에 접속되어 있다. 그리고, 리드(3)는, 패키지(2)의 노정면(2b) 위를 지나가고, 또 두 부분에서 굴곡되어, 패키지(2)의 하면(2c)보다 아래쪽에서 하면(2c)의 외측을 향하여 연장 설치된다.
또한, 도 1에 나타낸 것처럼, 패키지(2)의 노정면(2b) 상에는, 리드 접합부(3a)가 리드(3)와 일체적으로 형성되어 있다. 리드 접합부(3a)는, 그 리드 폭 L2가 리드(3)에서의 그 밖의 부분의 리드 폭 L1보다도 넓게 되도록, 예를 들면, 프레스 가공 등에 의해 형성된다. 그리고, 후술하는 것처럼, 큰 표면적을 갖는 리드 접합부(3a)상에 상단 반도체장치의 리드 선단부가 접합되어 반도체장치가 적층화 된다.
이때, 이상과 같이 구성된 반도체장치(1)는, 아래와 같은 공정을 거쳐서 형성된다.
먼저, 리드 프레임 상에 형성된 다이패드(5)의 한 면에 웨이퍼로부터 잘라낸칩(6b)이 본딩된다. 그리고, 칩(6b)과 리드 프레임 상에 형성된 리드(3)의 사이에, 와이어(7)가 와이어 본딩된다. 그 후, 리드 프레임의 상하면이 반전되어, 다이패드(5)의 다른 쪽 면에, 칩(6a)이 본딩된다. 그리고, 칩(6a)과 리드(3)의 사이에, 와이어(7)가 와이어 본딩된다.
그 후, 패키지(2)의 노정면(2b)의 위치가 분리선(parting line)이 되는 금형에 의해 패키지(2)가 성형된다. 그 후에 리드 프레임의 절단공정을 거쳐서, 최후에, 리드 성형(굽힘 가공)에 의해 리드(3)에 굴곡부를 형성하여 원하는 형태의 반도체장치(1)를 얻게 된다.
다음에, 도 3 및 도 4로 상술한 반도체장치(1) 상에 적층되는 반도체장치의 구성에 관해서 설명한다. 도 3은 도 1 및 도 2에 나타낸 반도체장치(1) 위에 적층되는 반도체장치의 개략적인 평면도이다. 도 4는 도 3에 나타낸 반도체장치의 B-B 선에 있어서의 개략적인 단면도이다.
도 3 및 도 4에 있어서, 11은 반도체장치, 12는 패키지, 12a는 패키지(12)의 상면, 12c는 패키지(12)의 하면, 13은 리드, 13b는 아래쪽의 반도체장치(1) 상에 반도체장치(11)를 얹어 놓기 위한 리드 선단부, 5는 다이패드, 6a, 6b는 칩, 7은 와이어를 나타낸다.
여기서, 리드(13)는, 도 4에 나타낸 것처럼, 패키지(12) 내부에 있어서 일단이 와이어(7)를 통해 칩(6a, 6b)에 접속되어 있다. 그리고, 리드(13)는, 패키지(12)의 측면 근방에서 굴곡되고, 패키지(12)의 하면(12c) 영역 바깥을 향하여 연장 설치된다. 여기서, 패키지(12)의 하면(12c)으로부터 리드 선단부(13b)까지는, 충분한 높이가 확보되어 있다.
또한, 도 3에 도시한 것처럼, 반도체장치(11)의 리드(13)는, 거의 균일한 리드 폭 L3으로 형성되어 있다. 그리고, 그 리드 폭 L3은, 상술한 도 1 및 도 2의 반도체장치(1)에서의 리드 접합부(3a)의 리드 폭 L2보다도 작다.
다음으로, 도 5∼도 7로 상술한 2개의 반도체장치(1, 11)가 적층된 반도체장치에 관해서 설명한다. 도 5는 본 실시예 1에 있어서의 적층화된 반도체장치를 나타낸 개략적인 평면도이다. 도 6은 도 5에 나타낸 반도체장치의 C-C선에 있어서의 개략적인 단면도이다. 또한, 도 7은 도 5의 반도체장치에서의 리드 접합부 근방을 나타낸 개략적인 사시도이다.
도 6에 나타낸 것처럼, 도 1 및 도 2로 나타낸 반도체장치(1) 위에, 도 3 및 도 4로 나타낸 반도체장치(11)가 실장된다.
상세하게는, 먼저, 하단 반도체장치(1)에서의 리드 접합부(3a)에, 땜납 페이스트가 도포된다. 그 후, 하단 반도체장치(1)에서의 리드 접합부(3a)와 상단 반도체장치(11)에서의 리드 선단부(13b)의 위치 정렬을 하고, 리드 접합부(3a) 상에 리드 선단부(13b)를 적재한다. 그리고, 리플로우(reflow)법에 의해 리드 접합부(3a)와 리드 선단부(13b)가 접합된다.
이상 설명한 것처럼, 도 5 및 도 7에 나타낸 것처럼, 하단 반도체장치(1)에서의 리드 접합부(3a)의 리드 폭 L2는, 상단 반도체장치(11)에서의 리드 선단부(13b)의 리드 폭 L3과 비교하여 충분히 크게 형성되어 있다.
이 때문에, 상단 반도체장치(11)를, 하단 반도체장치(1)에 대하여 똑바른 자세로 탑재할 수 없던 경우가 있더라도, 리드 선단부(13b)가 리드 접합부(3a) 상에서 벗어나지 않고, 양쪽의 접촉면을 확보할 수 있게 된다.
또한, 도 6 및 도 7에 나타낸 것처럼, 적층화된 반도체장치에 있어서, 리드 접합부(3a)와 리드 선단부(13b)의 접합부는, 반도체장치의 외부를 향하여 개설되어 있다. 이 때문에, 그 접합부분의 외주 전역을 시각적으로 검사하는 것이 비교적 용이해짐과 동시에, 접합불량이 생긴 경우에 그 부분에 땜납 인두 등의 복구용 지그를 삽입하여 작업하는 것도 용이해진다. 이에 따라, 적층화된 반도체장치의 불량품의 검출과 삭감이 향상하기 때문에, 소위 멀티칩 패키지로서의 수율이 향상한다.
또한, 도 6 및 도 7에 나타낸 것처럼, 하단의 반도체장치(1)에 관해서, 리드(3)는, 그 전장의 대부분을 노정면(2b) 등으로 지지하고 있고, 그 나머지의 극히 작은 부분이 캔틸레버 구조로 되어 있다. 따라서, 하단 반도체장치(1)에서의 리드 선단부(3b)는, 서로 다른 레벨에서 고르지 않게 배치되는 것이 비교적 적게 형성된다.
그리고, 이 반도체장치(1) 상에, 서로 다른 레벨에서 고르지 않게 배치되는 소정 리드 선단부(13b)를 갖는 반도체장치(11)가 적층되는 경우이더라도, 그 접합대상이 되는 리드 접합부(3a)는, 패키지(2)의 노정면(2b) 상에 고정 설치되어 있기 때문에, 리드 선단부(13b)를 꽉 누르는 것에 의해 그 위치가 변위하는 경우가 없다. 따라서, 리드 접합부(3a)와 리드 선단부(13b)의 접합이, 비교적 용이해진다.
이상 설명한 것처럼, 본 실시예 1처럼 구성된 반도체장치에서는, 리드 접합부의 시각적 확인과 복구작업을 비교적 용이하게 할 수 있고, 리드 접합성이 비교적 높고, 상하단의 반도체장치의 탑재 어긋남이 생기더라도 리드 접합부에서의 접합강도의 저하가 적은 신뢰성이 높은 반도체장치를 제공할 수 있다.
이때, 본 실시예 1에서는, 2개의 반도체장치(1, 11)를 적층하였다. 이에 대하여, 이것보다도 많은 수의 반도체장치를 적층하는 경우에도, 본 발명을 적용할 수 있다. 이 경우, 예를 들면, 실장되는 모든 단의 반도체장치를, 본 실시예 1에 나타낸 하단 반도체장치(1)와 마찬가지의 구성으로 함으로써, 본 실시예 1과 동일한 효과를 얻을 수 있다. 여기서, 본 실시예 1의 반도체장치의 구성상, 반도체장치는 상단의 것일수록 그 크기는 점차 작아진다.
또한, 본 실시예 1에서는, 패키지(2) 내부에 밀봉되는 칩(6a, 6b)을 멀티칩으로 하였지만, 패키지(2) 내부에 밀봉되는 칩의 수는, 이것으로 한정되지 않고, 예를 들면, 단일 칩이어도 된다. 그리고, 이 경우에도, 본 실시예 1과 동일한 효과를 갖게 된다.
또한, 본 실시예 1에서는, 복수의 리드(3)가 패키지(2)의 양단부(두 방향임)에 균등하게 배치되어 있지만, 복수의 리드(3)의 배치는 이것으로 한정되는 경우는 없다. 예를 들면, 복수의 리드가 패키지의 외주부(네 방향임)에 배치된 반도체장치에 있어서는, 패키지의 외주부에 노정부를 설치하고, 또한 그 노정부에 리드 접합부를 형성함으로써, 본 실시예 1과 동일한 효과를 갖게 된다.
(실시예 2)
이하, 도 8 및 도 9로 본 발명의 실시예 2에 관해서 상세히 설명한다. 도 8은 본 발명의 실시예 2에서의 적층화된 반도체장치를 나타낸 개략적인 단면도이다.또한, 도 9는 도 8의 반도체장치에서의 리드 접합부 근방을 나타낸 개략적인 사시도이다.
본 실시예 2는, 적층된 반도체장치의 단수가 3단인 점과, 각 단에 적층된 반도체장치가 동일 구조인 점과, 반도체장치의 리드 선단부가 내측을 향하여 굴곡하고 있는 점이, 주로 상기 실시예 1과는 다르다.
도 8 및 도 9에 있어서, 21A, 21B, 21C는 반도체장치, 22는 패키지, 22a는 패키지(22)의 돌출면, 22b는 패키지(22)의 노정면, 22c는 패키지(22)의 하면, 23은 복수의 리드, 23a는 리드 접합부, 23b는 리드 선단부를 나타낸다. 여기서, 적층된 각 반도체장치(21A, 21B, 21C)의 구성은, 거의 동일하다. 자세하게는, 패키지(22)의 상면은, 돌출면(22a)을 상면의 중앙부에 구비하고, 돌출면(22a)에 대하여 단차를 갖는 노정면(22b)을 상면의 양단부에 구비한다. 이때, 돌출면(22a)과 노정면(22b)의 단차는, 리드(23)의 판 두께보다 훨씬 크다.
또한, 리드(23)는, 도 8에 나타낸 것처럼, 패키지(22) 내부에 있어서, 일단이 와이어(7)를 통해 칩(6a, 6b)에 접속되어 있다. 그리고, 리드(23)는, 패키지(22)의 노정면(22b) 위를 지나가고, 또한 두 부분으로 굴곡되고, 패키지(22)의 하면(22c)보다 아래쪽에서 하면(22c)의 내측에서의 리드 접합부(22b)에 대응하는 위치를 향하여 연장 설치되어 있다. 즉, 리드(23)는, 패키지(22) 외부에서, C형상이 되도록 형성되어 있다. 또한, 도 9에 나타낸 것처럼, 패키지(22)의 노정면(22b) 상에는, 리드 접합부(23a)가 리드(23)와 일체적으로 형성된다. 리드 접합부(23a)는, 상기 실시예 1과 마찬가지로, 그 리드 폭이 리드(23)에서의 그 밖의 부분의 리드 폭보다도 넓게 되도록 형성되어 있다.
그리고, 도 8 및 도 9에 나타낸 것처럼, 3개의 반도체장치(21A, 21B, 21C)가 실장된다.
자세하게는, 하단 반도체장치(21A)에서의 리드 접합부(23a) 상에는, 땜납 페이스트를 통해서 중단 반도체장치(21B)에서의 리드 선단부(23b)가 접합된다. 그리고, 중단 반도체장치(21B)에서의 리드 접합부(23a) 상에는, 땜납 페이스트를 통해서 상단 반도체장치(21C)에서의 리드 선단부(23b)가 접합된다.
이상 설명한 것처럼, 리드 접합부(23a)의 리드 폭은, 거기에 접합되는 리드 선단부(23b)의 리드 폭과 비교하여 충분히 크게 형성되어 있다.
이 때문에, 상단 반도체장치(21B, 21C)를, 하단 반도체장치(21A, 21B)에 대하여, 똑바른 자세로 탑재할 수 없던 경우가 있더라도, 리드 선단부(23b)가 리드 접합부(23a) 상에서 벗어나지 않고, 양쪽의 접촉면을 확보할 수 있게 된다.
또한, 도 8 및 도 9에 나타낸 것처럼, 적층화된 반도체장치에 있어서, 리드 접합부(23a)와 리드 선단부(23b)의 접합부는, 그 외주 전역을, 반도체장치의 외부로부터 거의 볼 수 있는 위치에 개설되어 있다. 이 때문에, 그 접합부분을 시각적으로 검사하는 것이 비교적 용이해짐과 동시에, 접합불량이 생긴 경우에 그 부분에 복구용 지그를 삽입하여 작업하는 것도 비교적 용이해진다.
또한, 도 8 및 도 9에 나타낸 것처럼, 각 단의 반도체장치(21A, 21B, 21C)의 리드(23)는, 상기 실시예 1과 마찬가지로, 리드 선단부(23b)의 서로 다른 레벨에서 고르지 않게 배치되는 것이 비교적 적어지는 구조로 되어 있다.
또한, 이들의 리드 선단부(23b)는, 패키지(22)의 노정면(22b) 상에 고정 설치된 리드 접합부(23a)에 접합되므로, 견고한 토대 위에서 안정된 접합을 할 수 있다. 따라서, 리드 접합부(23a)와 리드 선단부(23b)의 접합이, 비교적 용이해진다.
이상 설명한 것처럼, 본 실시예 2와 같이 구성된 반도체장치에서도, 상기 실시예 1과 마찬가지로, 리드 접합부의 시각적 확인과 복구 작업이 비교적 용이해질 수 있어, 리드 접합성이 비교적 높고, 상하단의 반도체장치의 탑재 어긋남이 생기더라도 리드 접합부에서의 접합강도의 저하가 적은 신뢰성이 높은 반도체장치를 제공할 수 있다.
또한, 본 실시예 2에서는, 동일 구조체의 반도체장치(21A, 21B, 21C)를 적층할 수 있기 때문에, 거의 제한 없이 적층 단수를 늘릴 수 있다.
이때, 본 발명이 상기 각 실시예로 한정되지 않고, 본 발명의 기술사상의 범위 내에서, 각 실시예 내에서 시사한 이외에도, 각 실시예는 적절하게 변경되어 얻는 것은 명백하다. 또한, 상기 구성부재의 수, 위치, 형상 등은 상기 실시예로 한정되지 않고, 본 발명을 실시하는 데에 있어서 바람직한 수, 위치, 형상 등으로 할 수 있다.
본 발명은, 이상과 같이 구성되어 있으므로, 적층된 반도체장치의 리드 접합성이 비교적 높고, 적층된 반도체장치의 탑재 어긋남이 생기더라도 리드 접합부에서의 접합강도의 저하가 적은 신뢰성이 높은 반도체장치를 제공할 수 있다. 또한,적층된 반도체장치의 리드 접합부의 시각적 확인과 복구 작업을 비교적 용이하게 할 수 있기 때문에, 불량품의 검출율이 높고, 수율이 높은 반도체장치를 제공할 수 있다.

Claims (3)

  1. 단수 또는 복수의 칩을 밀봉하는 패키지와,
    상기 패키지의 내부로 상기 단수 또는 복수의 칩과 전기적으로 접속됨과 동시에, 상기 패키지의 내부로부터 외부에 걸쳐서 연장 설치된 복수의 리드를 구비한 반도체장치에 있어서,
    상기 패키지의 상면은, 돌출면과 해당 돌출면에 대하여 단차를 갖는 노정면을 구비하고,
    상기 복수의 리드는, 상기 패키지의 위쪽에 별도의 반도체장치를 적층하기 위한 리드 접합부를 상기 노정면 상에 구비하고,
    상기 리드 접합부의 리드 폭은, 상기 리드에서의 그 밖의 부분의 리드 폭보다도 넓은 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 복수의 리드는, 상기 패키지의 하면보다 아래쪽에서 해당 하면의 외측을 향하여 연장 설치된 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 복수의 리드는, 상기 패키지의 하면보다 아래쪽에서 해당 하면의 내측에서의 상기 리드 접합부에 대응하는 위치를 향하여 연장 설치된 것을 특징으로 하는 반도체장치.
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