KR20030021505A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 파이프 라인 디펙트(pipe line defect) 및 SAC 공정에 따른 커런트 로스(current loss)의 발생을 방지하기 플래쉬 메모리 소자의 제조방법을 개시하며, 개시된 본 발명의 방법은, 소자분리막 및 플로팅 게이트용 라인이 형성된 P형 기판의 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 콘트롤 게이트용 도전막을 형성하는 단계; 상기 콘트롤 게이트용 도전막과 게이트 절연막을 패터닝하여 콘트롤 게이트를 형성하는 단계; 상기 플로팅 게이트용 라인을 식각하여 플로팅 게이트를 형성하고, 동시에, 소오스 및 드레인 예정 영역의 기판 부분을 노출시키는 단계; 및 노출된 기판 영역에 N+ 및 P+ 이온주입을 수행하여 소오스 및 드레인 영역을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법에 있어서, 상기 게이트 절연막을 형성하는 단계는, CH-OH의 작용기를 갖는 고분자 단량체를 포함하는 고분자 물질을 솔벤트에 녹여 액상으로 만든 후, 이를 기판 상에 스핀 코팅하는 단계와, 상기 코팅된 고분자 물질로부터 솔벤트를 제거하는 단계와, 상기 코팅된 고분자 물질 내부에서 가교결합이 일어나도록, 상기 고분자 물질에 열을 가하는 단계를 포함한다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는, 파이프 라인 디펙트(pipe line defect)의 발생 및 커런트 로스(current loss)의 발생을 방지하기 위한 방법에 관한 것이다.
플래쉬 메모리 소자(Flash Memory Device)는 프로그래밍(programming) 및 지우기(erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 지우기 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다.
이러한 플래쉬 메모리 소자는 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍과 지우기를 할 수 있다. 여기서, 상기 프로그래밍 및 지우기는 12V/5V 겸용 전원을 사용하여 수행하며, 특히, 프로그래밍의 경우에는 외부의 고전압에 의한 열전자(hot electron)를 이용하고, 지우기의 경우에는 F-N(Fowler-Nordheim) 터널링을 이용한다.
이와 같은 플래쉬 메모리 소자의 제조방법을 개략적으로 설명하면 다음과 같다. 먼저, 소자분리막이 구비된 반도체 기판 상에 터널 산화막과 플로팅 게이트용 제1도전막을 차례로 형성하고, 상기 제1도전막과 터널 산화막을 일방향으로 연장되는 라인 형태로 패터닝한다. 그런다음, 상기 결과물 상에 ONO막과 콘트롤 게이트용 제2도전막을 형성하고, 이 제2도전막과 ONO막을 패터닝하여 상기 라인 형태로 패터닝된 제1도전막과 직교하는 라인 형태의 콘트롤 게이트를 형성한다. 이어서, 소오스/드레인 예정 영역에 잔류되어 있는 제1도전막을 제거하여 플로팅 게이트를 형성하고, 노출된 기판 부분에 소정 도전형의 불순물을 이온주입하여 소오스 및 드레인 영역을 형성한다.
이후, 메탈 콘택 공정 및 메탈 공정과 일련의 후속 공정을 수행하여 플래쉬 메모리 소자를 완성한다.
상기에서, 플로팅 게이트 및 콘트롤 게이트용 도전막으로는 폴리실리콘막과 텅스텐실리사이드막의 적층막이 주로 이용되며, 아울러, 이 적층막의 패터닝을 위해 질화막과 반사방지막이 적층된다.
또한, 0.18㎛급 플래쉬 메모리 소자를 제조함에 있어서, 메탈 콘택 공정시에는 통상 SAC(Self Align Contact) 공정이 적용된다.
그러나, 전술한 바와 같이, 종래의 플래쉬 메모리 소자 제조 공정은 플로팅 게이트의 형성 후에 N+ 및 P+ 이온주입을 통해서 소오스 및 드레인 영역을 형성하는 바, 이 과정에서 파이프 라인 디펙트(pipe line defect)가 유발되어 소자 특성 및 제조수율이 저하되는 문제점이 있다.
자세하게, P형의 기판 상에 게이트를 형성한 후, 이 게이트의 양측에 N+ 이온주입을 통해 N+ 소오스 및 N+ 드레인 영역을 형성할 경우, 상기 P형의 기판, 즉, P-웰은 N+ 소오스 영역과 N+ 드레인 영역 사이에서 절연체의 역할을 하게 된다.
그런데, N+ 이온주입 바이어스가 P-웰 형성을 위한 P+ 이온주입 바이어스 보다 상대적으로 큰 경우, 또한, 게이트의 최소 CD(Critical Dimension)가 액티브 영역에 비해 상대적으로 작을 때, 즉, 게이트 프로파일(profile)이 슬로프(slope)가 없는 수직 타입(vertical type)으로 상단부와 하단부의 CD 차이가 없는 경우, 도 1a에 도시된 바와 같이, N+ 드레인 영역(4)에 역 바이어스(reverse bias)를 인가하게 되면, 공핍 영역의 확장이 일어나게 되고, 이 결과로, 도 1b에 도시된 바와 같이, N+ 소오스 영역(3)과 N+ 드레인 영역(4) 사이의 P-웰 부분에 상기 N+ 소오스 영역(3)과 N+ 드레인 영역(4)을 연결시키는 파이프 라인 디펙트(pipe line defect : 5)가 발생되어, 소자 특성 및 제조수율의 저하가 초래된다. 도 1a 및 도 1b에서, 미설명된 도면부호 1은 P-웰을 포함하는 P형 기판을 나타낸다.
또한, 종래의 플래쉬 메모리 소자 제조 공정은 게이트 형성 후의 메탈 콘택 공정시에 SAC(Self Align Contact) 공정을 적용하고 있는데, 플로팅 게이트의 프로파일이 수직인 경우, SAC 공정에서 마스크 오정렬이 발생되면, 도 2에 도시된 바와 같이, 플로팅 게이트(10)의 상단부가 어택(attack)을 받게 되는 바, 이러한 어택이 하단부로 전달될 때, 커런트가 하단부에 발생된 크랙이나 프로파일 어택에 의해 손실(loss)될 수 있으므로, 결국, 소자 특성의 저하가 초래된다. 도 2에서, 미설명된 도면부호 1은 P형 기판, 7은 스페이서, 8은 층간절연막을 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 파이프 라인 디펙트의 발생 및 커런트 손실을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따라 형성된 플래쉬 메모리 소자의 문제점을 설명하기 위한 도면.
도 2는 종래 기술에 따라 형성된 플래쉬 메모리 소자의 다른 문제점을 설명하기 위한 도면.
도 3a 및 도 3b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
11 : P형 기판 12 : 소자분리막
13 : 터널 산화막 14 : 폴리실리콘막
15 : 텅스텐실리사이드막 16 : 질화막
17 : 반사방지막 18 : 감광막 패턴
20 : 콘트롤 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자의 제조방법은, 소자분리막 및 플로팅 게이트용 라인이 형성된 P형 기판의 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 콘트롤 게이트용 도전막을 형성하는 단계; 상기 콘트롤 게이트용 도전막과 게이트 절연막을 패터닝하여 콘트롤 게이트를 형성하는 단계; 상기 플로팅 게이트용 라인을 식각하여 플로팅 게이트를 형성하고, 동시에, 소오스 및 드레인 예정 영역의 기판 부분을 노출시키는 단계; 및 노출된 기판 영역에 N+ 및 P+ 이온주입을 수행하여 소오스 및 드레인 영역을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법에 있어서, 상기 게이트 절연막을 형성하는 단계는, CH-OH의 작용기를 갖는 고분자 단량체를 포함하는 고분자 물질을 솔벤트에 녹여 액상으로 만든 후, 이를 기판 상에 스핀 코팅하는 단계와, 상기 코팅된 고분자 물질로부터 솔벤트를 제거하는 단계와, 상기 코팅된 고분자 물질 내부에서 가교결합이 일어나도록, 상기 고분자 물질에 열을 가하는 단계를 포함한다.
본 발명에 따르면, 게이트 절연막의 재질을 촘촘한 분자 구조를 갖는 물질로 변경함으로써, 파이프 라인 디펙트의 발생을 방지할 수 있으며, 아울러, SAC 공정에 따른 게이트 상단부의 어택에 의한 하단부에서의 커런트 손실의 유발도 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, P-웰을 포함하는 P형 기판(11)에 소자분리막(12)을 형성한 상태에서, 상기 소자분리막(12)에 의해 한정된 P형 기판(11)의 액티브 영역 상에 박막의 터널 산화막(도시안됨)과 플로팅 게이트용 도전막(도시안됨)을 차례로 형성하고, 이들을 일방향으로 연장하는 라인 형태로 패터닝한다.
그런다음, 상기 결과물의 전면 상에 순차적으로 게이트 절연막(13)과 폴리실리콘막(14), 텅스텐실리사이드막(15), 질화막(16) 및 실리콘질산화막(17)을 각각 700Å, 1500Å, 2000Å 및 1200Å 두께로 형성한다. 이때, 상기 폴리실리콘막(4)은 600Å 두께의 도핑된 폴리실리콘막(4a)과 100Å 두께의 비도핑된 폴리실리콘막(4b)의 적층 구조로 형성한다.
다음으로, 상기 반사방지막(17) 상에 감광막을 도포한 상태로 248㎚ 파장의 KrF 광원을 이용한 DUV 공정을 통해 상기 감광막을 노광하고, 이어, 현상 공정을 수행하여 콘트롤 게이트를 한정하는 감광막 패턴(18)을 형성한다.
도 3b를 참조하면, 감광막 패턴을 식각 장벽으로하여 반사방지막(17), 질화막(16), 텅스텐실리사이드막(15) 및 폴리실리콘막(14)을 식각하고, 이를 통해, 수직의 프로파일을 갖는 플로팅 게이트(20)를 형성한다. 이어, 상기 감광막 패턴을 제거한다.
이후, 소오스 및 드레인 예정 영역 상의 플로팅 게이트용 도전막과 터널 산화막을 제거하여 플로팅 게이트(도시안됨)를 형성하고, 동시에, 소오스 및 드레인 예정 영역에 해당하는 기판 부분을 노출시킨다. 그런다음, 노출된 기판 부분에 N+ 및 P+ 이온주입을 수행하여 소오스 및 드레인 영역(도시안됨)을 형성하고, 이어, SAC 공정을 이용한 메탈 콘택 공정 및 메탈 공정을 수행하여 본 발명의 플래쉬 메모리 소자를 완성한다.
전술한 바와 같은 본 발명의 제조방법에 있어서, 상기 게이트 절연막(13)은 CH-OH의 작용기를 갖는 고분자 단량체를 포함하는 고분자 물질, 예컨데, 하기의 구조식 1에 도시된 폴리비닐 에시드 모노머(polyvinyl acid monomer), 또는, 하기의 구조식 2에 도시된 폴리아크릴릭 에시드 모노머(polyacrylic acid monomer)와 같은 고분자 물질로 형성한다.
[구조식 1]
[구조식 2]
또한, 상기 고분자 물질로 이루어지는 게이트 절연막(13)은 산화 공정이 아닌, 상기한 고분자 물질을 NMP(1-Methyl-2-Pyrrolidone : C5H9NO), DMAC(Di-Methyl-Acetamide : CH3CON(CH3)2), PGMMEA(Propylene-Glycol-Mono-Methyl-Ether-Acetate : C6H12O3), THF(Tetra-Hydro-Furan : C4H8O), DMF(Di-Methyl-Formide : HCON(CH3)2), MMP(3-Metoxy-Methyl-Propionate) 또는 DMSO(Di-Methyl-Sulfoxide : C2H6OS) 중의 어느 하나의 솔벤트에 녹여 액상으로 만든 후, 이를 스핀 코팅으로 도포하고, 그런다음, 상기 솔벤트를 제거한 상태에서, 열을 가하는 방식으로 형성한다.
여기서, 액상으로된 폴리아크릴릭 에시드 모노머에 열을 가해주면, 열이 화학반응을 유발하는 촉매로 작용하여, 열에 의해 OH 작용기에 있는 본드가 활성화되면서 결합에너지를 이루고 있는 공유전자쌍이 기저 상태에서 들뜬 상태로 변화된다. 이에 따라, OH 작용기의 결합에너지가 낮아져, 적은 힘에도 결합이 끊어질 수 있는 환경을 만들어 줄 경우, 주변에 있는 새로운 모노머 속에 있는 OH 작용기와의 반 데르 왈스(van der waals) 인력이 발생하게 되고, 이 인력이 결합에너지 보다 더 커지게 된다. 이 결과, OH 작용기가 해체되고, 새로운 결합인 C-O-C가 생성되는 가교결합이 일어나게 되며, 이는 모노머 전체에서 일어나서 폴리아크릴릭 에시드의 전체로 볼 때, 하기의 구조식 3에 도시된 바와 같은 분자 모양이 촘촘하게 변한 새로운 물질이 되며, 아울러, 새로운 전기적 특성을 갖는 물질이 된다.
[구조식 3]
또한, 상기 물질은 모노머끼리 가교결합(closslink bond)되어 폴리머가 된 것이므로, 물리적으로 단단하면서 전기적으로 강한 비유전체적 성질을 띄게 된다.
따라서, 이와 같은 공정으로 게이트 절연막(13)을 형성하게 되면, N+ 이온주입 바이어스가 P+ 이온주입 바이어스에 비해 상대적으로 크고, 그리고, 게이트의 최소 폭이 액티브 영역에 비해 상대적으로 작더라도, 상기 게이트 산화막(13)이 촘촘한 분자 구조를 갖고 있는 것으로 인해, 파이프 라인 디펙트의 발생이 억제되며,특히, 상기 게이트 절연막(13)이 산화 공정이 아닌 코팅 공정에 의해 형성된 것으로 인해 그 발생 확률을 줄일 수 있다.
또한, 메탈 콘택 공정에서 마스크 오정렬에 의해 게이트 상단부에 어택이 발생되는 경우, 종래에는 게이트 하단의 크랙을 통해 커런트 손실이 발생되었지만, 본 발명의 구조에서는 상기 게이트 절연막(13)이 촘촘한 분자 구조를 갖고 있는 것으로 인해, 이러한 커런트 손실은 방지된다.
그러므로, 본 발명의 실시예에 따른 플래쉬 메모리 소자는 게이트 절연막의 물질 변경을 통해서 파이프 라인 디펙트의 발생 및 SAC 공정에 따른 커런트 손실의 발생을 방지할 수 있게 된다.
이상에서와 같이, 본 발명은 게이트 절연막의 물질을 변경함으로써, SAC 공정에서의 게이트 손상에 의한 커런트 손실의 유발을 방지할 수 있으며, 아울러, 게이트의 수직 프로파일에 기인하는 파이프 라인 디펙트의 유발을 방지할 수 있는 바, 플레쉬 메모리 소자의 제조 수율 및 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 소자분리막 및 플로팅 게이트용 라인이 형성된 P형 기판의 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 콘트롤 게이트용 도전막을 형성하는 단계; 상기 콘트롤 게이트용 도전막과 게이트 절연막을 패터닝하여 콘트롤 게이트를 형성하는 단계; 상기 플로팅 게이트용 라인을 식각하여 플로팅 게이트를 형성하고, 동시에, 소오스 및 드레인 예정 영역의 기판 부분을 노출시키는 단계; 및 노출된 기판 영역에 N+ 및 P+ 이온주입을 수행하여 소오스 및 드레인 영역을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법에 있어서,상기 게이트 절연막을 형성하는 단계는,CH-OH의 작용기를 갖는 고분자 단량체를 포함하는 고분자 물질을 솔벤트에 녹여 액상으로 만든 후, 이를 기판 상에 스핀 코팅하는 단계와,상기 코팅된 고분자 물질로부터 솔벤트를 제거하는 단계와,상기 코팅된 고분자 물질 내부에서 가교결합이 일어나도록, 상기 고분자 물질에 열을 가하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 고분자 물질은 하기의 구조식 1, 2와 같은 폴리비닐 에시드 모노머, 또는, 폴리아크릴릭 에시드 모노머인 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.[구조식 1][구조식 2]
- 제 1 항에 있어서, 상기 솔벤트로는, NMP, DMAC, PGMMEA, THF, DMF, MMP 및 DMSO으로 이루어진 그룹으로부터 선택되는 어느 하나를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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