JPH022174A - 高分子エレクトロニクス装置の製造方法 - Google Patents
高分子エレクトロニクス装置の製造方法Info
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- JPH022174A JPH022174A JP63146290A JP14629088A JPH022174A JP H022174 A JPH022174 A JP H022174A JP 63146290 A JP63146290 A JP 63146290A JP 14629088 A JP14629088 A JP 14629088A JP H022174 A JPH022174 A JP H022174A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、分子エレクトロニクス装置の製造方法に係り
、とりわけ、電界効果トランジスタの製造方法に関する
。
、とりわけ、電界効果トランジスタの製造方法に関する
。
従来、高分子膜を用いた電界効果トランジスタとしては
、ＩｎＰ等の無機化合物半導体結晶基板上にラングシュ
ア・プロジェット（ＬＢ）法により高分子絶縁膜を単分
子層又は単分子層の積層膜を形成してゲート絶縁膜とし
た電界効果トランジスタや、絶縁基板上にポリアセチレ
ン等の高分子半導体膜をＬＢ法や塗布法により形成し、
ゲート絶縁膜はＳｉＯ□膜等の無機化合物絶縁膜とした
電界効果トランジスタは提案されていた。又、上記電界
効果トランジスタの電極材料としては、金蒸着膜が用い
られるのが通例であった。
、ＩｎＰ等の無機化合物半導体結晶基板上にラングシュ
ア・プロジェット（ＬＢ）法により高分子絶縁膜を単分
子層又は単分子層の積層膜を形成してゲート絶縁膜とし
た電界効果トランジスタや、絶縁基板上にポリアセチレ
ン等の高分子半導体膜をＬＢ法や塗布法により形成し、
ゲート絶縁膜はＳｉＯ□膜等の無機化合物絶縁膜とした
電界効果トランジスタは提案されていた。又、上記電界
効果トランジスタの電極材料としては、金蒸着膜が用い
られるのが通例であった。
しかし、上記従来技術によると、分子レベルでの膜厚制
御や寸法制御がなされない為に、電界効果トランジスタ
の素子特性のバラツキが大きいという課題や、素子寸法
の微細化が出来ないという課題等があった。
御や寸法制御がなされない為に、電界効果トランジスタ
の素子特性のバラツキが大きいという課題や、素子寸法
の微細化が出来ないという課題等があった。
本発明は、かかる従来技術の課題を解決し、分子レベル
の膜厚や寸法制御が可能な高分子による電界効果トラン
ジスタの製造方法を提供する事を目的とする。
の膜厚や寸法制御が可能な高分子による電界効果トラン
ジスタの製造方法を提供する事を目的とする。
上記課題を解決するために、本発明は、高分子から成る
電界効果トランジスタの製造方法に関し、（＋） 絶
縁基板表面に高分子半導体膜等の機能性高分子膜が単分
子層又は単分子層を積層して形成し、該膜の表面に高分
子絶縁膜を単分子層又は単分子層を積層してゲート絶縁
膜となす手段をとる事。及び、 （２）電極膜を導電性高分子膜を単分子層又は単分子層
を積層して形成する手段をとる事。
電界効果トランジスタの製造方法に関し、（＋） 絶
縁基板表面に高分子半導体膜等の機能性高分子膜が単分
子層又は単分子層を積層して形成し、該膜の表面に高分
子絶縁膜を単分子層又は単分子層を積層してゲート絶縁
膜となす手段をとる事。及び、 （２）電極膜を導電性高分子膜を単分子層又は単分子層
を積層して形成する手段をとる事。
等の手段をとる事を基本とする。
以下、実施例により本発明を詳述する。
第１図は、本発明の一実施例を示す電界効果トランジス
タの製造工程順の断面図である。すなわち、（ａ）ガラ
ス基板又はポリイミド・フィルム等から成る絶縁基板１
の表面には金蒸着膜、あるいはポリアセチレン等の導電
性高分子鎖膜をＬＢ法により一分子層以上形成して、通
常のホト・エツチング法にてエツチングしてゲート電極
２となす。
タの製造工程順の断面図である。すなわち、（ａ）ガラ
ス基板又はポリイミド・フィルム等から成る絶縁基板１
の表面には金蒸着膜、あるいはポリアセチレン等の導電
性高分子鎖膜をＬＢ法により一分子層以上形成して、通
常のホト・エツチング法にてエツチングしてゲート電極
２となす。
次で、（ｂ）ポリイミド等から成るゲート絶縁膜３をＬ
Ｂ法にて一分子層以上形成し、更に、該ゲート絶縁膜３
上にポリアニリンや錯化合物等から成る機能性高分子膜
４をＬＢ法により一分子層以上形成する。この場合機能
性高分子膜４は通常のホト・エツチング法により要部を
残して除去する。次で（Ｃ）ソース電極５及びドレイン
電極６を金蒸着膜か、あるいはポリアセチレン等の導電
性高分子膜をＬＢ法にて一分子層以上形成して、通常の
ホト・エツチング法にてエツチングして成る。
Ｂ法にて一分子層以上形成し、更に、該ゲート絶縁膜３
上にポリアニリンや錯化合物等から成る機能性高分子膜
４をＬＢ法により一分子層以上形成する。この場合機能
性高分子膜４は通常のホト・エツチング法により要部を
残して除去する。次で（Ｃ）ソース電極５及びドレイン
電極６を金蒸着膜か、あるいはポリアセチレン等の導電
性高分子膜をＬＢ法にて一分子層以上形成して、通常の
ホト・エツチング法にてエツチングして成る。
第２図は本発明の他の実施例を示す電界効果トランジス
タの分子積層設計図である。すなわち、（ａ）Ｇａフタ
ロシアニンのリングＡｌｌとＮｉフタロシアニンのリン
グＢ１２から成る錯化合分子の積層構造に於いてい）に
示すＧａフタロシアニンのリングＡｌｌ端にはアルキル
基１３がゲート絶縁膜として形成されると共に、ゲート
電極１４として（ＳＮ）。の導電性高分子鎖が連なって
成り、リングＢ１２のＮｉフタロシアニンのＮｉ錯イオ
ンには（ＳＮ）、から成るソース電極１５及びドレイン
電極１６が連らなって成る。尚、Ｎｉフタロシアニンの
分子構造は、（ｂ）のＧａ錯イオンをＮｉに代えたもの
である。更に、ゲート絶縁分子となるアルキル基１３は
中心のＣは高分子に連鎖しても良く、又、ベンゼン基や
アシド基あるいはイシド基を持った絶縁分子であっても
良く、又、フタロシアニンは他のポリアニンやアントラ
セン等の高分子半導体であっても良い事は言うまでもな
い。
タの分子積層設計図である。すなわち、（ａ）Ｇａフタ
ロシアニンのリングＡｌｌとＮｉフタロシアニンのリン
グＢ１２から成る錯化合分子の積層構造に於いてい）に
示すＧａフタロシアニンのリングＡｌｌ端にはアルキル
基１３がゲート絶縁膜として形成されると共に、ゲート
電極１４として（ＳＮ）。の導電性高分子鎖が連なって
成り、リングＢ１２のＮｉフタロシアニンのＮｉ錯イオ
ンには（ＳＮ）、から成るソース電極１５及びドレイン
電極１６が連らなって成る。尚、Ｎｉフタロシアニンの
分子構造は、（ｂ）のＧａ錯イオンをＮｉに代えたもの
である。更に、ゲート絶縁分子となるアルキル基１３は
中心のＣは高分子に連鎖しても良く、又、ベンゼン基や
アシド基あるいはイシド基を持った絶縁分子であっても
良く、又、フタロシアニンは他のポリアニンやアントラ
セン等の高分子半導体であっても良い事は言うまでもな
い。
〔発明の効果］
本発明により高分子による電界効果トランジスタが素子
特性のバラツキが少なく、且つ素子寸法が分子レベル迄
微細化できる効果がある。
特性のバラツキが少なく、且つ素子寸法が分子レベル迄
微細化できる効果がある。
第１図（ａ）〜（Ｃ）は本発明の一実施例を示す電界効
果トランジスタの製造工程順の断面図であり、第２図（
ａ）は本発明の他の実施例を示す電界効果トランジスタ
の分子設計構造を示す図、第２図（ｂ）は電界効果トラ
ンジスタの分子積層モデルに用いるフタロシアニンの分
子構造を示す図。 ■・・・絶縁基板 ２・・・ゲート電極 ３・・・ゲート絶縁膜 ４・・・機能性高分子膜 ５・・・ソース電極 ６・・・ドレイン電極 １１・・・リングＡ １２・・・リングＢ １３・・・アルキル基 １４・・・ゲート電極 １５・・・ソース電極 １６・・・ドレイン電極 以上 出願人 セイコーエプソン株式会社 代理人弁理士 上樋 雅誉 他１名 （α） （′０） １６Ｆしづン電Ｉ門 （ＳＮ）ｎ 第２図 （（１＞
果トランジスタの製造工程順の断面図であり、第２図（
ａ）は本発明の他の実施例を示す電界効果トランジスタ
の分子設計構造を示す図、第２図（ｂ）は電界効果トラ
ンジスタの分子積層モデルに用いるフタロシアニンの分
子構造を示す図。 ■・・・絶縁基板 ２・・・ゲート電極 ３・・・ゲート絶縁膜 ４・・・機能性高分子膜 ５・・・ソース電極 ６・・・ドレイン電極 １１・・・リングＡ １２・・・リングＢ １３・・・アルキル基 １４・・・ゲート電極 １５・・・ソース電極 １６・・・ドレイン電極 以上 出願人 セイコーエプソン株式会社 代理人弁理士 上樋 雅誉 他１名 （α） （′０） １６Ｆしづン電Ｉ門 （ＳＮ）ｎ 第２図 （（１＞
Claims (2)
- （１）絶縁基板表面には高分子半導体膜等の機能性高分
子膜が単分子層又は単分子層を積層した状態で形成され
、該膜の表面には高分子絶縁膜が単分子層又は単分子層
を積層した状態で形成されてゲート絶縁膜と成る事を特
徴とする高分子エレクトロニクス装置の製造方法。 - （２）電極膜を導電性高分子膜を単分子層又は単分子層
を積層した状態で形成する事を特徴とする請求項１記載
の高分子エレクトロニクス装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146290A JPH022174A (ja) | 1988-06-14 | 1988-06-14 | 高分子エレクトロニクス装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146290A JPH022174A (ja) | 1988-06-14 | 1988-06-14 | 高分子エレクトロニクス装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022174A true JPH022174A (ja) | 1990-01-08 |
Family
ID=15404339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146290A Pending JPH022174A (ja) | 1988-06-14 | 1988-06-14 | 高分子エレクトロニクス装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022174A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03255669A (ja) * | 1989-08-17 | 1991-11-14 | Mitsubishi Electric Corp | 電界効果トランジスタ及び該電界効果トランジスタを用いた液晶表示装置 |
| US6243146B1 (en) * | 1996-11-26 | 2001-06-05 | Samsung Electronics Co., Ltd. | Liquid crystal displays using organic insulating material and manufacturing methods thereof |
| KR100398578B1 (ko) * | 2001-09-06 | 2003-09-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| US6940566B1 (en) | 1996-11-26 | 2005-09-06 | Samsung Electronics Co., Ltd. | Liquid crystal displays including organic passivation layer contacting a portion of the semiconductor layer between source and drain regions |
-
1988
- 1988-06-14 JP JP63146290A patent/JPH022174A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03255669A (ja) * | 1989-08-17 | 1991-11-14 | Mitsubishi Electric Corp | 電界効果トランジスタ及び該電界効果トランジスタを用いた液晶表示装置 |
| US6243146B1 (en) * | 1996-11-26 | 2001-06-05 | Samsung Electronics Co., Ltd. | Liquid crystal displays using organic insulating material and manufacturing methods thereof |
| US6597415B2 (en) | 1996-11-26 | 2003-07-22 | Samsung Electronics Co., Ltd. | Thin film transistor substrates for liquid crystal displays including thinner passivation layer on storage capacitor electrode than other regions |
| US6862050B2 (en) | 1996-11-26 | 2005-03-01 | Samsung Electronics Co., Ltd. | Liquid crystal displays using organic insulating material for a gate insulating layer and/or having photolithographic formed spacers |
| US6940566B1 (en) | 1996-11-26 | 2005-09-06 | Samsung Electronics Co., Ltd. | Liquid crystal displays including organic passivation layer contacting a portion of the semiconductor layer between source and drain regions |
| KR100398578B1 (ko) * | 2001-09-06 | 2003-09-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
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