JP2000286347A - 不揮発性半導体記憶装置とその製造方法 - Google Patents

不揮発性半導体記憶装置とその製造方法

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JP2000286347A
JP2000286347A JP11046737A JP4673799A JP2000286347A JP 2000286347 A JP2000286347 A JP 2000286347A JP 11046737 A JP11046737 A JP 11046737A JP 4673799 A JP4673799 A JP 4673799A JP 2000286347 A JP2000286347 A JP 2000286347A
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forming
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gate
diffusion region
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JP11046737A
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Kazuyuki Ozeki
和之 尾關
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 メモリセルの動作寿命の向上を図る。 【解決手段】 ＳＯＧ膜のエッチバック工程による平坦
化が施された層間絶縁膜９が採用された不揮発性半導体
記憶装置において、少なくともフローティングゲート４
とコントロールゲート６等から成るメモリセルを被覆す
るように、シリコン窒化膜９Ｄによるバリア膜を形成し
たことで、ＳＯＧ膜に含まれるＨあるいはＯＨ等が拡散
しても、トンネル酸化膜３にトラップされなくなり、ト
ラップアップレートが改善されると共に、バリア膜をフ
ローティングゲート４とコントロールゲート６等から成
るメモリセルを被覆する領域だけに形成したことで、膜
剥がれの原因であるタングステンシリサイド膜との密着
面積が減少し、膜剥がれを抑止できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートと、このフローティングゲートを被覆するトンネル
酸化膜を介してフローティングゲートに重なるように形
成されるコントロールゲートとを有する不揮発性半導体
記憶装置とその製造方法に関し、更に言えばフローティ
ングゲートに蓄積された電荷（電子）をコントロールゲ
ート側に抜き取ることによるデータの消去を繰り返し行
う際の消去効率の低下を抑止し、メモリセルの動作寿命
（サイクル寿命）を延長させる技術に関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable a
nd Programmable ROM、フラッシュメモリとも称す。)に
おいては、フローティングゲートとコントロールゲート
とを有する２重ゲート構造のトランジスタによって各メ
モリセルが形成される。このような２重ゲート構造のメ
モリセルトランジスタの場合、フローティングゲートの
ドレイン領域側で発生したホットエレクトロンを加速し
てフローティングゲートに注入することでデータの書き
込みが行われる。そして、Ｆ−Ｎ伝導(Fowler-Nordheim
tunnelling)によってフローティングゲートからコント
ロールゲートへ電荷を引き抜くことでデータの消去が行
われる。
【０００３】図１０はフローティングゲートを有する不
揮発性半導体記憶装置のメモリセル部分の平面図で、図
１１はそのＸ１−Ｘ１線の断面図である。この図におい
ては、コントロールゲートがフローティングゲートと並
んで配置されるスプリットゲート構造を示している。
【０００４】Ｐ型のシリコン基板１の表面領域に、ＬＯ
ＣＯＳ（Local Oxidation Of Silicon）法により選択的
に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子
分離膜２が短冊状に形成され、素子領域が区画される。
シリコン基板１上に、酸化膜３Ａを介し、隣り合う素子
分離膜２の間に跨るようにしてフローティングゲート４
が配置される。このフローティングゲート４は、１つの
メモリセル毎に独立して配置される。また、フローティ
ングゲート４上の選択酸化膜５は、選択酸化法によりフ
ローティングゲート４の中央部で厚く形成され、フロー
ティングゲート４の端部には先鋭な角部が形成されてい
る。これにより、データの消去動作時にフローティング
ゲート４の端部で電界集中が生じ易いようにしている。
【０００５】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。
【０００６】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセルトランジス
タが構成される。
【０００７】そして、前記コントロールゲート６上に、
層間絶縁膜９を介して、アルミニウム合金等から成る金
属配線１０がコントロールゲート６と交差する方向に配
置される。この金属配線１０は、コンタクトホール１１
を通して、ドレイン領域７に接続される。そして、各コ
ントロールゲート６は、ワード線となり、コントロール
ゲート６と平行に延在するソース領域８は、ソース線と
なる。また、ドレイン領域７に接続される金属配線１０
は、ビット線となる。
【０００８】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。
【０００９】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖと
する。すると、コントロールゲート６及びフローティン
グゲート４間とフローティングゲート４及び基板（ソー
ス領域８）間とが容量結合されており（コントロールゲ
ート６及びフローティングゲート４間の容量＜フローテ
ィングゲート４及び基板（ソース領域８）間の容量）、
この容量結合比によりフローティングゲート４の電位が
９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生す
るホットエレクトロンがフローティングゲート４側へ加
速され、酸化膜３Ａを通してフローティングゲート４に
注入されてデータの書き込みが行われる。
【００１０】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim t unnelling）伝導によって前記トンネル酸化膜
３を突き抜けてコントロールゲート６に放出されてデー
タが消去される。
【００１１】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてドレイン電流が流れる。
【００１２】
【発明が解決しようとする課題】図１２は、上記構成の
従来装置におけるサイクル寿命（データ書き換え回数、
Ｅ／Ｗ Cycle）の測定結果を示し、データ書き換え回数
（横軸）の増加につれて、累積不良率（％）が増加して
いく様子を示している。尚、この場合の不良とは、例え
ばセル電流が判定可能レベル（例えば、消去状態のメモ
リセルのメモリセル電流が、初期値の１００μＡの３０
％となる３０μＡ）まで低下した時点を、メモリセルの
動作寿命として、不良と判定していた。
【００１３】この図に示すように従来の不揮発性半導体
記憶装置では、データ書き換え回数が、およそ７万回に
達すると累積不良率は１００％になってしまっていた。
【００１４】一般のプログラマブルメモリにおいては、
データの書き込み／消去の繰り返しは１０万回程度が必
要とされており、７万回では不十分であり、更なる書き
換え回数を可能にしたいという要望があった。
【００１５】そして、本発明者が行った解析の結果、メ
モリセルトランジスタ上に形成した層間絶縁膜の材質
と、サイクル寿命との間で、何らかの因果関係があるこ
とを突き止めた。
【００１６】即ち、本構成の不揮発性半導体記憶装置の
ように、フローティングゲート上にコントロールゲート
が重なるために比較的段差が厳しくなるような装置構成
では、平坦化を図るために、ＳＯＧ（Spin On Glass）
膜のエッチバック工程が施された層間絶縁膜９を形成し
ている。
【００１７】そして、このＳＯＧ膜に含まれるＨあるい
はＯＨ等が拡散して、前記トンネル酸化膜にトラップさ
れることが影響していると考えた。
【００１８】そこで、従来、図１３に示すように、前記
層間絶縁膜９下面に形成されたフローティングゲート４
やコントロールゲート６等から構成されるメモリセルを
被覆するようにシリコン窒化膜から成るバリア膜９Ｃを
介在させて、層間絶縁膜９から拡散されるＨ，ＯＨ等に
よるメモリセル特性の劣化を抑止していた。
【００１９】しかしながら、従来装置において、前記バ
リア膜９Ｃを境にして膜剥がれが生じるといった不具合
が発生するようになった。
【００２０】そして、本発明者の原因解析によると、前
記バリア膜９Ｃを構成するシリコン窒化膜と、金属配線
１０の一部を構成する電極配線膜１０Ａとの間で、膜剥
がれが生じていた。これは、電極配線膜１０Ａの導電性
を高めるために、導電化されたポリシリコン膜上に積層
しているタングステンシリサイド膜とシリコン窒化膜と
の密着性の悪さに原因が有ることを突き止めた。
【００２１】ここで、この電極配線膜１０Ａは、コント
ロールゲート６の側壁部を被覆するサイドウォールスペ
ーサ膜９Ｅを介してセルフアラインで形成できるため、
この電極配線膜１０Ａを介在することなしに、層間絶縁
膜９にコンタクトホールを形成し、金属膜１０Ｂだけの
金属配線１０を形成する場合に発生するおそれのある、
マスクずれによる金属膜１０Ｂとコントロールゲート６
とがショートする現象や、それを回避しようとして隣り
合うコントロールゲート６間の間隔を広げることでの微
細化の妨げを解消するためには、必要な構成である。
【００２２】また、シリコン窒化膜を全面に形成してい
たため、ウエハの最外周部で、特に膜剥がれが生じ、こ
れがダストとなるという課題もわかってきた。
【００２３】従って、本発明はメモリセルの動作寿命の
向上を可能にすると共に、膜剥がれの生じない高品質の
不揮発性半導体記憶装置とその製造方法を提供すること
を目的とする。
【００２４】
【課題を解決するための手段】そこで、本発明は上記課
題を解決するためになされたもので、本発明の不揮発性
半導体記憶装置は、フローティングゲート４とコントロ
ールゲート６等を被覆するＳＯＧ膜を含む層間絶縁膜９
（，１９）下面にシリコン窒化膜９Ｄ（，１９Ｄ）によ
るバリア膜が介在することで、ＳＯＧ膜に含まれるＨあ
るいはＯＨ等が拡散しても、トンネル酸化膜３にトラッ
プされることを抑止し、トラップアップレートを改善す
ると共に、前記シリコン窒化膜９Ｄ（，１９Ｄ）を、フ
ローティングゲート４とコントロールゲート６等から成
るメモリセルを被覆する領域だけに形成したことを特徴
とする。
【００２５】そして、その製造方法は、例えば、Ｐ型の
シリコン基板１の表面を熱酸化してゲート酸化膜３Ａを
形成し、このゲート酸化膜３Ａ上に導電化されたポリシ
リコン膜４Ｂを形成し、このポリシリコン膜４Ｂ上に所
定のパターンの開口５３Ａを有するシリコン窒化膜５３
を形成した後に、この開口５３Ａを介して前記ポリシリ
コン膜４Ｂを選択酸化して選択酸化膜５を形成する。次
に、この選択酸化膜５をマスクにして前記ポリシリコン
膜４Ｂをエッチングして上部に先鋭な角部４Ａを有する
フローティングゲート４を形成する。続いて、前記フロ
ーティングゲート４を被覆するようにトンネル酸化膜３
を形成し、このトンネル酸化膜３上に導電化されたポリ
シリコン膜とタングステンシリサイド（ＷＳｉｘ）膜と
絶縁膜９Ａを積層した後に、この積層膜をパターニング
してトンネル酸化膜３を介して前記フローティングゲー
ト４上に重なる領域を持つようにコントロールゲート６
を形成する。続いて、隣り合うフローティングゲート４
間の前記シリコン基板表層にＮ型のソース領域８を形成
する。更に、全面に絶縁膜９Ｂを形成し、シリコン窒化
膜９Ｃを形成する。そして、前記ソース領域８に隣接す
る側のフローティングゲート４及びコントロールゲート
６上にフォトレジスト膜５１を形成した後に、このフォ
トレジスト膜５１をマスクにしてシリコン窒化膜９Ｃを
パターニングしてシリコン窒化膜９Ｄを形成する。続い
て、前記フォトレジスト膜５１を除去した後に、シリコ
ン窒化膜９Ｄをマスクにして前記絶縁膜９Ｂを異方性エ
ッチングして、ドレイン形成領域側の基板表層を露出さ
せると共に、ドレイン形成領域側のコントロールゲート
６の側壁部を被覆するサイドウォールスペーサ膜９Ｅを
形成し、この隣り合うコントロールゲート６間の前記シ
リコン基板表層にＮ型のドレイン領域７を形成する。そ
して、前記ソース・ドレイン領域７，８上にコンタクト
する電極配線膜１０Ａを形成した後に、全面にＢＰＳＧ
膜９Ｆ及びＳＯＧ膜９Ｇを形成し、これらを所定量エッ
チバックすることで平坦化された層間絶縁膜９を形成
し、この層間絶縁膜９に形成したコンタクトホール１１
を介して前記ドレイン領域７にコンタクト接続する金属
膜１０Ｂを形成し、前記電極配線膜１０Ａ及び金属膜１
０Ｂから成る金属配線１０を形成する工程とを具備した
ことを特徴とする。
【００２６】また、他の製造方法は、Ｐ型のシリコン基
板１の表面を熱酸化してゲート酸化膜３Ａを形成し、こ
のゲート酸化膜３Ａ上に導電化されたポリシリコン膜４
Ｂを形成し、このポリシリコン膜４Ｂ上に所定のパター
ンの開口５３Ａを有するシリコン窒化膜５３を形成した
後に、この開口５３Ａを介して前記ポリシリコン膜４Ｂ
を選択酸化して選択酸化膜５を形成する。次に、この選
択酸化膜５をマスクにして前記ポリシリコン膜４Ｂをエ
ッチングして上部に先鋭な角部４Ａを有するフローティ
ングゲート４を形成する。続いて、前記フローティング
ゲート４を被覆するようにトンネル酸化膜３を形成し、
このトンネル酸化膜３上に導電化されたポリシリコン膜
とタングステンシリサイド（ＷＳｉｘ）膜と絶縁膜１９
Ａを積層した後に、この積層膜をパターニングしてトン
ネル酸化膜３を介して前記フローティングゲート４上に
重なる領域を持つようにコントロールゲート６を形成す
る。続いて、隣り合うフローティングゲート４間の前記
シリコン基板表層にＮ型のソース領域８を形成する。更
に、全面にシリコン窒化膜１９Ｂを形成し、絶縁膜１９
Ｃを形成する。そして、前記ソース領域８に隣接する側
のフローティングゲート４及びコントロールゲート６上
にフォトレジスト膜５１を形成した後に、このフォトレ
ジスト膜５１をマスクにして絶縁膜１９Ｃを異方性エッ
チングして、ドレイン形成領域側の基板表層を露出させ
ると共に、ドレイン形成領域側のコントロールゲート６
の側壁部を被覆するシリコン窒化膜１９Ｄ及び絶縁膜１
９Ｅから成るサイドウォールスペーサ膜１９Ｆを形成す
る。更に、この隣り合うコントロールゲート６間の前記
シリコン基板表層にＮ型のドレイン領域７を形成する。
そして、前記ソース・ドレイン領域７，８上にコンタク
トする電極配線膜２０Ａを形成した後に、全面にＢＰＳ
Ｇ膜１９Ｇ及びＳＯＧ膜１９Ｈを形成し、これらを所定
量エッチバックすることで平坦化された層間絶縁膜１９
を形成し、この層間絶縁膜１９に形成したコンタクトホ
ール２１を介して前記ドレイン領域７にコンタクト接続
する金属膜２０Ｂを形成し、前記電極配線膜２０Ａ及び
金属膜２０Ｂから成る金属配線２０を形成する工程とを
具備したことを特徴とする。
【００２７】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、フローティングゲートを有する
不揮発性半導体記憶装置のメモリセル部分の平面図及び
その（Ｘ１−Ｘ１）断面図は、従来装置の説明で用いた
図１０及び図１１とほぼ同等であり、重複した説明を避
けるために図示した説明は省略するが、以下、同等の構
成には同符号を付して説明を簡略化する。そして、本発
明の特徴は、図１１の一部拡大図である図５に示すよう
にフローティングゲート４やコントロールゲート６等か
ら構成されるメモリセルを被覆する層間絶縁膜９の構成
にあり、詳しくは後述するが、ＳＯＧ膜のエッチバック
工程により平坦化が施された層間絶縁膜９が用いられた
装置構成において、そのＳＯＧ膜からのＨ，ＯＨ等の拡
散によるメモリセル特性の劣化を抑止するために、少な
くともＳＯＧ膜が形成される前工程で、メモリセル内へ
のＨ，ＯＨ等の拡散を防止するバリア膜としてのシリコ
ン窒化膜９Ｄを介在させ、しかも、そのシリコン窒化膜
９Ｄをフローティングゲート４とコントロールゲート６
等から成るメモリセルを被覆する領域だけに形成したこ
とである。これにより、ＳＯＧ膜からのＨ，ＯＨ等の拡
散によるメモリセル特性の劣化を抑止すると共に、特に
メモリセル特性の劣化を生じさせるＨ，ＯＨ等の侵入経
路に重点的に形成したことで、膜剥がれの原因であるタ
ングステンシリサイド膜との密着面積が減少し、膜剥が
れを抑止した高品質の不揮発性半導体記憶装置を構成で
きる。また、本発明装置では、このようにシリコン窒化
膜９Ｄを全面に形成する構成ではないため、従来のよう
にウエハの最外周部で、特に膜剥がれが生じて、ダスト
が発生するいう課題も抑止できる。
【００２８】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について、便宜的に簡略化した
図面を参照しながら説明する。
【００２９】先ず、図１（ａ）において、半導体基板１
の所定の領域に素子分離膜２を形成する（図１０参照）
と共に、この素子分離膜２以外の表層にゲート酸化膜３
Ａをおよそ１００Åの厚さに形成する。そして、前記ゲ
ート酸化膜３Ａ上にポリシリコン膜をおよそ１５００Å
の厚さに形成し、リンドープし導電化した後、周知のフ
ォトリソグラフィ法により、このポリシリコン膜をパタ
ーニングして、フローティングゲート４を形成する。
【００３０】次に、図１（ｂ）に示すように、前記フロ
ーティングゲート４を被覆するように前記ゲート酸化膜
３Ａと一体形成される、厚さがおよそ３００Åの絶縁膜
（以下、トンネル酸化膜３と称す）を形成する。尚、前
記トンネル酸化膜３は、基板上にＣＶＤ法によりＣＶＤ
酸化膜、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silica
te）膜やＨＴＯ（High Temperature Oxide）膜等を形成
した後に熱酸化して成るものである。
【００３１】続いて、前記基板１上の全面に例えばポリ
シリコン膜とタングステンシリサイド膜（ＷＳｉｘ膜）
とから成る２層構造の導電膜６Ａを形成する。尚、前記
導電膜６Ａは、最初にポリシリコン膜をおよそ１０００
Åの厚さに形成し、次に前記ポリシリコン膜にＰＯＣｌ
3を拡散源としてリンドープした後、ポリシリコン膜上
にタングステンシリサイド膜（ＷＳｉｘ膜）をおよそ１
２００Åの厚さに形成することによって得られる。そし
て、前記導電膜６Ａ上におよそ２５００Åの膜厚の絶縁
膜９Ａを形成した後、この絶縁膜９Ａ上にフォトレジス
ト膜５０を形成し、このレジスト膜５０のソース・ドレ
イン領域形成予定部に対応する位置に開口５０Ａを形成
する。
【００３２】次に、前記レジスト膜５０をマスクにして
絶縁膜９Ａ及び導電膜６Ａをエッチングすることによ
り、図２（ａ）に示すように上部に前記絶縁膜９Ａを積
層して成るコントロールゲート６を、前記トンネル酸化
膜３を介して前記フローティングゲート４の上部から側
壁部に跨るように形成する。そして、前記レジスト膜５
０を除去した後、少なくとも前記ドレイン領域形成予定
部を図示しないフォトレジスト膜で被覆して、このフォ
トレジスト膜をマスクにして隣り合うフローティングゲ
ート４間の基板１の表層にＮ型不純物、例えばリンイオ
ンをおよそドーズ量５．０×１０15／ｃｍ2、加速電圧
６０ＫｅＶの注入条件で注入してアニール処理して拡散
し、ソース領域８を形成する。尚、イオン注入される前
記Ｎ型不純物として、ヒ素イオン等を用いても良い。
【００３３】次に、図２（ｂ）に示すように前記基板１
上の全面にＣＶＤ法によりおよそ２０００Åの膜厚の酸
化膜から成る絶縁膜９Ｂを形成した後、図３（ａ）に示
すように基板全面にＣＶＤ法でおよそ２５０Å〜３５０
Åの膜厚のシリコン窒化（ＳｉＮ）膜９Ｃを形成する。
【００３４】そして、図３（ｂ）に示すように前記ソー
ス領域８に隣接する側のフローティングゲート４及びコ
ントロールゲート６上にフォトレジスト膜５１を形成し
た後に、このフォトレジスト膜５１をマスクにしてシリ
コン窒化膜９Ｃをパターニングしてシリコン窒化膜９Ｄ
を形成する。
【００３５】尚、このシリコン窒化膜９Ｄは、本発明の
特徴を成すものであり、後述するＳＯＧ膜を含む層間絶
縁膜９から拡散されたＨ，ＯＨ等がメモリセル内（特
に、トンネル酸化膜３）に入り込むことを防止するバリ
アとして働く。このようにバリアとなるシリコン窒化膜
９Ｄが形成されることで、層間絶縁膜９から拡散された
Ｈ，ＯＨが、トンネル酸化膜３内に入り込んで、トラッ
プサイトを形成することがなくなるので、トラップアッ
プレートの改善が図れる。しかも、そのシリコン窒化膜
９Ｄをフローティングゲート４とコントロールゲート６
等から成るメモリセルを被覆する領域だけ（メモリセル
特性の劣化を生じさせるＨ，ＯＨ等の侵入経路に重点
的）に形成したことで、膜剥がれの原因であるタングス
テンシリサイド膜との密着面積が減少し、膜剥がれを抑
止できる。
【００３６】続いて、図４（ａ）に示すように前記フォ
トレジスト膜５１を除去した後に、シリコン窒化膜９Ｄ
をマスクにして前記絶縁膜９Ｂ及びトンネル酸化膜３を
異方性エッチングして、ドレイン形成領域上面を露出さ
せると共にサイドウォールスペーサ膜９Ｅを形成し、こ
の隣り合うコントロールゲート６間の前記シリコン基板
表層に例えば、リンイオンをおよそドーズ量１．０×１
０13／ｃｍ2、加速電圧４０ＫｅＶの注入条件で注入し
てアニール処理してドレイン領域７を形成する。尚、イ
オン注入される前記Ｎ型不純物として、ヒ素イオン等を
用いても良い。
【００３７】そして、図４（ｂ）に示すように前記ソー
ス・ドレイン領域７，８上にコンタクトする、およそ１
０００Åの膜厚の導電化されたポリシリコン膜とおよそ
１２００Åの膜厚のタングステンシリサイド膜（ＷＳｉ
ｘ膜）から成る積層膜を形成し、この積層膜をフォトレ
ジスト膜５２をマスクにパターニングして、電極配線膜
１０Ａを形成する。このとき、ドレイン領域７にコンタ
クトする電極配線膜１０Ａは、サイドウォールスペーサ
膜９Ｅを介してセルフアラインで形成される。
【００３８】続いて、図５（ａ）に示すように基板全面
に、例えば、およそ８０００Åの膜厚のＢＰＳＧ膜９Ｆ
を形成した後に、平坦化を図るためにＳＯＧ膜９Ｇをお
よそ２０００Åの膜厚で形成し、ＳＯＧ膜９Ｇ及びＢＰ
ＳＧ膜９Ｆを所定量（図５（ａ）に一点鎖線で示す位置
まで）エッチバックする。その後、前記ＢＰＳＧ膜９Ｆ
を熱処理することで、絶縁膜９Ａ，９Ｂやシリコン窒化
膜９Ｄ、サイドウォールスペーサ膜９Ｅ、そしてＢＰＳ
Ｇ膜９ＦとＳＯＧ膜９Ｇから成る層間絶縁膜９を形成す
る。尚、図５（ａ）では層間絶縁膜９が平坦化された状
態を誇張するために極端に平坦化された状態を図示して
あるが、実際には層間絶縁膜９を構成するＢＰＳＧ膜９
Ｆの表面の中で窪んだ領域があり、この窪んだ領域にＳ
ＯＧ膜９Ｇが残膜して、層間絶縁膜９上にＳＯＧ膜９Ｇ
が点在することになる。
【００３９】そして、図５（ｂ）に示すように前記層間
絶縁膜９上に形成した不図示のフォトレジスト膜をマス
クにして、前記ドレイン領域７上の電極配線膜１０Ａに
コンタクトするコンタクトホール１１を形成した後に、
このコンタクトホール１１内に不図示のバリアメタル膜
を介して金属膜１０Ｂ（例えば、Ａｌ膜，Ａｌ−Ｓｉ
膜，Ａｌ−Ｃｕ膜，Ａｌ−Ｓｉ−Ｃｕ膜等）を形成し、
電極配線膜１０Ａ及び金属膜１０Ｂから成る金属配線１
０を形成する。尚、前記金属配線１０の構成において、
タングステン膜から成るコンタクトプラグを埋設し、コ
ンタクトプラグ上に金属膜（例えば、Ａｌ膜，Ａｌ−Ｓ
ｉ膜，Ａｌ−Ｃｕ膜，Ａｌ−Ｓｉ−Ｃｕ膜等）を形成
し、コンタクトプラグ及び金属膜から成る金属配線を形
成するようにしても良い。
【００４０】これにより、本発明の不揮発性半導体記憶
装置が完成する。
【００４１】以下、本発明の他の実施形態の不揮発性半
導体記憶装置の製造方法について、便宜的に簡略化した
図面を参照しながら説明する。
【００４２】先ず、前記一実施形態のように半導体基板
１上にゲート酸化膜３Ａを形成し、フローティングゲー
ト４を形成し（図１（ａ）参照）、トンネル酸化膜３を
介してポリシリコン膜とタングステンシリサイド膜（Ｗ
Ｓｉｘ膜）とから成る２層構造の導電膜６Ａを形成す
る。そして、前記導電膜６Ａ上に絶縁膜１９Ａ（図１
（ｂ）の絶縁膜９Ａに相当する。）を形成した後（図１
（ｂ）参照）、この絶縁膜１９Ａ上に形成したフォトレ
ジスト膜５０をマスクにして絶縁膜１９Ａ及び導電膜６
Ａをエッチングすることにより、図６（ａ）に示すよう
に上部に前記絶縁膜１９Ａを積層して成るコントロール
ゲート６を、前記トンネル酸化膜３を介して前記フロー
ティングゲート４の上部から側壁部に跨るように形成す
る。そして、前記レジスト膜５０を除去した後、少なく
とも前記ドレイン領域形成予定部を図示しないフォトレ
ジスト膜で被覆して、このフォトレジスト膜をマスクに
して隣り合うフローティングゲート４間の基板１の表層
にＮ型不純物、例えばリンイオンをおよそドーズ量５．
０×１０15／ｃｍ2、加速電圧６０ＫｅＶの注入条件で
注入してアニール処理して拡散し、ソース領域８を形成
する。尚、イオン注入される前記Ｎ型不純物として、ヒ
素イオン等を用いても良い。
【００４３】次に、図６（ｂ）に示すように前記基板１
上の全面にＣＶＤ法によりおよそ２５０Å〜３５０Åの
膜厚のシリコン窒化（ＳｉＮ）膜１９Ｂを形成した後、
ＣＶＤ法でおよそ２０００Åの膜厚の酸化膜から成る絶
縁膜１９Ｃを形成する。
【００４４】そして、図７（ａ）に示すように前記ソー
ス領域８に隣接する側のフローティングゲート４及びコ
ントロールゲート６上にフォトレジスト膜５１を形成し
た後に、このフォトレジスト膜５１をマスクにして絶縁
膜１９Ｃ，シリコン窒化膜１９Ｂ及びトンネル酸化膜３
を異方性エッチングして、ドレイン形成領域上面を露出
させると共に、シリコン窒化膜１９Ｄと絶縁膜１９Ｅか
ら成るサイドウォールスペーサ膜１９Ｆを形成する。こ
のとき、前記フォトレジスト膜５１でマスクされた領域
（ソース領域８を介して隣り合うフローティングゲート
４とコントロールゲート６等から成るメモリセルを被覆
する領域）にシリコン窒化膜１９Ｄが介在される。そし
て、このシリコン窒化膜１９Ｄが、後述するＳＯＧ膜を
含む層間絶縁膜１９から拡散されたＨ，ＯＨ等がメモリ
セル内（特に、トンネル酸化膜３）に入り込むことを防
止するバリアとして働く。このようにバリアとなるシリ
コン窒化膜１９Ｄが形成されることで、層間絶縁膜１９
から拡散されたＨ，ＯＨが、トンネル酸化膜３内に入り
込んで、トラップサイトを形成することがなくなるの
で、トラップアップレートの改善が図れる。しかも、そ
のシリコン窒化膜１９Ｄをフローティングゲート４とコ
ントロールゲート６等から成るメモリセルを被覆する領
域だけ（メモリセル特性の劣化を生じさせるＨ，ＯＨ等
の侵入経路に重点的）に形成したことで、膜剥がれの原
因であるタングステンシリサイド膜との密着面積が減少
し、膜剥がれを抑止できる。
【００４５】続いて、図７（ｂ）に示すように前記シリ
コン基板表層に例えば、リンイオンをおよそドーズ量
１．０×１０13／ｃｍ2、加速電圧４０ＫｅＶの注入条
件で注入してアニール処理してドレイン領域７を形成す
る。尚、イオン注入される前記Ｎ型不純物として、ヒ素
イオン等を用いても良い。
【００４６】そして、前記ソース・ドレイン領域７，８
上にコンタクトする、およそ１０００Åの膜厚の導電化
されたポリシリコン膜とおよそ１２００Åの膜厚のタン
グステンシリサイド膜（ＷＳｉｘ膜）から成る積層膜を
形成し、この積層膜をフォトレジスト膜５２をマスクに
パターニングして、電極配線膜２０Ａを形成する。この
とき、ドレイン領域７にコンタクトする電極配線膜２０
Ａは、サイドウォールスペーサ膜１９Ｆを介してセルフ
アラインで形成される。
【００４７】続いて、図８（ａ）に示すように基板全面
に、例えば、およそ８０００Åの膜厚のＢＰＳＧ膜１９
Ｇを形成した後に、平坦化を図るためにＳＯＧ膜１９Ｈ
をおよそ２０００Åの膜厚で形成し、ＳＯＧ膜１９Ｈ及
びＢＰＳＧ膜１９Ｇを所定量（図８（ａ）に一点鎖線で
示す位置まで）エッチバックする。その後、前記ＢＰＳ
Ｇ膜１９Ｇを熱処理することで、絶縁膜１９Ａ，シリコ
ン窒化膜１９Ｄ，絶縁膜１９Ｅ、サイドウォールスペー
サ膜１９Ｆ、そしてＢＰＳＧ膜１９ＧとＳＯＧ膜１９Ｈ
から成る層間絶縁膜１９を形成する。尚、図８（ａ）で
は層間絶縁膜１９が平坦化された状態を誇張するために
極端に平坦化された状態を図示してあるが、実際には層
間絶縁膜１９を構成するＢＰＳＧ膜１９Ｇの表面の中で
窪んだ領域があり、この窪んだ領域にＳＯＧ膜１９Ｈが
残膜して、層間絶縁膜１９上にＳＯＧ膜１９Ｈが点在す
ることになる。
【００４８】そして、図８（ｂ）に示すように前記層間
絶縁膜１９上に形成した不図示のフォトレジスト膜をマ
スクにして、前記ドレイン領域７上の電極配線膜２０Ａ
にコンタクトするコンタクトホール２１を形成した後
に、このコンタクトホール２１内に不図示のバリアメタ
ル膜を介して金属膜２０Ｂ（例えば、Ａｌ膜，Ａｌ−Ｓ
ｉ膜，Ａｌ−Ｃｕ膜，Ａｌ−Ｓｉ−Ｃｕ膜等）を形成
し、電極配線膜２０Ａ及び金属膜２０Ｂから成る金属配
線２０を形成する。尚、前記金属配線２０の構成におい
て、タングステン膜から成るコンタクトプラグを埋設
し、コンタクトプラグ上に金属膜（例えば、Ａｌ膜，Ａ
ｌ−Ｓｉ膜，Ａｌ−Ｃｕ膜，Ａｌ−Ｓｉ−Ｃｕ膜等）を
形成し、コンタクトプラグ及び金属膜から成る金属配線
を形成するようにしても良い。
【００４９】また、図１１に示すようなフローティング
ゲート４の上部に先鋭な角部を形成する製造方法につい
て、図９に基づき説明する。
【００５０】先ず、図９（ａ）において、Ｐ型のシリコ
ン基板１の表面を熱酸化してゲート酸化膜３Ａを形成
し、このゲート酸化膜３Ａ上にリンドープされて導電化
されたポリシリコン膜４Ｂを形成し、このポリシリコン
膜４Ｂ上に所定のパターンの開口５３Ａを有するシリコ
ン窒化膜５３を形成した後に、この開口５３Ａを介して
前記ポリシリコン膜４Ｂを選択酸化して選択酸化膜５を
形成する。
【００５１】次に、図９（ｂ）に示すように、前記選択
酸化膜５をマスクにして前記ポリシリコン膜４Ｂを異方
性エッチングして上部に先鋭な角部４Ａを有するフロー
ティングゲート４を形成する。
【００５２】続いて、図９（ｃ）に示すように、前記フ
ローティングゲート４を被覆するようにトンネル酸化膜
３を形成し、このトンネル酸化膜３上に導電化されたポ
リシリコン膜とタングステンシリサイド（ＷＳｉｘ）
膜、更に絶縁膜９Ａ（，１９Ａ）から成る積層膜を形成
した後に、この積層膜をパターニングしてトンネル酸化
膜３を介して前記フローティングゲート４上に重なる領
域を持つようにコントロールゲート６を形成するもので
ある。このように先鋭な角部４Ａが形成されることで、
データの消去動作時にフローティングゲート３４の端部
で電界集中が生じ易くなり、消去特性が向上する。以
下、前述した後工程が順次施されることで、同様に本発
明の不揮発性半導体記憶装置が完成する。
【００５３】ここで、本発明装置におけるサイクル寿命
（データ書き換え回数、Ｅ／Ｗ Cycle）の測定結果を、
図１２に示すと、データ書き換え回数が、およそ１０万
回に達しても累積不良率は５０％に過ぎず、累積不良率
が１００％になるのは、およそ１６万回程度となり、サ
イクル寿命が向上していることがわかる。
【００５４】尚、本発明の実施形態では、スプリットゲ
ート型フラッシュメモリに本発明を適用した実施の形態
について説明したが、本発明はこれに限らず、スタック
トゲート型フラッシュメモリに適用しても良い。
【００５５】
【発明の効果】本発明によれば、メモリセル全体を被覆
するようにシリコン窒化膜から成るバリア膜を形成した
ことで、従来のように層間絶縁膜を構成するＳＯＧ膜か
らＨ，ＯＨ等が拡散してトンネル酸化膜内に入り込んで
トラップサイトを形成することを抑止でき、トラップア
ップレートの改善が図れ、データの書き換え回数を延ば
すことができ、メモリセルの動作寿命を延長させること
ができる。
【００５６】更に、そのシリコン窒化膜から成るバリア
膜をフローティングゲートとコントロールゲート等から
成るメモリセルを被覆する領域だけ（メモリセル特性の
劣化を生じさせるＨ，ＯＨ等の侵入経路に重点的）に形
成したことで、膜剥がれの原因であるタングステンシリ
サイド膜との密着面積が減少し、膜剥がれを抑止でき
る。
【図面の簡単な説明】
【図１】本発明の一実施形態の不揮発性半導体記憶装置
の製造方法を示す断面図である。
【図２】本発明の一実施形態の不揮発性半導体記憶装置
の製造方法を示す断面図である。
【図３】本発明の一実施形態の不揮発性半導体記憶装置
の製造方法を示す断面図である。
【図４】本発明の一実施形態の不揮発性半導体記憶装置
の製造方法を示す断面図である。
【図５】本発明の一実施形態の不揮発性半導体記憶装置
の製造方法を示す断面図である。
【図６】本発明の他の実施形態の不揮発性半導体記憶装
置の製造方法を示す断面図である。
【図７】本発明の他の実施形態の不揮発性半導体記憶装
置の製造方法を示す断面図である。
【図８】本発明の他の実施形態の不揮発性半導体記憶装
置の製造方法を示す断面図である。
【図９】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
【図１０】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。
【図１１】図１０の一部断面図である。
【図１２】不揮発性半導体記憶装置のサイクル寿命を示
す図である。
【図１３】図１１の一部拡大図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA09 AA63 AB03 AC02 AC06 AC20 AD94 AF07 AG02 AG03 AG07 AG12 AG21 AG22 AG30 5F083 EP02 EP25 EP60 ER02 ER05 ER09 ER14 ER17 ER22 GA21 GA30 JA35 JA36 JA39 JA53 JA56 MA05 MA06 MA20 PR36 PR39

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 一導電型のシリコン基板上に形成された
    フローティングゲートと、このフローティングゲートを
    被覆する絶縁膜と、この絶縁膜を介して前記フローティ
    ングゲート上に重なる領域を持つように形成されるコン
    トロールゲートと、前記フローティングゲート及び前記
    コントロールゲートに隣接する前記シリコン基板の表面
    に形成される逆導電型の拡散領域と、少なくともＳＯＧ
    膜を含む層間絶縁膜を介して前記拡散領域に接続された
    金属配線とを備えた不揮発性半導体記憶装置において、 前記層間絶縁膜下層にシリコン窒化膜から成るバリア膜
    が、少なくとも前記フローティングゲート及び前記コン
    トロールゲートを被覆するように形成されていることを
    特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 一導電型のシリコン基板上に形成された
    フローティングゲートと、 前記フローティングゲートを被覆するトンネル酸化膜
    と、 前記トンネル酸化膜を介して前記フローティングゲート
    上に重なる領域を持つように形成されるコントロールゲ
    ートと、 前記フローティングゲート及び前記コントロールゲート
    に隣接する前記シリコン基板の表面に形成される逆導電
    型の拡散領域と、 一方の拡散領域側の前記フローティングゲート及び前記
    コントロールゲートを被覆するように形成されたシリコ
    ン窒化膜と、 前記シリコン窒化膜上に形成された少なくともＳＯＧ膜
    を含む層間絶縁膜を介して前記拡散領域に接続された金
    属配線とを具備したことを特徴とする不揮発性半導体記
    憶装置。
  3. 【請求項３】 一導電型のシリコン基板の表面を熱酸化
    してゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１の導電膜を形成した後にこの
    第１の導電膜をパターニングしてフローティングゲート
    を形成する工程と、 前記フローティングゲートを被覆するようにトンネル酸
    化膜を形成する工程と、 前記トンネル酸化膜上に第２の導電膜を形成した後にこ
    の第２の導電膜をパターニングしてトンネル酸化膜を介
    して前記フローティングゲート上に重なる領域を持つよ
    うにコントロールゲートを形成する工程と、 隣り合うフローティングゲート間に隣接するように前記
    基板表層に逆導電型の一方の拡散領域を形成する工程
    と、 全面に絶縁膜を形成し、シリコン窒化膜を形成した後に
    前記一方の拡散領域に隣接する側のフローティングゲー
    ト及びコントロールゲート上に形成したフォトレジスト
    膜をマスクにして前記シリコン窒化膜をパターニングす
    る工程と、 前記フォトレジスト膜を除去した後に前記シリコン窒化
    膜をマスクにして前記絶縁膜を異方性エッチングして、
    他方の拡散領域の形成領域側の基板表層を露出させると
    共に、他方の拡散領域の形成領域側のコントロールゲー
    トの側壁部を被覆するサイドウォールスペーサ膜を形成
    する工程と、 隣り合うコントロールゲート間に隣接するように前記シ
    リコン基板表層に逆導電型の他方の拡散領域を形成する
    工程と、 全面に少なくともＳＯＧ膜のエッチバック工程により平
    坦化された層間絶縁膜を形成する工程と、 前記層間絶縁膜に形成したコンタクトホールを介して前
    記拡散領域にコンタクト接続する金属配線を形成する工
    程とを具備したことを特徴とする不揮発性半導体記憶装
    置の製造方法。
  4. 【請求項４】 一導電型のシリコン基板の表面を熱酸化
    してゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１の導電膜を形成した後にこの
    第１の導電膜をパターニングしてフローティングゲート
    を形成する工程と、 前記フローティングゲートを被覆するようにトンネル酸
    化膜を形成する工程と、 前記トンネル酸化膜上に第２の導電膜を形成した後にこ
    の第２の導電膜をパターニングしてトンネル酸化膜を介
    して前記フローティングゲート上に重なる領域を持つよ
    うにコントロールゲートを形成する工程と、 隣り合うフローティングゲート間に隣接するように前記
    基板表層に逆導電型の一方の拡散領域を形成する工程
    と、 全面にシリコン窒化膜を形成し、絶縁膜を形成した後に
    前記一方の拡散領域に隣接する側のフローティングゲー
    ト及びコントロールゲート上に形成したフォトレジスト
    膜をマスクにして前記絶縁膜及びシリコン窒化膜を異方
    性エッチングして、他方の拡散領域の形成領域側の基板
    表層を露出させると共に、他方の拡散領域の形成領域側
    のコントロールゲートの側壁部を被覆するサイドウォー
    ルスペーサ膜を形成する工程と、 隣り合うコントロールゲート間に隣接するように前記シ
    リコン基板表層に逆導電型の他方の拡散領域を形成する
    工程と、 全面に少なくともＳＯＧ膜のエッチバック工程により平
    坦化された層間絶縁膜を形成する工程と、 前記層間絶縁膜に形成したコンタクトホールを介して前
    記拡散領域にコンタクト接続する金属配線を形成する工
    程とを具備したことを特徴とする不揮発性半導体記憶装
    置の製造方法。
  5. 【請求項５】 一導電型のシリコン基板の表面を熱酸化
    してゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１の導電膜を形成し、この第１
    の導電膜上に所定のパターンの開口を有する耐酸化膜を
    形成した後に、前記開口に応じて前記第１の導電膜を選
    択酸化して選択酸化膜を形成する工程と、 前記選択酸化膜をマスクにして前記第１の導電膜をエッ
    チングして上部に先鋭な角部を有するフローティングゲ
    ートを形成する工程と、 前記フローティングゲートを被覆するようにトンネル酸
    化膜を形成する工程と、 前記トンネル酸化膜上に第２の導電膜を形成した後にこ
    の第２の導電膜をパターニングしてトンネル酸化膜を介
    して前記フローティングゲート上に重なる領域を持つよ
    うにコントロールゲートを形成する工程と、 隣り合うフローティングゲート間に隣接するように前記
    基板表層に逆導電型の一方の拡散領域を形成する工程
    と、 全面に絶縁膜を形成し、シリコン窒化膜を形成した後に
    前記一方の拡散領域に隣接する側のフローティングゲー
    ト及びコントロールゲート上に形成したフォトレジスト
    膜をマスクにして前記シリコン窒化膜をパターニングす
    る工程と、 前記フォトレジスト膜を除去した後に前記シリコン窒化
    膜をマスクにして前記絶縁膜を異方性エッチングして、
    他方の拡散領域の形成領域側の基板表層を露出させると
    共に、他方の拡散領域の形成領域側のコントロールゲー
    トの側壁部を被覆するサイドウォールスペーサ膜を形成
    する工程と、 隣り合うコントロールゲート間に隣接するように前記シ
    リコン基板表層に逆導電型の他方の拡散領域を形成する
    工程と、 前記拡散領域上にコンタクトする電極配線膜を形成した
    後に全面にＢＰＳＧ膜及びＳＯＧ膜を形成し、これらを
    所定量エッチバックすることで平坦化された層間絶縁膜
    を形成する工程と、 前記層間絶縁膜に形成したコンタクトホールを介して前
    記他方の拡散領域にコンタクト接続する金属膜を形成
    し、前記電極配線膜及び金属膜から成る金属配線を形成
    する工程とを具備したことを特徴とする不揮発性半導体
    記憶装置の製造方法。
  6. 【請求項６】 一導電型のシリコン基板の表面を熱酸化
    してゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１の導電膜を形成し、この第１
    の導電膜上に所定のパターンの開口を有する耐酸化膜を
    形成した後に、前記開口に応じて前記第１の導電膜を選
    択酸化して選択酸化膜を形成する工程と、 前記選択酸化膜をマスクにして前記第１の導電膜をエッ
    チングして上部に先鋭な角部を有するフローティングゲ
    ートを形成する工程と、 前記フローティングゲートを被覆するようにトンネル酸
    化膜を形成する工程と、 前記トンネル酸化膜上に第２の導電膜を形成した後にこ
    の第２の導電膜をパターニングしてトンネル酸化膜を介
    して前記フローティングゲート上に重なる領域を持つよ
    うにコントロールゲートを形成する工程と、 隣り合うフローティングゲート間に隣接するように前記
    基板表層に逆導電型の一方の拡散領域を形成する工程
    と、 全面にシリコン窒化膜を形成し、絶縁膜を形成した後に
    前記一方の拡散領域に隣接する側のフローティングゲー
    ト及びコントロールゲート上に形成したフォトレジスト
    膜をマスクにして前記絶縁膜及びシリコン窒化膜を異方
    性エッチングして、他方の拡散領域の形成領域側の基板
    表層を露出させると共に、他方の拡散領域の形成領域側
    のコントロールゲートの側壁部を被覆するサイドウォー
    ルスペーサ膜を形成する工程と、 隣り合うコントロールゲート間に隣接するように前記シ
    リコン基板表層に逆導電型の他方の拡散領域を形成する
    工程と、 前記拡散領域上にコンタクトする電極配線膜を形成した
    後に全面にＢＰＳＧ膜及びＳＯＧ膜を形成し、これらを
    所定量エッチバックすることで平坦化された層間絶縁膜
    を形成する工程と、 前記層間絶縁膜に形成したコンタクトホールを介して前
    記他方の拡散領域にコンタクト接続する金属膜を形成
    し、前記電極配線膜及び金属膜から成る金属配線を形成
    する工程とを具備したことを特徴とする不揮発性半導体
    記憶装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
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KR100398578B1 (ko) * 2001-09-06 2003-09-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법

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KR100398578B1 (ko) * 2001-09-06 2003-09-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법

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