KR20020095559A - 반도체 패키지 제조용 부재 및 그 제조방법, 그리고제조된 부재를 이용한 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 제조용 부재 및 그 제조방법, 그리고제조된 부재를 이용한 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 패키지 제조용 부재 및 그 제조방법, 그리고 제조된 부재를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
이를 위해, 본 발명은 얇은 금속포일을 조밀한 간격의 내부리드가 되도록 에칭 처리한 후, 이를 리드프레임의 외부리드 또는 인쇄회로기판과 회로필름상에 형성되어 있는 전도성 패턴에 부착시키거나, 또는 얇은 금속포일을 리드프레임의 외부리드 또는 인쇄회로기판의 전도성패턴에 부착시킨 다음 조밀한 간격의 내부리드가 되도록 에칭시킨 구조의 반도체 패키지 제조용 부재와 이것의 제조방법을 제공한다.
또한, 본 발명은 얇은 금속포일이 부착된 구조의 상기 반도체 패키지 제조용 부재에 플립칩을 이용하여 반도체 칩을 부착함으로써, 경박단소화를 용이하게 실현시킨 구조의 반도체 패키지 및 그 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 제조용 부재 및 그 제조방법, 그리고 제조된 부재를 이용한 반도체 패키지 및 그 제조방법{Substrate for manufacturing semiconductor package and method for manufacturing the same, and semiconductor package and its manufacturing method using the substrate}
본 발명은 반도체 패키지 제조용 부재 및 그 제조방법, 그리고 제조된 부재를 이용한 반도체 패키지 및 그 제조방법에 관한 것으로서, 외부리드만 있는 리드프레임에 조밀한 간격으로 에칭 처리된 금속포일을 부착시켜 파인 피치(finepitch)를 실현시킨 구조의 반도체 패키지 제조용 부재 및 그 제조방법, 그리고 이렇게 제조된 부재를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
통상적으로 반도체 패키지를 제조하는데 이용되는 부재는 리드프레임, 회로필름, 인쇄회로기판등이 있고, 그 밖에 여러가지 형태로 제조 가능하다.
상기 나열한 부재중에 리드프레임은 각 리드간의 폭과 두께 그리고 길이, 반도체칩이 실장되는 칩탑재판의 면적과 구조등을 달리하며, 여러가지 형태로 설계한 후, 에칭(etching)등의 방법으로 제작되고 있다.
아직까지 리드프레임을 이용한 반도체 패키지는 그 수요가 가장 많은 패키지로서, 핸드폰 및 PDA(Personal Digital Assistants)등과 같은 소형 전자통신기기에 탑재할 수 있도록 보다 경박단소(輕薄短小)를 실현할 수 있는 구조로 제조되고 있고, 개발중에 있다.
그에따라, 리드프레임을 이용한 반도체 패키지의 경박단소화를 용이하게 실현하고 전기적인 성능을 향상시키기 위해서는 상기 리드프레임의 각 리드 간격을 보다 조밀하게, 그리고 리드의 수를 보다 많게 형성하는 것이 바람직하다.
그러나, 기존에 에칭등의 방법을 이용하여, 상기 리드프레임의 각 내부리드간의 간격을 파인 피치(fine pitch)라 하여 조밀하게 에칭 처리하는 작업이 매우 어려웠다.
즉, 기존의 리드는 그 두께가 8mil 정도로 두껍기 때문에 기존의 에칭 방법으로는 각 내부리드간의 간격을 4mil 이하가 되도록 에칭 처리하는 작업이 매우 어려웠고, 이러한 점으로 인하여 리드프레임을 이용한 반도체 패키지의 경박단소화를실현하는데 한계가 있었다.
따라서, 본 발명의 첫번째 목적은 얇은 금속포일을 조밀한 간격의 내부리드가 되도록 에칭 처리한 후, 이를 리드프레임의 외부리드 또는 인쇄회로기판과 회로필름상에 형성되어 있는 전도성 패턴에 부착시키거나, 또는 얇은 금속포일을 리드프레임의 외부리드 또는 인쇄회로기판의 전도성패턴에 부착시킨 다음 조밀한 간격의 내부리드가 되도록 에칭시킨 구조의 반도체 패키지 제조용 부재와 이것의 제조방법을 제공하는데 있다.
본 발명의 두번째 목적은 얇은 금속포일이 부착된 구조의 상기 반도체 패키지 제조용 부재에 플립칩을 이용하여 반도체 칩을 부착함으로써, 경박단소화를 용이하게 실현시킨 구조의 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
도 1은 본 발명에 따른 반도체 패키지 제조용 부재의 제1실시예를 나타내는 평면도 및 단면도,
도 2는 본 발명에 따른 반도체 패키지 제조용 부재의 제2실시예를 나타내는 평면도 및 단면도,
도 3은 본 발명에 따른 반도체 패키지 제조용 부재의 제3실시예를 나타내는 평면도 및 단면도,
도 4a,4b는 도 1의 부재를 이용한 본 발명의 반도체 패키지의 제1실시예를 나타내는 도면으로서, 도 4a는 반도체 칩이 부착된 상태의 평면도이고, 도 4b는 몰딩공정이 완료된 상태의 단면도이다.
도 5a,5b는 도 2의 부재를 이용한 본 발명의 반도체 패키지의 제2실시예를 나타내는 도면으로서, 도 5a는 반도체 칩이 부착된 상태의 평면도이고, 도 5b는 몰딩공정이 완료된 상태의 단면도이다.
도 6a,6b는 도 3의 부재를 이용한 본 발명의 반도체 패키지의 제3실시예를 나타내는 도면으로서, 도 6a는 반도체 칩이 부착된 상태의 평면도이고, 도 6b는 몰딩공정이 완료된 상태의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 리드프레임12 : 금속포일
14 : 외부리드16 : 인쇄회로기판
18 : 회로필름20 : 전도성패턴
22 : 반도체 칩24 : 수지층
26 : 수지필름28 : 플립칩(flip chip)
30 : 수지봉지재32 : 접착수단
34 : 비아홀36 : 전도성의 코팅재
38 : 솔더마스크(solder mask)
100,200,300 : 부재400,500,600 : 반도체 패키지
이하, 본 발명을 첨부도면을 참조로 상세하게 설명하면 다음과 같다.
상기한 목적을 달성하기 위한 본 발명의 부재는:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과; 조밀한 배열로 에칭 처리되어 상기 외부리드(14)에 부착된 금속포일(12)과; 상기 외부리드(14)와 금속포일(12)간의 부착 부위를 접착시켜주고 있는 접착수단(32)으로 구성되고; 상기 접착수단(32)으로 부착되어 있는 각 외부리드(14)와 금속포일(12)의 접착부위에비아홀(34)을 관통 형성하여, 이 비아홀(34)에 전도성의 코팅재(36)를 충진하여서 된 것을 특징으로 한다.
바람직한 구현예로서, 상기 금속포일(12)의 에칭 처리된 배열 간격은 2mil 이하인 것을 특징으로 한다.
다른 구현예로서, 본 발명의 부재는:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과; 일면에 전도성 패턴(20)이 에칭에 의하여 형성되어 있는 자재와; 상기 리드프레임(10)과 자재를 부착시켜주고 있는 접착수단(32)으로 구성되고; 상기 접착수단(32)으로 부착되어 있는 각 외부리드(14)와 전도성패턴(20)의 접착부위에 비아홀(34)을 관통 형성하여, 이 비아홀(34)에 전도성의 코팅재(36)를 충진하여서 된 것을 특징으로 한다.
바람직한 구현예로서, 상기 자재는 일면에 전도성 패턴(20)이 에칭으로 형성된 인쇄회로기판(16) 또는 회로필름(18)인 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지 제조용 부재의 제조방법은:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)을 제공하는 단계와; 금속포일(12)을 조밀한 배열로 에칭 처리하여, 상기 외부리드(14)에 접착수단(32)으로 부착하는 단계와; 상기 접착수단(32)으로 부착되어 있는 각 외부리드(14)와 금속포일(12)의 접착부위에 비아홀(34)을 관통 형성하는 단계와; 상기 비아홀(34)에 전도성의 코팅재(36)를 충진하는 단계로 이루어진 것을 특징으로 한다.
본 발명의 반도체 패키지 제조용 부재의 다른 제조 방법은:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)을 제공하는 단계와; 소정 면적의 금속포일(12)을 상기 외부리드(14)에 접착수단(32)으로 부착하는 단계와; 상기 금속포일(12)을 조밀한 배열로 에칭 처리하는 단계와; 상기 접착수단(32)으로 부착되어 있는 각 외부리드(14)와 에칭 처리된 금속포일(12)의 접착부위에 비아홀(34)을 관통 형성하는 단계와; 상기 비아홀(34)에 전도성의 코팅재(36)를 충진하는 단계로 이루어진 것을 특징으로 한다.
본 발명의 반도체 패키지 제조용 부재의 또 다른 제조 방법은:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)을 제공하는 단계와; 상기 리드프레임(10)의 외부리드(14)에 전도성 패턴(20)이 에칭에 의하여 형성되어 있는 자재를 접착수단으로 부착하는 단계와; 상기 접착수단(32)으로 부착되어 있는 각 외부리드(14)와 전도성패턴(20)의 접착부위에 비아홀(34)을 관통 형성하는 단계와; 상기 비아홀(34)에 전도성의 코팅재(36)를 충진하는 단계로 이루어진 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과, 조밀한 배열로 에칭 처리되어 상기 외부리드(14)와 접착수단(32)에 의하여 부착된 금속포일(12)로 구성되고, 상기 접착수단(32)에 의하여 부착되어 있는 상기 외부리드(14)와 금속포일(12)의 접착부위에 전도를 위한 비아홀(34)이 관통 형성된 부재(100)와;
조밀한 배열로 에칭 처리된 상기 금속포일(12)의 안쪽 상면에 플립칩(28)에 의하여 신호 교환 가능하게 부착되어, 각 외부리드(14)의 내면 사이에 위치되는 반도체 칩(22)과;
상기 외부리드(14)의 외측면과 상면, 상기 금속포일(12)의 외측면과 저면을 외부로 노출시키면서, 상기 반도체 칩(22)과 플립칩(28)을 포함하는 외부리드(14)와 금속포일(12)의 안쪽영역을 몰딩하고 있는 수지봉지재(30)로 구성된 것을 특징으로 한다.
다른 구현예로서, 본 발명의 반도체 패키지는:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과 일면에 전도성 패턴(20)이 에칭에 의하여 형성되어 있는 자재(16,18)가 서로 부착 연결되고, 상기 각 외부리드(14)와 전도성 패턴(20)의 연결부위에 전도를 위한 비아홀(34)이 형성된 반도체 패키지 제조용 부재(200,300)와;
상기 자재(16,18)의 전도성 패턴(20)의 안쪽부분에 플립칩(28)에 의하여 신호 교환 가능하게 부착된 반도체 칩(22)과;
상기 외부리드(14)의 외측면과 상면, 상기 자재(16,18)의 외측면과 저면을 외부로 노출시키면서, 상기 반도체 칩(22)과 플립칩(28)을 포함하는 외부리드(14)의 안쪽영역과 자재(16,18)의 상면에 걸쳐 몰딩하고 있는 수지봉지재(30)로 구성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지 제조 방법은:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)을 제공하는 단계와; 상기 외부리드(14)의 끝단에 소정의 면적을 갖는 금속포일(12)을 접착수단(32)으로 부착하는 단계와; 상기 접착수단(32)에 의하여 부착되어 있는 외부리드(14)와 금속포일(12)의 접착부위에 전도를 위한 비아홀(34)을 관통 형성하는 단계와; 상기 비아홀(34)에 전도성의 코팅재를 충진하는 단계와; 상기 금속포일(12)의 안쪽단 상면에 반도체 칩(22)을 플립칩(28)을 사용하여 신호 교환 가능하게 부착하는 단계와; 상기 외부리드(14)의 외측면과 상면, 상기 금속포일(12)의 외측면과 저면을 외부로 노출시키면서, 상기 반도체 칩(22)과 플립칩(28)을 포함하는 외부리드(14)와 금속포일(12)의 안쪽영역에 걸쳐 수지봉지재(30)로 몰딩하는 단계와; 저면으로 노출되어 있는 상기 금속포일(12)을 각각의 외부리드(14)와 일치되도록 조밀한 간격으로 에칭 처리하는 단계로 이루어진 것을 특징으로 한다.
여기서 첨부한 도 1을 참조로 본 발명에 따른 반도체 패키지 제조용 부재의 제1실시예를 설명한다.
상기 제1실시예로서의 부재(100)는 외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과, 마치 내부리드의 배열과 같이 에칭 처리된 금속포일(12)을 서로 신호 교환 가능하게 접착시킨 것이다.
상기 부재(100)의 리드프레임(10)은 소위 마이크로 리드프레임(Micro leadframe)이라 하여 경박단소화로 제조된 리드프레임에서 내부리드와 칩탑재판등이 제거된 형상과 유사하고, 외부리드(14)만이 약 4mil 정도의 간격으로 배열된 것이다.
한편, 기존의 내부리드가 있는 리드프레임은 상술한 바와 같이, 그 간격을 파인 피치로 에칭 처리하는데 한계가 있지만, 상기 금속포일(12)은 약 2mil 이하의 두께를 갖는 것으로서, 그 두께가 매우 얇기 때문에 에칭 처리가 매우 용이하다.
이때, 상기 외부리드(14)의 일면과 상기 금속포일(12)의 테두리쪽 일면을 양면테이프와 같은 접착수단(32)으로 부착하게 된다.
다음으로, 상기 외부리드(14)와 부착 연결되어 있는 상기 금속포일(12)에 대하여 에칭 처리를 하게 되는데, 이때 에칭 처리된 금속포일(12)은 통상의 내부리드의 배열과 같이 여러 갈래로 에칭 처리되고, 여러 갈래로 나누어진 금속포일(12)간의 간격은 약 2mil 정도로서, 파인 피치(fine pitch)를 용이하게 실현한 것이다.
한편, 상기 금속포일(12)을 미리 파인 피치가 되도록 먼저 에칭 처리한 후, 그 후단끝 일면을 상기 외부리드(14)의 일면에 접착수단(32)으로 부착시킬 수도 있다.
이어서, 상기 접착수단(32)에 의하여 서로 접착되어 있는 상기 외부리드(14)와 금속포일(12)간의 연결부분에 비아홀(34)을 관통하여 형성하고, 이 비아홀(34)의 내면에 전도성의 코팅재(36)를 충진하여줌으로써, 상기 외부리드(14)와 금속포일(12)은 서로 전기적인 신호를 교환할 수 있는 상태가 된다.
이와 같은 본 발명의 반도체 패키지 부재(100)는 내부리드 역할을 하는 각 금속포일(12)간의 간격이 약 2mil의 파인 피치로 구현된 것을 특징으로 하는 바, 이러한 파인 피치의 구현은 통상적으로 리드프레임의 리드 간격보다 미세한 간격으로 형성되는 인쇄회로기판 또는 회로필름상의 전도성 패턴간의 간격이 통상 약 2mil인 점과 비교하여 보면, 파인 피치가 용이하게 이루어진 것을 쉽게 인식할 수 있다.
여기서 상기 반도체 패키지 제조용 부재(100)를 이용하여 제조된 반도체 패키지의 제1실시예를 첨부한 도 4a,4b를 참조로 설명하면 다음과 같다.
제1실시예의 반도체 패키지는 상술한 바와 같이 조밀한 간격으로 에칭 처리된 금속포일(12)과 리드프레임(10)의 외부리드(14)가 접착수단(32)에 의하여 부착되어 이루어진 본 발명의 반도체 패키지 제조용 부재(100)를 이용한 것이다.
따라서, 상기 반도체 패키지 제조용 부재(100)의 에칭 처리된 금속포일(12)의 각 끝단 일면에 도 4a에 도시한 바와 같이 반도체 칩(22)을 부착하게 되는 바, 상기 반도체 칩(22)은 외부리드(14)의 두께보다 얇은 것을 부착하는 것이 바람직하고, 그 결과 상기 반도체 칩(22)은 각 외부리드(14)의 안쪽에 둘러싸여 위치된 상태가 된다.
이때, 상기 반도체 칩(22)의 본딩패드와 상기 각 금속포일(12)은 약 2mil 이하의 크기로 제조된 플립칩(28)에 의하여 신호 교환 가능하게 부착되어 연결된다.
물론, 상기 외부리드(14)와 금속포일(12)은 그 연결 부위의 비아홀(34)에 충진된 전도성의 코팅재(36)로 인하여 서로 전기적인 접속이 가능한 상태이다.
다음으로, 반도체 칩(22)과 플립칩(28)을 포함하는 상기 외부리드(14)와 금속포일(12)의 안쪽 영역에 걸쳐 수지봉지재(30)가 채워져 몰딩되고, 이때 상기 외부리드(14)의 상면과 외측면 그리고 상기 금속포일(12)의 저면과 외측면은 외부로 노출된 상태가 된다.
상기 반도체 패키지(400)에서 전자기기등의 마더보드에 실장되는 랜드면은 상기 외부리드(14)의 상면이 된다.
이와 같이 제조된 본 발명의 반도체 패키지(400)는 리드 역할을 하는 상기각 금속포일(12)의 간격이 파인 피치를 이루고 있기 때문에 보다 경박단소화를 실현시킨 구조로 제조된 것이다.
여기서 첨부한 도 2를 참조로 본 발명의 반도체 패키지 제조용 부재의 제2실시예를 설명하면 다음과 같다.
상기 제2실시예로서의 부재(200)는 외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과, 인쇄회로기판(16)을 서로 접착시킨 것이다.
상기 인쇄회로기판(16)은 통상 베이스층 역할을 하는 수지층(24)과, 소정의 회로배열을 이루며 상기 수지층(24)상에 에칭에 의하여 형성된 전도성 패턴(20)과, 이 전도성 패턴(20)간의 단락을 방지하고 산화를 방지하기 위하여 수지층(24)상에 도포되는 솔더마스크(38)로 구성되어 있다.
물론, 상기 전도성 패턴(20)의 배열은 소정의 회로배열 설계에 따라 변경 가능하고, 반도체 칩(22)과 접속되는 자리 그리고 입출력단자가 융착되는 자리는 노출된다.
한편, 본 발명에 적용되는 인쇄회로기판(16)은 각 전도성 패턴(20)이 바깥쪽에서 안쪽까지 소정의 배열로 에칭 처리된 것을 사용하되, 각 전도성 패턴(20)의 바깥쪽 끝단부와 안쪽 끝단부를 노출시키게 된다.
따라서, 상기 인쇄회로기판(16)과 상기 리드프레임(10)의 외부리드(14)간을 접착수단(32)으로 부착하되, 서로간의 실질적인 부착 부분은 상기 각 전도성 패턴(20)의 바깥쪽 끝단부와 상기 외부리드(14)의 안쪽단 일면이 된다.
다음으로, 상기 접착수단(32)에 의하여 서로 접착되어 있는 상기외부리드(14)와 각 전도성 패턴(20)의 연결부분에 비아홀(34)을 관통하여 형성하고, 이 비아홀(34)의 내면에 전도성의 코팅재(36)를 충진하여 줌으로써, 상기 외부리드(14)와 각 전도성 패턴(20)이 서로 전기적인 신호를 교환할 수 있는 상태가 된다.
여기서 상기 반도체 패키지 제조용 부재(200)를 이용하여 제조된 반도체 패키지의 제2실시예를 첨부한 도 5a,5b를 참조로 설명하면 다음과 같다.
제2실시예로서의 반도체 패키지(500)는 상술한 바와 같이 외부리드(14)와 인쇄회로기판의 전도성패턴(20)간을 서로 신호 교환 가능하게 부착시켜 이루어진 부재(200)를 이용한 것으로서, 도 5에 도시한 바와 같이 소정의 회로배열을 이루며 제조된 각 전도성 패턴(20)의 안쪽 끝단부에 걸쳐 반도체 칩(22)을 부착하게 된다.
즉, 상기 반도체 칩(22)의 본딩패드와 상기 각 전도성 패턴(20)의 안쪽 끝단부는 플립칩(28)의 융착에 의하여 서로 신호 교환 가능하게 부착 연결된다.
이때, 상기 반도체 칩(22)은 외부리드(14)의 두께보다 얇은 것을 부착하는 것이 바람직하고, 그 결과 반도체 칩(22)은 외부리드(14)의 안쪽에 둘러싸이며 위치된 상태가 된다.
다음으로, 반도체 칩(22)과 플립칩(28)을 포함하는 상기 외부리드(14)의 안쪽 영역과, 전도성 패턴(20)을 포함하는 인쇄회로기판(16)의 상면에 걸쳐 수지봉지재(30)로 몰딩하고, 몰딩 후에는 상기 외부리드(14)의 상면과 외측면 그리고 인쇄회로기판(16)의 저면과 외측면이 외부로 노출된 상태가 된다.
이와 같이 제조된 상기 반도체 패키지(500)에서 전자기기등의 마더보드에 실장되는 랜드면은 마찬가지로 상기 외부리드(14)의 상면이 된다.
이에따라, 기존에 파인피치를 실현하기 어려운 리드프레임의 내부리드 대신에, 통상 인쇄회로기판(16)상에 약 2mil 이하의 파인 피치로 에칭되어 있는 전도성 패턴(20) 이용함으로써, 제2실시예의 반도체 패키지(500)도 경박단소화를 실현시킨 구조로 제조되는 것이다.
여기서 첨부한 도 3을 참조로 본 발명의 반도체 패키지 제조용 부재의 제3실시예를 설명하면 다음과 같다.
상기 제3실시예로서의 부재(300)는 외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과, 회로필름(18)을 서로 접착시킨 것이다.
상기 회로필름(18)은 통상 베이스층 역할을 하는 수지필름(26)과, 소정의 회로배열을 이루며 상기 수지필름상에 에칭에 의하여 형성된 전도성 패턴(20)과, 이 전도성 패턴(20)간의 단락을 방지하고 산화를 방지하기 위하여 수지필름상에 도포되는 솔더마스크로 구성되어 있다.
본 발명에 적용되는 회로필름(18)은 각 전도성 패턴(20)의 바깥쪽 끝단부와 안쪽단 끝단부가 노출된 것을 이용한다.
따라서, 상기 회로필름(18)과 상기 리드프레임(10)의 외부리드(14)간을 접착수단(32)으로 부착하되, 실질적인 접착 부분은 상기 각 전도성 패턴(20)의 바깥쪽끝단부와 상기 외부리드의 안쪽단 일면이 된다.
또한, 상기 접착수단(32)에 의하여 서로 접착되어 있는 상기 외부리드(14)와 상기 회로필름(18)의 각 전도성 패턴(20)의 연결부분에 비아홀(34)을 관통하여 형성하고, 이 비아홀(34)의 내면에 전도성의 코팅재(36)를 충진하여 줌으로써, 상기 외부리드(14)와 각 전도성 패턴(20)이 서로 전기적인 신호를 교환할 수 있는 상태가 된다.
여기서 상기 반도체 패키지 제조용 부재(300)를 이용하여 제조된 반도체 패키지의 제3실시예를 첨부한 도 6a,6b를 참조로 설명하면 다음과 같다.
상기 제3실시예로서의 반도체 패키지(600)는 상술한 바와 같이 회로필름(18)과 외부리드(14)만 있는 리드프레임(10)이 서로 부착되어 이루어진 부재(300)를 이용한 것으로서, 먼저 도 6a에 도시한 바와 같이 상기 회로필름(18)의 각 전도성 패턴(20)의 안쪽 끝단부에 걸쳐 반도체 칩(22)을 부착하게 된다.
이때, 상기 반도체 칩(22)의 본딩패드와 상기 각 전도성 패턴(20)간을 플립칩(28)의 융착으로 서로 부착 연결시키게 된다.
상기 반도체 칩(22)은 외부리드(14)의 두께보다 얇은 것을 부착하는 것이 바람직하고, 그 결과 상기 반도체 칩(22)은 각 외부리드(14)의 안쪽에 둘러싸이며 위치된 상태가 된다.
다음으로, 반도체 칩(22)과 플립칩(28)을 포함하는 상기 외부리드(14)의 안쪽 영역과, 전도성 패턴(20)을 포함하는 상기 회로필름(18)의 상면에 걸쳐 수지봉지재(30)로 몰딩하고, 몰딩 후에는 상기 외부리드(14)의 상면과 외측면 그리고 회로필름(18)의 저면과 외측면이 외부로 노출된 상태가 된다.
이와 같이 제조된 상기 반도체 패키지(600)에서 전자기기등의 마더보드에 실장되는 랜드면은 마찬가지로 상기 외부리드(14)의 상면이 된다.
이에따라, 기존에 파인피치를 실현하기 어려운 리드프레임의 내부리드 대신에, 통상 전도성 패턴이 파인 피치로 에칭되어 있는 회로필름(18)을 이용함으로써, 제3실시예의 반도체 패키지(600)도 경박단소화를 실현시킨 구조로 제조되는 것이다.
여기서, 상기 반도체 패키지(400)의 또 다른 제조 방법을 설명하면 다음과 같다.
상기와 같이 제조된 반도체 패키지(400)는 부재(100)의 에칭 처리된 금속포일(12)에 반도체 칩을 실장하여 제조된 것이지만, 이와 달리 금속포일(12)을 에칭 처리하지 않고 나중에 에칭 처리하는 방법으로도 제조 가능하다.
즉, 상기 부재(100)의 리드프레임(10)의 외부리드(14)에 소정 면적을 갖는 금속포일(12)을 부착시킨 후, 이 금속포일(12)에 반도체 칩을 신호 교환 가능하게 실장하는 것이다.
다음으로, 상술한 바와 같이 금속포일(12)의 저면을 외부로 노출시키면서 반도체 칩(22)을 포함하는 외부리드(14)의 안쪽 영역에 걸쳐 수지봉지재(30)로 몰딩을 하게 된다.
마지막으로, 저면으로 노출되어 있는 금속포일(12)을 상기 외부리드(14)와 일대일로 일치되도록 에칭 처리하게 됨에 따라, 결국 상기 반도체 패키지(400)와 동일한 구조로서 금속포일(12)이 조밀한 간격으로 배열된 구조의 반도체 패키지로 제조되어진다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 제조용 부재 및 이것을 이용하여 제조된 반도체 패키지에 의하면, 기존의 파인피치 구현이 어려운 리드프레임의 내부리드를 금속포일을 이용함으로써, 파인피치를 용이하게 구현할 수 있다.
즉, 인쇄회로기판 또는 회로필름상의 전도성회로패턴간의 간격이 통상 2mil 이하로 구현된 것과 같이, 리드프레임의 외부리드에 마치 내부리드의 배열과 같이 에칭 처리된 금속포일을 부착하되, 이 금속포일간 간격을 2mil 이하로 형성하여 줌으로써, 파인 피치를 용이하게 구현시킨 반도체 패키지 제조용 부재를 제공하는 잇점이 있다.
결국, 금속포일이 파인피치로 구현된 상기 부재를 이용하여 반도체 패키지의 경박단소화를 용이하게 실현할 수 있는 효과를 제공할 수 있다.

Claims (10)

  1. 외부리드만이 소정의 배열로 형성된 리드프레임과;
    조밀한 배열로 에칭 처리되어 상기 외부리드에 부착된 금속포일과;
    상기 외부리드와 금속포일간의 부착 부위를 접착시켜주고 있는 접착수단으로 구성되고;
    상기 접착수단으로 부착되어 있는 각 외부리드와 금속포일의 접착부위에 비아홀을 관통 형성하여, 이 비아홀에 전도성의 코팅재를 충진하여서 된 것을 특징으로 하는 반도체 패키지 제조용 부재.
  2. 제 1 항에 있어서, 상기 금속포일의 에칭 처리된 배열 간격은 2mil 이하인 것을 특징으로 하는 반도체 패키지 제조용 부재.
  3. 외부리드만이 소정의 배열로 형성된 리드프레임과;
    일면에 전도성 패턴이 에칭에 의하여 형성되어 있는 자재와;
    상기 리드프레임과 자재를 부착시켜주고 있는 접착수단으로 구성되고;
    상기 접착수단으로 부착되어 있는 각 외부리드와 전도성패턴의 접착부위에 비아홀을 관통 형성하여, 이 비아홀에 전도성의 코팅재를 충진하여서 된 것을 특징으로 하는 반도체 패키지 제조용 부재.
  4. 제 3 항에 있어서, 상기 자재는 일면에 전도성 패턴이 에칭으로 형성된 인쇄회로기판 또는 회로필름인 것을 특징으로 하는 반도체 패키지 제조용 부재.
  5. 외부리드만이 소정의 배열로 형성된 리드프레임을 제공하는 단계와;
    금속포일을 조밀한 배열로 에칭 처리하여, 상기 외부리드에 접착수단으로 부착하는 단계와;
    상기 접착수단으로 부착되어 있는 각 외부리드와 금속포일의 접착부위에 비아홀을 관통 형성하는 단계와;
    상기 비아홀에 전도성의 코팅재를 충진하는 단계로 이루어진 것을 특징으로 하는 반도체 패키지 제조용 부재의 제조 방법.
  6. 외부리드만이 소정의 배열로 형성된 리드프레임을 제공하는 단계와;
    소정 면적의 금속포일을 상기 외부리드에 접착수단으로 부착하는 단계와;
    상기 금속포일을 각 외부리드와 일대일로 대응되도록 조밀한 배열로 에칭 처리하는 단계와;
    상기 접착수단으로 부착되어 있는 각 외부리드와 에칭 처리된 금속포일의 접착부위에 비아홀을 관통 형성하는 단계와;
    상기 비아홀에 전도성의 코팅재를 충진하는 단계로 이루어진 것을 특징으로 하는 반도체 패키지 제조용 부재의 제조 방법.
  7. 외부리드만이 소정의 배열로 형성된 리드프레임을 제공하는 단계와;
    상기 리드프레임의 외부리드에 일면에 전도성 패턴이 에칭에 의하여 형성된자재를 접착수단으로 부착하는 단계와;
    상기 접착수단으로 부착되어 있는 각 외부리드와 전도성패턴의 접착부위에 비아홀을 관통 형성하는 단계와;
    상기 비아홀에 전도성의 코팅재를 충진하는 단계로 이루어진 것을 특징으로 하는 반도체 패키지 제조용 부재의 제조 방법.
  8. 외부리드만이 소정의 배열로 형성된 리드프레임과, 조밀한 배열로 에칭 처리되어 상기 외부리드와 접착수단에 의하여 부착된 금속포일로 구성되고, 상기 접착수단에 의하여 부착되어 있는 상기 외부리드와 금속포일의 접착부위에 전도를 위한 비아홀이 관통 형성된 부재와;
    조밀한 배열로 에칭 처리된 상기 금속포일의 안쪽 상면에 플립칩에 의하여신호 교환 가능하게 부착되어, 각 외부리드의 내면 사이에 위치되는 반도체 칩과;
    상기 외부리드의 외측면과 상면, 상기 금속포일의 외측면과 저면을 외부로 노출시키면서, 상기 반도체 칩과 플립칩을 포함하는 외부리드의 안쪽영역과 상기 금속포일의 상면 영역에 걸쳐 몰딩하고 있는 수지봉지재로 구성된 것을 특징으로 하는 반도체 패키지.
  9. 외부리드만이 소정의 배열로 형성된 리드프레임과 일면에 전도성 패턴이 에칭에 의하여 형성되어 있는 자재가 서로 부착 연결되고, 상기 각 외부리드와 전도성 패턴의 연결부위에 전도를 위한 비아홀이 형성된 반도체 패키지 제조용 부재와;
    상기 자재의 각 전도성 패턴의 안쪽부분에 플립칩에 의하여 신호 교환 가능하게 부착된 반도체 칩과;
    상기 외부리드의 외측면과 상면, 상기 자재의 외측면과 저면을 외부로 노출시키면서, 상기 반도체 칩과 플립칩을 포함하는 외부리드의 안쪽영역과 상기 자재의 상면에 걸쳐 몰딩하고 있는 수지봉지재로 구성된 것을 특징으로 하는 반도체 패키지.
  10. 외부리드만이 소정의 배열로 형성된 리드프레임을 제공하는 단계와;
    상기 외부리드의 끝단에 소정의 면적을 갖는 금속포일을 접착수단으로 부착하는 단계와;
    상기 접착수단에 의하여 부착되어 있는 외부리드와 금속포일의 접착부위에 전도를 위한 비아홀을 관통 형성하는 단계와;
    상기 비아홀에 전도성의 코팅재를 충진하는 단계와;
    상기 금속포일의 안쪽단 상면에 반도체 칩을 플립칩을 사용하여 신호 교환 가능하게 부착하는 단계와;
    상기 외부리드의 외측면과 상면, 상기 금속포일의 외측면과 저면을 외부로 노출시키면서, 상기 반도체 칩과 플립칩을 포함하는 외부리드의 안쪽영역과 상기 금속포일의 상면 영역에 걸쳐 수지봉지재로 몰딩하는 단계와;
    저면이 외부로 노출되어 있는 상기 금속포일을 각각의 외부리드와 일대일로 일치되도록 조밀한 간격으로 에칭 처리하는 단계로 이루어진 것을 특징으로 하는 반도체 패키지 제조 방법.
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