KR20020088570A - 저저항을 갖는 반도체 소자의 금속배선구조 및 그의형성방법 - Google Patents

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KR20020088570A
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Abstract

본 발명은 비트라인의 배선저항을 감소시키고 양호한 모폴로지를 얻을 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
본 발명의 반도체 소자의 비트라인 형성방법은 반도체 기판상에 비트라인용 콘택홀을 구비한 층간 절연막을 형성하는 단계와; 상기 콘택홀내에 플러그를 형성하는 단계와; 상기 콘택홀의 상기 플러그상에만 형성된 배리어메탈과 상기 배리어 메탈 및 층간 절연막상에 형성된 금속막을 구비한 비트라인을 형성하는 단계를 포함하며, 상기 비트라인의 선폭은 상기 콘택홀의 사이즈보다 작은 것을 특징으로 한다.

Description

저저항을 갖는 반도체 소자의 금속배선구조 및 그의 형성방법{Metal Interconnection with Low Resistivity in Semiconductor Device and Method for Forming the Same}
본 발명은 반도체소자의 금속배선에 관한 것으로서, 보다 구체적으로는 배선저항을 감소시키고 양호한 모폴로지를 얻을 수 있는 비트라인구조 및 그의 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자를 제조하는 데 필요한 공정수가 증가하고, 디자인 룰이 감소하였다. 이러한 반도체 소자의 디자인 룰의 축소에 따라 배선의 폭을 줄이고자 하는 연구가 대두되고 있다. 반도체 소자의 고집적에 따라 배선의 폭이 감소하면 배선의 저항값이 증가하기 때문에, 배선의 폭을 줄이는 데에는 한계가 있었다.
도 1은 종래의 반도체 소자의 비트라인의 평면구조를 도시한 것이고, 도 2a 내지 도 2f는 도1A-1A' 선에 따른 종래의 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도를 도시한 것이고, 도 3a 내지 도 3f는 도 1B-1B' 선에 따른 종래의 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 2a 및 도 3a 를 참조하면, 반도체 기판(10)상에 제1층간 절연막(11)을 증착한 다음 사진식각공정을 수행하여 폴리 플러그용 콘택홀(12)을 형성한다. 상기 콘택홀(12)을 포함한 제1층간 절연막(11)상에 폴리실리콘막을 증착한 다음 사진식각공정을 수행하여 상기 콘택홀(12)에 폴리 플러그(13)를 형성한다.
이어서, 상기 폴리 플러그(13)를 포함한 제1층간 절연막(11)상에 제2층간 절연막(14)을 형성한다. 통상적인 사진식각공정을 수행하여 상기 폴리 플러그(13)가 노출되도록 제2층간 절연막(14)을 식각하여 비트라인 콘택홀인 DC(direct contact) 콘택홀(15) (도 1에서 도면부호 100)을 형성한다.
도 2b 및 도 3b를 참조하면, 상기 DC 콘택홀(15)을 포함한 제2층간 절연막(14)상에 비트라인용 플러그를 위한 배리어 메탈(16)과 금속막(17)을 형성한다. 이때, 상기 배리어메탈(16)은 CVD(chemical vapor deposition) 법으로 증착된 Ti/TiN 막이 사용되고, 상기 금속막(17)으로는 CVD 법으로 증착된 텅스텐막이 사용된다.
도 2c 및 도 3c를 참조하면, 상기 배리어메탈(16)과 금속막(17)을 CMP(chemical mechanical polishing)공정으로 폴리싱하여 상기 DC 콘택홀(15)내에 매립된 배리어메탈(16)과 금속막(17)으로 된 비트라인 플러그(18)를 형성한다.
도 2d 및 도 3d를 참조하면, 콘택홀(15)내에 매립된 비트라인 플러그(18)를 포함한 제2층간 절연막(14)상에 비트라인용 금속막(19)을 형성한다. 이때, 상기 비트라인용 금속막(19)으로 CVD 법으로 증착된 텅스텐막을 사용한다.
도 2e 및 도 3e를 참조하면, 상기 비트라인용 금속막(19)상에 비트라인 캡핑층(20)을 형성한다. 상기 비트라인 캡핑층(20)은 후속의 비트라인을 위한 사진식각공정시 하드마스크로 작용하며, 질화막이 사용된다.
도 2f 및 도 3f를 참조하면, 통상적인 사진식각공정을 수행하여 상기 비트라인용 금속막(19)과 비트라인 캡핑층(20)을 식각한다. 이로써, 캡핑용 질화막(20)을 구비한 CVD 텅스텐막(19)으로 된 비트라인(21) (도 1에서 도면부호 110)을 형성한다.
그러나, 상기한 바와같은 종래의 반도체 소자의 비트라인 형성방법은 다음과 같은 문제점이 있다.
반도체 소자가 고집적화됨에 따라 비트라인(110)의 선폭이 작아지고, 이에 따라 비트라인(110)은 도 1에 도시된 바와같이 그의 선폭이 비트라인용 콘택홀(100)의 사이즈 즉, 비트라인용 콘택홀(100)의 직경보다 작게 패터닝된다.
그러므로, 도 1의 1A-1A' 선에 따른 단면구조인 도 2f를 참조하면, CVD 텅스텐막(19)과 비트라인 캡핑층(20)인 질화막을 식각하여 비트라인(21)을 형성할 때, 비트라인용 콘택홀(15)내에 매립된 플러그용 금속막(17)인 CVD 텅스텐막도 함께 식각되어 손상되는 문제점이 있었다. 따라서, 소자의 싱글비트 페일(1 bit fail)이 발생하여 신뢰성이 저하되고, 후속공정의 어려움을 초래하는 등의 문제점이 있었다.
이와같이 비트라인용 텅스텐막을 식각하여 비트라인을 형성할 때, 플러그용 텅스텐막도 함께 식각되는 문제점을 해결하기 위하여 플러그용 텅스텐막상에 에치스톱퍼의 역할을 하는 배리어 메탈을 형성하는 방법이 제안되었다.
도 4a 내지 도 4f와 도 5a 내지 도 5f는 배리어 메탈을 에치 스톱퍼로 이용한 종래의 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도로서, 도 4a 내지 도 4f는 도 1의 1A-1A' 선에 따른 단면도이고, 도 5a 내지 도 5f는 도 1의 1B-1B'선에 따른 단면도를 도시한 것이다.
도 4a 및 도 5a 를 참조하면, 반도체 기판(30)상에 제1층간 절연막(31)을 증착한 다음 사진식각공정을 수행하여 폴리 플러그용 콘택홀(32)을 형성한다. 상기 콘택홀(32)을 포함한 제1층간 절연막(31)상에 폴리실리콘막을 증착한 다음 사진식각공정을 수행하여 콘택홀(32)에 폴리 플러그(33)를 형성한다.
이어서, 상기 폴리 플러그(33)를 포함한 제1층간 절연막(31)상에 제2층간 절연막(34)을 형성한다. 통상적인 사진식각공정을 수행하여 상기 폴리 플러그(33)가 노출되도록 제2층간 절연막(34)을 식각하여 비트라인 콘택홀인 DC 콘택홀(35) (도 1에서 도면부호 100)을 형성한다.
도 4b 및 도 5b를 참조하면, 상기 DC 콘택홀(35)을 포함한 제2층간 절연막(34)상에 비트라인용 플러그를 위한 배리어 메탈(36)과 금속막(37)을 형성한다. 이때, 상기 배리어메탈(36)은 CVD 법으로 증착된 Ti/TiN 막이 사용되고, 상기 금속막(37)으로는 CVD 법으로 증착된 텅스텐막이 사용된다.
도 4c 및 도 5c를 참조하면, 상기 배리어메탈(36)과 금속막(37)을 CMP 공정으로 폴리싱한다. 따라서, 상기 DC 콘택홀(35)내에 매립된 배리어메탈(36)과 금속막(37)으로 된 비트라인 플러그(38)를 형성한다.
도 4d 및 도 5d를 참조하면, 콘택홀(35)내에 매립된 비트라인 플러그(38)를 포함한 제2층간 절연막(34)상에 배리어메탈(39)을 형성한다. 이때, 상기 배리어 메탈(39)로 CVD 법으로 증착된 티타늄 질화막이 사용된다. 상기 배리어 메탈(39)은 후속의 비트라인 식각공정시 에치 스톱퍼로 작용한다.
도 4e 및 도 5e를 참조하면, 상기 배리어 메탈(39)상에 비트라인용 금속막(40)과 비트라인 캡핑층(41)을 순차 형성한다. 상기 비트라인 캡핑층(41)은후속의 비트라인을 위한 사진식각공정시 하드마스크로 작용하며, 질화막이 사용된다. 상기 비트라인용 금속막(40)은 CVD 법 또는 스퍼터법으로 증착된 텅스텐막을 사용한다.
도 4f 및 도 5f를 참조하면, 통상적인 사진식각공정을 수행하여 상기 비트라인용 배리어 메탈(39)을 에치스톱퍼로 하여 상기 비트라인용 금속막(40)과 비트라인 캡핑층(41)을 식각한 다음 상기 비트라인용 배리어 메탈(39)을 식각한다. 이로써, 배리어 메탈(39), 텅스텐막(40) 및 캡핑용 질화막(41)으로 된 비트라인(42) (도 1에서 도면부호 110)을 형성한다.
상기한 바와같은 종래의 비트라인 형성방법은 상기 비트라인(42)을 형성하기 위한 텅스텐막(40)의 식각공정시 배리어메탈(39)이 에치 스톱퍼로 작용하므로, 콘택홀(35)내에 형성된 플러그(38)용 텅스텐막(37)의 식각되지 않는다. 따라서, 싱글비트페일의 발생을 방지하여 소자의 신뢰성을 향상시킬 수 있을 뿐만 아니라 후속공정을 용이하게 해준다.
그러나, 상기한 종래의 방법은 비트라인용 텅스텐막(40) 하부에 배리어 메탈(39)이 존재하기 때문에 비트라인의 배선저항이 증가할 뿐만 아니라 비트라인용 텅스텐막(40)이 배리어 메탈(39)상에 형성되기 때문에 비트라인용 텅스텐막(40)의 모폴로지가 열악한 문제점이 있었다.
도 11a는 CVD 티타늄 질화막으로 된 배리어 메탈(39)상에 비트라인용 금속막(40)으로 텅스텐막을 CVD 법으로 800Å의 두께로 증착한 경우, 텅스텐막의 모폴로지(morphology)를 보여주는 사진이다.
도 11a에서, 상기한 바와같이 비트라인으로 800Å의 두께를 갖는 CVD 텅스텐막을 CVD 티타늄 질화막상에 형성하는, 경우 비트라인의 배선저항(Rs)은 2.5Ω/?의 큰 저항값을 갖으며, 비트라인의 모폴로지는 AFM RMS(auto force Microscopy root mean square) 값으로 약 3.0nm의 값을 갖는다.
그러므로 종래의 방법으로 배리어 메탈인 CVD 티타늄 질화막상에 800Å의 CVD 텅스텐막 및 2500Å 의 질화막으로 된 비트라인을 형성하는 경우에는, 배리어 메탈의 형성으로 비트라인의 배선저항이 증가하기 때문에, 비트라인의 ACI CD(after cleaning inspection critical dimension)을 105nm이하로 감소시키는 데에는 한계가 있었다.
따라서, 보다 더 고집적화된 반도체 소자를 제작하기 위해서는 비트라인의 선폭을 감소시켜야 하는데, 이와같이 비트라인의 선폭을 감소시키면 비트라인의 배선저항이 증가하는 문제점이 있었다.
또한, 미세한 선폭의 비트라인을 갖는 고집적 반도체 소자에서 비트라인을 패터닝한 후에 발생하는 디펙트를 감소시키기 위해서는 비트라인용 텅스텐막의 모폴로지가 양호하여야 하는데, 종래의 비트라인용 CVD 텅스텐막의 모폴로지는 3.0nm의 값을 가지므로 비트라인의 선폭을 감소시키는 데에는 한계가 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 비트라인의 선폭을 감소시킴과 동시에 비트라인의 배선저항을 낮출 수 있는 반도체 소자의 금속배선구조 및 그의 형성방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 양호한 모폴로지를 얻을 수 있는 반도체 소자의 금속배선구조 및 그의 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 에치 스톱퍼용 배리어 메탈의 사용으로 싱글비트페일의 발생을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선구조 및 그의 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 고집적에 유리한 반도체 소자의 금속배선구조 및 그의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 비트라인 콘택홀내에만 배리어 메탈을 형성하고 층간 절연막인 산화막상에는 텅스텐막을 바로 형성하여 양호한 모폴로지와 낮은 배선저항을 얻을 수 있는 반도체 소자의 금속배선구조 및 그의 형성방법을 제공하는 데 있다.
도 1은 종래의 반도체 소자의 비트라인의 평면구조를 도시한 도면,
도 2a 내지 도 2f는 도 1A-1A'선에 따른 종래의 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3f는 도 1B-1B'선에 따른 종래의 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도,
도 4a 내지 도 4f는 도 1A-1A'선에 따른 종래의 다른 반도체 소자의 비트라인 형성방법을 설명하기 공정단면도,
도 5a 내지 도 5f는 도 1B-1B'선에 따른 종래의 다른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정단면도,
도 6은 본 발명의 실시예에 따른 저저항 및 양호한 모폴로지를 갖는 반도체 소자의 비트라인의 평면 구조도,
도 7a 내지 도 7h는 도 6A-6A' 선에 따른 본 발명의 일 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도.
도 8a 내지 도 8h는 도 6B-6B' 선에 따른 본 발명의 일 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도,
도 9a 내지 도 9g는 도 6A-6A' 선에 따른 본 발명의 다른 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도,
도 10a 내지 도 10g는 도 6B-6B' 선에 따른 본 발명의 다른 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도,
도 11a는 종래방법에 의해 CVD 티타늄막상에 형성된 비트라인용 CVD 텅스텐막을 보여주는 사진,
도 11b는 본 발명의 실시예에 따른 스퍼터 티타늄막상에 형성된 비트라인용 스퍼터 텅스텐막을 보여주는 사진.
도 11c는 본 발명의 실시예에 따른 산화막상에 형성된 비트라인용 스퍼터 텅스텐막을 보여주는 사진,
*도면의 주요부분에 대한 부호의 설명*
50, 70 : 반도체 기판 51, 71 : 제1층간 절연막
52, 72 : 플러그용 콘택홀 53, 73 : 폴리 플러그
54, 74 : 제2층간 절연막 55, 75 : 비트라인용 콘택홀
56, 76 : 플러그용 배리어 메탈 57, 77 :플러그용 텅스텐막
58, 78 : 비트라인용 플러그 59, 79 : 비트라인용 배리어 메탈
60, 80 : 비트라인용 텅스텐막 61, 81 : 비트라인 캡핑용 질화막
62, 82 : 비트라인
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 비트라인용 콘택홀을 구비한 층간 절연막을 형성하는 단계와; 상기 비트라인용 콘택홀내에 매립된 플러그를 형성하는 단계와; 상기 비트라인용 콘택홀의 상기 플러그상에만 형성된 배리어메탈과 상기 배리어 메탈 및 층간 절연막상에 형성된 금속막을 구비한 비트라인을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공하는 것을 특징으로 한다.
상기 비트라인용 콘택홀내에 플러그를 형성하는 방법은 상기 비트라인용 콘택홀을 포함한 층간 절연막상에 배리어 메탈을 형성하는 단계와; 상기 배리어 메탈상에 플러그용 금속막을 형성하는 단계와; 상기 배리어 메탈과 금속막을 식각하여 콘택홀내에 매립된 배리어 매탈과 금속막으로 된 플러그를 형성하는 단계를 포함한다. 상기 플러그용 배리어 메탈은 CVD 법에 의해 증착된 Ti/TiN막을 사용하고, 상기 플러그용 금속막은 CVD 법으로 증착된 텅스텐막을 사용한다. 상기 플러그용 배리어 메탈과 금속막을 CMP 공정 또는 에치백공정을 통해 식각하여 콘택홀내에 매립된 플러그를 형성한다.
상기 비트라인용 콘택홀내의 플러그상에만 상기 비트라인용 배리어 메탈을 형성하는 방법은 상기 콘택홀내에 매립된 플러그를 일부 식각하는 단계와; 상기 일부 식각된 콘택홀내의 플러그 및 층간 절연막상에 상기 비트라인용 배리어 메탈을 증착하는 단계와; 일부 식각된 플러그상에만 남도록 상기 비트라인용 배리어메탈을 식각하여, 상기 콘택홀내에 배리어 메탈을 매립하는 단계로 이루어진다.
상기 비트라인용 콘택홀내의 플러그상에만 상기 비트라인용 배리어 메탈을 형성하는 다른 방법은 상기 콘택홀내에 매립된 플러그를 포함한 상기 층간 절연막상에 비트라인용 배리어 메탈을 증착하는 단계와; 상기 비트라인용 배리어 메탈을 패터닝하여 상기 플러그상에만 남겨두는 단계를 포함한다.
상기 비트라인용 배리어 메탈은 CVD 법 또는 스퍼터법중 하나를 이용하여 증착된 TiN막이고, 상기 비트라인용 금속막으로 스퍼터 텅스텐막을 사용하며, 상기 비트라인은 상기 금속막상에 형성된 질화막으로 된 캡핑층을 더 포함한다. 상기 비트라인의 선폭은 상기 비트라인용 콘택홀의 사이즈보다 작다.
또한, 본 발명은 반도체 기판상에 비트라인용 콘택홀을 구비한 층간 절연막을 형성하는 단계와; 상기 콘택홀내에 매립된 플러그를 형성하는 단계와; 상기 플러그를 부분식각하는 단계와; 상기 콘택홀내에 매립되도록 상기 부분식각된 플러그상에만 비트라인용 배리어메탈을 형성하는 단계와; 상기 비트라인용 배리어 메탈과 층간 절연막상에 비트라인을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 층간 절연막을 형성하는 단계와; 비트라인용 콘택홀을 형성하기 위한 마스크를 이용하여 상기 층간 절연막을 식각하여 상기 비트라인용 콘택홀을 형성하는 단계와; 상기 비트라인용 콘택홀내에 플러그를 형성하는 단계와; 상기 콘택홀내의 플러그 및 상기 증간 절연막상에 비트라인용 배리어 메탈을 형성하는 단계와; 상기 비트라인용 배리어 메탈을 식각하여 상기 콘택홀내의 상기 플러그상에만 비트라인용 배리어메탈을 형성하는 단계와; 상기 비트라인용 배리어 메탈 및 층간 절연막상에 비트라인을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 형성된, 비트라인용 콘택홀을 구비한 층간 절연막과; 상기 콘택홀내에 형성된 플러그와; 상기 콘택홀의 상기 플러그상에만 형성된 배리어메탈과 상기 배리어 메탈 및 층간 절연막상에 형성된 금속막으로 이루어진 비트라인을 포함하는 반도체 소자의 금속배선구조를 제공하는 것을 특징으로 한다.
상기 콘택홀내에 형성된 플러그는 상기 콘택홀내에 형성된 플러그용 배리어 메탈과; 상기 플러그용 배리어 메탈상에 형성되어 상기 콘택홀의 일부분에 매립된플러그용 금속막으로 이루어지고, 비트라인용 배리어 메탈은 상기 플러그용 금속막상에 형성되어 콘택홀내에 매립된다. 상기 콘택홀내에 형성된 다른 플러그는 상기 콘택홀내에 형성된 플러그용 배리어 메탈과; 상기 플러그용 배리어 메탈상에 형성되어 상기 콘택홀내에 매립된 플러그용 금속막으로 이루어지고, 상기 비트라인용 배리어 메탈은 상기 콘택홀내의 플러그상에 형성된다.
또한, 본 발명은 반도체 기판상에 형성된, 비트라인용 콘택홀을 구비한 층간 절연막과; 상기 콘택홀의 일부분에 매립된 플러그와; 상기 콘택홀내의 나머지부분에 매립되어, 상기 플러그상에만 형성된 비트라인용 배리어메탈과; 상기 비트라인용 배리어 메탈과 층간 절연막상에 형성된 비트라인을 포함하는 반도체 소자의 금속배선구조를 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 형성된, 비트라인용 콘택홀을 구비한 층간 절연막과; 상기 콘택홀내에 완전히 매립된 플러그와; 상기 콘택홀내의 플러그상에만 형성된 비트라인용 배리어 메탈과; 상기 비트라인용 배리어 메탈 및 상기 층간 절연막상에 형성된 비트라인을 포함하는 반도체 소자의 금속배선구조를 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 6은 본 발명의 실시예에 따른 반도체 소자의 비트라인의 평면구조를 도시한 것이다. 도 7a 내지 도 7h 는 본 발명의 일 실시예에 따른 반도체 소자의 비트라인을 형성하는 방법을 설명하기 위한 공정 단면도로서, 도 6의 6A-6A' 선에 따른단면도를 도시한 것이다. 도 8a 내지 도 8h는 본 발명의 일 실시예에 따른 반도체 소자의 비트라인을 형성하는 방법을 설명하기 위한 공정 단면도로서, 도 6의 6B-6B' 선에 따른 단면도를 도시한 것이다.
도 7a 및 도 8a를 참조하면, 반도체 기판(50)상에 제1층간 절연막(51)을 증착한 다음 사진식각공정을 수행하여 폴리 플러그용 콘택홀(52)을 형성한다. 상기 콘택홀(52)을 포함한 제1층간 절연막(51)상에 폴리실리콘막을 증착한 다음 사진식각공정을 수행하여 콘택홀(52)에 폴리 플러그(53)를 형성한다.
이어서, 상기 폴리 플러그(53)를 포함한 제1층간 절연막(51)상에 제2층간 절연막(54)을 형성한다. 통상적인 사진식각공정을 수행하여 상기 폴리 플러그(53)가 노출되도록 제2층간 절연막(54)을 식각하여 비트라인 콘택홀인 DC 콘택홀(55) (도 6에서 도면부호 200)을 형성한다.
상기 제1 및 제2층간 절연막(51), (54)은 TEOS 산화막, BPSG 막 또는 고밀도(HDP, high density plasma) 산화막 등이 사용된다..
도 7b 및 도 8b를 참조하면, 상기 DC 콘택홀(55)을 포함한 제2층간 절연막(54)상에 비트라인용 플러그를 위한 배리어 메탈(56)과 금속막(57)을 형성한다. 이때, 상기 배리어메탈(56)은 CVD 법으로 증착된 Ti/TiN 막이 사용되고, 상기 금속막(57)으로는 CVD 법으로 증착된 텅스텐막이 사용된다.
도 7c 및 도 8c를 참조하면, 상기 배리어메탈(56)과 금속막(57)을 CMP 공정으로 폴리싱한다. 따라서, 상기 DC 콘택홀(55)내에 매립된 배리어메탈(56)과 금속막(57)으로 된 비트라인 플러그(58)를 형성한다. 상기 비트라인용 DC 콘택홀(55)내에 형성된 상기 비트라인 플러그(58)는 상기 노출된 폴리 플러그(53)와 전기적으로 콘택되어진다.
상기 비트라인 플러그(58) 형성시, 상기 배리어 메탈(56)과 금속막(57)을 CMP 하여 콘택홀(55)내에 매립된 플러그를 형성하는 방법 대신, 상기 배리어 메탈(56)과 금속막(57)을 에치백하여 콘택홀(55)내에 매립된 플러그를 형성할 수도 있다.
도 7d 및 도 8d를 참조하면, 콘택홀(55)내에 형성된 플러그(58)용 텅스텐막(57)의 일부분을 제거하기 위한 부분식각공정(partial etch)을 진행한다.
이때, 플러그용 텅스텐막(57)과 플러그용 배리어 메탈(56)의 높은 식각선택비를 이용하여 플러그용 텅스텐막(57)만 수백Å 만큼 제거되도록 식각공정을 진행하여 플러그(58)는 콘택홀(55)의 일부분에만 매립된다.
도 7e 및 도 8e를 참조하면, 콘택홀(55)내에 매립된 비트라인 플러그(58)를 포함한 제2층간 절연막(54)상에 비트라인용 배리어메탈(59)을 형성한다. 이때, 상기 비트라인용 배리어 메탈(59)로 CVD 법 또는 스퍼터법으로 증착된 티타늄 질화막이 사용된다.
도 7f 및 도 8f를 참조하면, 상기 비트라인용 배리어 메탈(59)을 CMP 공정을 통해 폴리싱하여 상기 비트라인용 DC 콘택홀(55)내의 부분식각된 플러그용 텅스텐막(57)상에만 상기 비트라인용 배리어 메탈(59)을 남겨둔다.
따라서, 비트라인용 배리어 메탈(59)은 상기 부분식각된 플러그용 텅스텐막(57)에만 형성되어 콘택홀(55)내에 매립된다. 이때, 상기 비트라인용 콘택홀(55)내에만 존재하는 상기 비트라인용 배리어 메탈(59)은 후속의 비트라인 식각공정시 에치 스톱퍼로 작용한다.
상기 비트라인용 배리어메탈(59)의 CMP 공정 대신에 에치백공정을 수행하여, 상기 콘택홀(55)내의 부분식각된 텅스텐막(57)상에만 상기 비트라인용 배리어메탈(59)을 매립할 수도 있다.
도 7g 및 도 8g를 참조하면, 상기 비트라인용 DC 콘택홀(55)내의 배리어메탈(56), (59) 및 제2층간 절연막(54)상에 비트라인용 금속막(60)과 비트라인 캡핑층(61)을 순차 형성한다. 상기 비트라인 캡핑층(61)은 후속의 비트라인을 위한 사진식각공정시 하드마스크로 작용하며, 질화막이 사용된다. 상기 비트라인용 금속막(60)으로 스퍼터법으로 증착된 텅스텐막이 사용된다.
도 7h 및 도 8h를 참조하면, 통상적인 사진식각공정을 수행하여 상기 비트라인용 배리어 메탈(59)을 에치스톱퍼로 하여 상기 비트라인용 금속막(60)과 비트라인 캡핑층(61)을 식각한다. 이로써, 비트라인용 DC 콘택홀(55)내에 부분적으로 매립된 플러그(58)상에 비트라인(62) (도 6에서 도면부호 210)을 형성한다. 상기 비트라인(62)은 상기 비트라인용 플러그(58)상에 매립된 배리어 메탈(59) 및 상기 배리어메탈(59)상에 형성된 스퍼터 텅스텐막(60) 및 캡핑용 질화막(61)으로 이루어진다.
본 발명의 비트라인과 종래기술의 비트라인 구조를 도 1 및 도 5f와 도 6 및 도 8h를 비교하여 살펴보면 다음과 같다.
종래에는 도 1 및 도 5f에 도시된 바와 같이, 콘택홀(35) 뿐만 아니라 제2층간 절연막(34)상에도 비트라인용 배리어 메탈(39)이 형성되고 그위에 비트라인(42)이 형성된다. 즉, 종래에는 비트라인(110)중 콘택홀(35)의 플러그(38)와 콘택되는 부분(110a) 및 배선부분(110b) 모두에 배리어 메탈(39)이 형성된다.
반면에, 본 발명에서는 도 6 및 도 8h에 도시된 바와 같이, 상기 배리어 메탈(59)이 콘택홀(55)내에 매립되어 상기 플러그(58)용 텅스텐막(57)상에만 형성되고 상기 제2층간 절연막(54)상에는 형성되지 않는다. 따라서, 본 발명에서는 비트라인(210)중 콘택홀(65)의 플러그(58)와 콘택되는 부분(210a)에는 배리어 메탈(59)이 형성되고 비트라인(62)중 배선부분(210b)은 상기 제2층간 절연막(54)상에 직접 형성된다.
따라서, 본 발명의 일 실시예에 따른 반도체 소자의 비트라인 형성방법은 종래와는 달리 콘택홀(55)내의 플러그(58)용 텅스텐막(57)상에만 비트라인용 배리어메탈(59)을 형성하여, 콘택홀(55)의 플러그(58)상에 형성된 부분을 제외하고는 비트라인용 텅스텐막(61)이 제2층간 절연막(54)상에 직접 형성되도록 한다. 이로써, 비트라인의 배선저항을 감소시켜 줌과 동시에 텅스텐막의 모폴로지를 향상시켜 준다.
도 11b는 배리어 메탈(59)인 스퍼터 TiN 막상에 비트라인용 금속막(60)으로 텅스텐막을 스퍼터법으로 형성한 경우, 텅스텐막의 모폴로지를 보여주는 사진이고, 도 11c는 층간 절연막(54)인 산화막상에 비트라인용 금속막(60)으로 텅스텐막을 스퍼터법으로 형성하는 경우, 텅스텐막의 모폴로지를 보여주는 사진이다.
도 11c에서 보는 바와같이 층간 절연막인 산화막상에 스퍼터법으로 텅스텐막을 800Å의 두께로 형성하는 경우, 비트라인의 배선저항(Rs)는 1.7Ω/?정도의 낮은 저항값을 얻으며, AFM 표면 거칠기는 1.5nm 이하의 값을 가지므로 양호한 모폴로지를 갖는다.
한편, 도 11b에서는 스퍼터법으로 텅스텐막을 배리어메탈(59)상에 800Å의 두께로 형성한 경우, 텅스텐막은 그하부의 배리어 메탈인 TiN막의 주상구조(columnar structure)에 의해 주상형의 결정립으로 성장하여 도 11c의 텅스텐막보다는 상대적으로 많은 결정입계(grain boundary)를 갖는다. 따라서, 이경우, 비트라인의 배선저항(Rs)은 3.0Ω/?의 높은 저항값을 갖지만, AFM 표면 거칠기는 1.5nm이하의 값을 가지므로 양호한 모폴로지를 갖는다.
상기한 바와같이 스퍼터 텅스텐막은 배리어 메탈(59)인 TiN막과 층간 절연막(60)인 산화막상에서 증착될 때 그의 저항값이 다른 값을 갖으며, 상기 층간 절연막(60)인 산화막상에 증착할 때 상대적으로 배리어 메탈(59)인 TiN막상에 증착할 때보다 작은 저항값을 갖는다. 또한, 상기 텅스텐막은 산화막상에 스퍼터법으로 증착할 때, 상대적으로 CVD 법으로 증착할 때보다 양호한 모폴로지를 갖는다.
따라서, 본 발명에서는 비트라인용 콘택홀(55)에서의 비트라인용 텅스텐막(60)의 식각시 비트라인 플러그용 텅스텐막(57)의 식각을 방지함과 동시에 비트라인(62)의 배선저항을 감소시키기 위하여, 비트라인중 콘택홀(55)에 형성되는 부분(도 6에서 210a에 해당)에는 배리어 메탈을 형성하고 배선부분(도 6에서 210b에 해당)에서는 배리어 메탈을 형성하지 않는다. 그리고 텅스텐막은 스퍼터법으로 상기 배리어 메탈 및 층간 절연막상에 증착하는 것이다.
그러므로, 상기한 바와같은 본 발명의 비트라인 형성방법에 따르면, 콘택홀내에서만 비트라인의 배선저항(Rs)은 3.0Ω/?의 값을 갖으며, 층간 절연막인 산화막상에서는 비트라인의 배선저항(Rs)이 1.7Ω/?의 값을 가지므로, 종래보다 비트라인의 배선저항을 23% 정도 감소시킬 수 있게 된다.
또한, 본 발명의 비트라인은 콘택홀을 제외한 부분에서는 스퍼터 텅스텐막을 층간 절연막인 산화막상에 직접 형성하므로, 종래의 비트라인용 텅스텐막에 비하여 거칠기가 1.5nm이하의 양호한 모폴로지를 갖는다. 그러므로, 비트라인(62)의 선폭을 감소시키면서 배선저항을 감소시킬 수 있다.
게다가, 본 발명의 일 실시예에 따른 비트라인 형성방법은 상기 비트라인의 측벽에 스페이서를 형성하고 고밀도 플라즈마 산화막으로 된 후속의 층간 절연막 형성시 열악한 보이드(void) 마진을 향상시킬 수 있다.
도 9a 내지 도 9g 는 본 발명의 다른 실시예에 따른 반도체 소자의 비트라인을 형성하는 방법을 설명하기 위한 공정 단면도로서, 도 6의 6A-6A' 선에 따른 단면도를 도시한 것이다. 도 10a 내지 도 10g는 본 발명의 다른 실시예에 따른 반도체 소자의 비트라인을 형성하는 방법을 설명하기 위한 공정 단면도로서, 도 6의 6B-6B' 선에 따른 단면도를 도시한 것이다.
본 발명의 다른 실시예에 따른 반도체 소자의 비트라인 형성방법은 비트라인용 배리어 메탈을 사진식각공정을 통해 형성하는 것만이 일 실시예와 다르다.
도 9a 및 도 10a를 참조하면, 반도체 기판(70)상에 폴리 플러그용 콘택홀(72)을 구비한 제1층간 절연막(71)을 형성하고, 상기 콘택홀(72)에 폴리실리콘막으로 된 폴리 플러그(73)를 형성한다.
이어서, 상기 폴리 플러그(73)를 포함한 제1층간 절연막(71)상에 제2층간 절연막(74)을 증착하고, 그위에 포토레지스트막(85)를 도포한다. 비트라인 콘택홀을 형성하기 위한 마스크(도면상에는 도시되지 않음)를 이용하여 상기 포토레지스트막(85)을 패터닝한 다음 상기 제2층간 절연막(74)을 식각한다.
이로써, 상기 폴리 플러그(73)를 노출시키는 비트라인 콘택홀인 DC 콘택홀(75)을 형성한다. 상기 제2층간 절연막(74)을 식각한 다음 포토레지스트막(85)을 제거한다. 상기 제1 및 제2층간 절연막(71), (74)은 TEOS 산화막, BPSG 막 또는 고밀도(HDP, high density plasam) 산화막 등이 사용된다.
도 9b 및 도 10b와 같이, 상기 DC 콘택홀(75)을 포함한 제2층간 절연막(74)상에 비트라인용 플러그를 위한 배리어 메탈(76)과 금속막(77)을 형성한다. 이때, 상기 배리어메탈(76)은 CVD 법으로 증착된 Ti/TiN 막이 사용되고, 상기 금속막(77)으로는 CVD 법으로 증착된 텅스텐막이 사용된다.
도 9c및 도 10c를 참조하면, 상기 배리어메탈(76)과 금속막(77)을 CMP 공정또는 에치백공정으로 식각한다. 따라서, 상기 DC 콘택홀(75)내에 완전히 매립된, 배리어메탈(76)과 금속막(77)으로 된 비트라인 플러그(78)를 형성한다.
도 9d 및 도 10d를 참조하면, 상기 콘택홀(75)내의 비트라인 플러그(78)를 포함한 제2층간 절연막(74)상에 스퍼터법 또는 CVD 법으로 TiN 막으로 된 배리어메탈(79)을 증착한다.
이어서, 상기 배리어 메탈(79)상에 포토레지스트막(86)을 도포한 다음 상기비트라인용 콘택홀(75)을 형성할 때 사용한 마스크와 동일한 마스크를 사용하여 상기 포토레지스트막(86)을 패터닝한다. 따라서, 상기 포토레지스트막(86)은 상기 콘택홀(75)상부의 배리어 매탈(79)상에만 남아있게 된다.
본 발명의 다른 실시예에서는 상기 콘택홀 형성을 위한 포토레지스트막(85)과 배리어 매탈의 패터닝을 위한 포토레지스트막(86)을 서로 반대 타입으로 사용함으로써, 마스크가 추가로 사용되지 않는다. 즉, 비트라인용 콘택홀(75)의 형성을 위한 포토레지스트막(85)이 포지티브 타입인 경우에는, 상기 배리어 메탈(79)을 패터닝하기 위한 포토레지스트막(86)은 네가티브 타입을 사용한다. 이와는 달리 비트라인용 콘택홀(75) 형성을 위한 포토레지스트막(85)이 네가티브 타입인 경우에는, 상기 배리어 메탈(79)을 패터닝하기 위한 포토레지스트막(86)은 포지티브 타입을 사용한다.
도 9e 및 도 10e를 참조하면, 상기 포토레지스트막(86)을 이용하여 상기 배리어 메탈(79)을 사진식각하여 콘택홀(75)내의 플러그(78)상에만 배리어 메탈(79)을 형성한다. 이어서, 상기 포토레지스타막(86)을 제거한다. 이때, 상기 콘택홀(75)에 매립된 플러그(78)상에 형성된 상기 배리어 메탈(79)은 후속의 비트라인 식각공정시 에치 스톱퍼로 작용한다.
도 9f 및 도 10f 와 같이 콘택홀(75)의 플러그(78)상의 배리어메탈(79) 및 제2층간 절연막(74)상에 스퍼터법으로 비트라인용 금속막(80)으로 텅스텐막을 증착하고, 그위에 비트라인 캡핑층(81)으로 질화막을 증착한 다음, 도 9g 및 도 10g와 같이 통상적인 사진식각공정을 수행하여 상기 비트라인용 배리어 메탈(79)을 에치스톱퍼로 하여 상기 비트라인용 금속막(80)인 텅스텐막과 비트라인 캡핑층(81)인 질화막을 식각한다. 이로써, 콘택홀(75)내의 플러그(78)상에 형성된 배리어 메탈(79)과, 상기 배리어 메탈(79)상에 형성된 스퍼터 텅스텐막(80) 및 캡핑용 질화막(81)으로 된 비트라인(82)을 형성한다.
상기한 바와같은 본 발명의 다른 실시예에 따른 비트라인 형성방법도 일 실시예와 마찬가지로 콘택홀에 매립된 플러그상에만 배리어 메탈이 형성되고 층간 절연막상에는 텅스텐막이 직접 형성되므로, 비트라인의 배선저항을 감소시킬 수 있을 뿐만 아니라 양호한 모폴로지를 얻을 수 있다. 그러므로, 고집적에 유리한 보다 미세선폭의 비트라인을 형성할 수 있게 된다.
상기한 바와같은 본 발명의 반도체소자의 비트라인 형성방법에 따르면, 스터퍼 텅스텐막이 TiN막과 산화막상에 증착될 때 서로 다른 저항값을 갖으므로, 콘택홀내에만 배리어 메탈을 형성하고 층간 절연막상에는 텅스텐막을 직접 형성한다. 이로써, 비트라인의 배선저항을 감소시킬 수 있을 뿐만 아니라 고집적에 유리한 미세선폭의 비트라인을 형성할 수 있는 이점이 있다.
또한, 본 발명에서는 콘택홀을 제외한 부분에서는 비트라인용 텅스텐막을 층간 절연막인 산화막상에 스퍼터법으로 증착하여 줌으로써, 양호한 모폴로지를 갖는 비트라인을 형성할 수 있으며, 이에 따라 미세선폭의 비트라인 형성시 불량발생을 방지하므로 신뢰성을 향상시킬 수 있을 뿐만 아니라 고집적소자의 비트라인을 형성하는 데 유리한 이점이 있다.
게다가, 콘택홀내에 형성된 배리어 메탈이 비트라인을 형성하기 위한 텅스텐막의 사진식각시 에치 스톱퍼로 작용하여 콘택홀내의 플러그용 텅스텐막이 식각되는 것을 방지할 수 있다. 따라서, 반도체 소자의 싱글비트(single bit)의 불량발생을 방지하여 신뢰성을 향상시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (55)

  1. 반도체 기판상에 비트라인용 콘택홀을 구비한 층간 절연막을 형성하는 단계와;
    상기 비트라인용 콘택홀내에 매립된 플러그를 형성하는 단계와;
    상기 비트라인용 콘택홀의 상기 플러그상에만 형성된 배리어메탈과 상기 배리어 메탈 및 층간 절연막상에 형성된 금속막을 구비한 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 비트라인용 콘택홀내에 플러그를 형성하는 방법은
    상기 비트라인용 콘택홀을 포함한 층간 절연막상에 배리어 메탈을 형성하는 단계와;
    상기 배리어 메탈상에 플러그용 금속막을 형성하는 단계와;
    상기 배리어 메탈과 금속막을 식각하여 콘택홀내에 매립된 배리어 매탈과 금속막으로 된 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 2 항에 있어서, 상기 플러그용 배리어 메탈은 CVD 법에 의해 증착된 Ti/TiN막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 2 항에 있어서, 상기 플러그용 금속막은 CVD 법으로 증착된 텅스텐막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 2 항에 있어서, 상기 플러그용 배리어 메탈과 금속막을 CMP 공정을 통해 식각하여 콘택홀내에 매립된 플러그를 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 2 항에 있어서, 상기 플러그용 배리어 메탈과 금속막을 에치백공정을 통해 식각하여 콘택홀내에 매립된 플러그를 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서, 상기 비트라인용 콘택홀내의 플러그상에만 상기 비트라인용 배리어 메탈을 형성하는 방법은
    상기 콘택홀내에 매립된 플러그를 일부 식각하는 단계와;
    상기 일부 식각된 콘택홀내의 플러그 및 층간 절연막상에 상기 비트라인용 배리어 메탈을 증착하는 단계와;
    일부 식각된 플러그상에만 남도록 상기 비트라인용 배리어메탈을 식각하여, 상기 콘택홀내에 배리어 메탈을 매립하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형상방법.
  8. 제 7 항에 있어서, 상기 비트라인용 배리어 메탈은 CVD 법 또는 스퍼터법중 하나를 이용하여 증착된 TiN막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 7 항에 있어서, 상기 비트라인용 배리어 메탈은 CMP 법 또는 에치백중 하나를 이용하여 식각하여 상기 콘택홀내의 부분식각된 플러그상에 매립하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제 1 항에 있어서, 상기 비트라인용 콘택홀내의 플러그상에만 상기 비트라인용 배리어 메탈을 형성하는 방법은
    상기 콘택홀내에 매립된 플러그를 포함한 상기 층간 절연막상에 비트라인용 배리어 메탈을 증착하는 단계와;
    상기 비트라인용 배리어 메탈을 패터닝하여 상기 플러그상에만 남겨두는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선형상방법.
  11. 제 10 항에 있어서, 상기 비트라인용 배리어 메탈은 CVD 법 또는 스퍼터법중 하나를 이용하여 증착된 TiN막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제 1 항에 있어서, 상기 비트라인용 금속막으로 텅스텐막을 사용하는 것을특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제 12 항에 있어서, 상기 비트라인용 텅스텐막은 스퍼터법으로 증착되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제 1 항에 있어서, 상기 비트라인은 상기 금속막상에 형성된 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 제 14 항에 있어서, 상기 캡핍층으로 질화막이 사용되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  16. 제 1 항에 있어서, 상기 비트라인의 선폭은 상기 비트라인용 콘택홀의 사이즈보다 작은 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  17. 반도체 기판상에 비트라인용 콘택홀을 구비한 층간 절연막을 형성하는 단계와;
    상기 콘택홀내에 매립된 플러그를 형성하는 단계와;
    상기 플러그를 부분식각하는 단계와;
    상기 콘택홀내에 매립되도록 상기 부분식각된 플러그상에만 비트라인용 배리어메탈을 형성하는 단계와;
    상기 비트라인용 배리어 메탈과 층간 절연막상에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  18. 제 17 항에 있어서, 상기 플러그는 상기 콘택홀에 형성된 플러그용 배리어 메탈과 플러그용 금속막으로 이루어지는 것을 특징으로 반도체 소자의 금속배선 형성방법.
  19. 제 18 항에 있어서, 상기 플러그용 배리어메탈은 Ti/TiN 막으로 이루어지고, 상기 플러그용 금속막은 CVD 텅스텐막중 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  20. 제 17 항에 있어서, 상기 비트라인용 배리어 메탈은 TiN막을 스퍼터법 또는 CVD법중 하나를 이용하여 증착한 다음 상기 콘택홀내에 매립되도록 CMP공정을 통해 식각하여, 상기 부분식각된 플러그상에만 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  21. 제 17 항에 있어서, 상기 비트라인용 배리어 메탈은 TiN막을 스퍼터법 또는 CVD법중 하나를 이용하여 증착한 다음 상기 콘택홀내에 매립되도록 에치백공정을 통해 식각하여 상기 부분식각된 플러그상에만 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  22. 제 17 항에 있어서, 상기 비트라인은 스퍼터 텅스텐막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  23. 제 17 항에 있어서, 상기 비트라인의 선폭은 상기 비트라인용 콘택홀의 사이즈보다 작은 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  24. 반도체 기판상에 층간 절연막을 형성하는 단계와;
    비트라인용 콘택홀을 형성하기 위한 마스크를 이용하여 상기 층간 절연막을 식각하여 상기 비트라인용 콘택홀을 형성하는 단계와;
    상기 비트라인용 콘택홀내에 플러그를 형성하는 단계와;
    상기 콘택홀내의 플러그 및 상기 증간 절연막상에 비트라인용 배리어 메탈을 형성하는 단계와;
    상기 비트라인용 배리어 메탈을 식각하여 상기 콘택홀내의 상기 플러그상에만 비트라인용 배리어메탈을 형성하는 단계와;
    상기 비트라인용 배리어 메탈 및 층간 절연막상에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  25. 제 24 항에 있어서, 상기 플러그는 상기 콘택홀에 형성된 플러그용 배리어 메탈과 상기 배리어메탈상에 형성되어 상기 콘택홀내에 채워지는 금속막으로 이루어지는 것을 특징으로 반도체 소자의 금속배선 형성방법.
  26. 제 25 항에 있어서, 상기 플러그용 배리어메탈은 Ti/TiN 막으로 이루어지고, 상기 플러그용 금속막은 CVD 텅스텐막 또는 스퍼터 텅스텐막중 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  27. 제 24 항에 있어서, 상기 비트라인용 배리어 메탈은 스퍼터 TiN 또는 CVD TiN막중 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  28. 제 27 항에 있어서, 상기 비트라인용 배리어 메탈은 상기 비트라인용 콘택홀을 형성하기 위한 마스크와 동일한 마스크를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  29. 제 24 항에 있어서, 상기 비트라인은 스퍼터 텅스텐막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  30. 제 24 항에 있어서, 상기 비트라인의 선폭은 상기 비트라인용 콘택홀의 사이즈보다 작은 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  31. 반도체 기판상에 형성된, 비트라인용 콘택홀을 구비한 층간 절연막과;
    상기 콘택홀내에 형성된 플러그와;
    상기 콘택홀의 상기 플러그상에만 형성된 배리어메탈과 상기 배리어 메탈 및 층간 절연막상에 형성된 금속막으로 이루어진 비트라인을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  32. 제 31 항에 있어서, 상기 콘택홀내에 형성된 플러그는
    상기 콘택홀내에 형성된 플러그용 배리어 메탈과;
    상기 플러그용 배리어 메탈상에 형성되어 상기 콘택홀의 일부분에 매립된 플러그용 금속막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  33. 제 32 항에 있어서, 상기 플러그용 배리어 메탈은 CVD Ti/TiN막인 것을 특징으로 하는 반도체 소자의 금속배선구조.
  34. 제 32 항에 있어서, 상기 플러그용 금속막은 CVD 텅스텐막인 것을 특징으로 하는 반도체 소자의 금속배선구조.
  35. 제 32 항에 있어서, 상기 비트라인용 배리어 메탈은 상기 플러그상에 형성되어 상기 콘택홀내에 매립된 TIN막인 것을 특징으로 하는 반도체 소자의 금속배선구조.
  36. 제 31 항에 있어서, 상기 콘택홀내에 형성된 플러그는
    상기 콘택홀내에 형성된 플러그용 배리어 메탈과;
    상기 플러그용 배리어 메탈상에 형성되어 상기 콘택홀내에 매립된 플러그용 금속막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  37. 제 36 항에 있어서, 상기 플러그용 배리어 메탈은 CVD Ti/TiN막인 것을 특징으로 하는 반도체 소자의 금속배선구조.
  38. 제 36 항에 있어서, 상기 플러그용 금속막은 CVD 텅스텐막인 것을 특징으로 하는 반도체 소자의 금속배선구조.
  39. 제 36 항에 있어서, 상기 비트라인용 배리어 메탈은 상기 플러그상에 형성된 TiN막인 것을 특징으로 하는 반도체 소자의 금속배선구조.
  40. 제 31 항에 있어서, 상기 비트라인용 금속막으로 스퍼터 텅스텐막을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  41. 제 31 항에 있어서, 상기 비트라인은 상기 금속막상에 형성된 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  42. 제 41 항에 있어서, 상기 캡핍층으로 질화막이 사용되는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  43. 제 31 항에 있어서, 상기 비트라인의 선폭은 상기 콘택홀의 사이즈보다 작은 것을 특징으로 하는 반도체 소자의 금속배선구조.
  44. 반도체 기판상에 형성된, 비트라인용 콘택홀을 구비한 층간 절연막과;
    상기 콘택홀의 일부분에 매립된 플러그와;
    상기 콘택홀내의 나머지부분에 매립되어, 상기 플러그상에만 형성된 비트라인용 배리어메탈과;
    상기 비트라인용 배리어 메탈과 층간 절연막상에 형성된 비트라인을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  45. 제 44 항에 있어서, 상기 플러그는 상기 콘택홀에 형성된 플러그용 배리어 메탈과 상기 배리어메탈상에 형성되어 상기 콘택홀의 일부분에만 매립된 플러그용 금속막으로 이루어지는 것을 특징으로 반도체 소자의 금속배선구조.
  46. 제 45 항에 있어서, 상기 플러그용 배리어메탈은 Ti/TiN 막으로 이루어지고, 상기 플러그용 금속막은 CVD 텅스텐막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  47. 제 44 항에 있어서, 상기 비트라인용 배리어 메탈은 스퍼터 TiN막 또는 CVD TiN 막중 하나인 것을 특징으로 하는 반도체 소자의 금속배선구조.
  48. 제 44 항에 있어서, 상기 비트라인은 스퍼터 텅스텐막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  49. 제 44 항에 있어서, 상기 비트라인의 선폭은 상기 콘택홀의 사이즈보다 작은 것을 특징으로 하는 반도체 소자의 금속배선구조.
  50. 반도체 기판상에 형성된, 비트라인용 콘택홀을 구비한 층간 절연막과;
    상기 콘택홀내에 완전히 매립된 플러그와;
    상기 콘택홀내의 플러그상에만 형성된 비트라인용 배리어 메탈과;
    상기 비트라인용 배리어 메탈 및 상기 층간 절연막상에 형성된 비트라인을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  51. 제 50 항에 있어서, 상기 플러그는 상기 콘택홀에 형성된 플러그용 배리어 메탈과 상기 배리어메탈상에 형성되어 상기 콘택홀내에 완전히 매립되는 금속막으로 이루어지는 것을 특징으로 반도체 소자의 금속배선구조
  52. 제 51 항에 있어서, 상기 플러그용 배리어메탈은 Ti/TiN 막으로 이루어지고, 상기 플러그용 금속막은 CVD 텅스텐막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  53. 제 50 항에 있어서, 상기 비트라인용 배리어 메탈은 스퍼터 TiN막 또는 CVD TiN막중 하나로로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  54. 제 50 항에 있어서, 상기 비트라인은 스퍼터 텅스텐막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선구조.
  55. 제 50 항에 있어서, 상기 비트라인의 선폭은 상기 콘택홀의 사이즈보다 작은 것을 특징으로 하는 반도체 소자의 금속배선구조.
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