KR20020077349A - 비선형 신호 프로세서 - Google Patents

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Abstract

비선형 전달 함수들을 제공하는 신호 프로세서는 공통 바이어스를 기준으로 하는 프로세서 출력과 비선형 변곡 포인트들을 제공한다. 프로세서 출력 및 비선형 변곡 포인트들은 각각 시변 공통 모드 변동들을 거부한다.

Description

비선형 신호 프로세서{Non-linear signal processor}
신호 처리 시스템에서, 종종 신호의 동적 범위(dynamic range)의 부분들을 서로 다른 양들만큼 증폭하는 비선형 전달 함수(non-linear transfer function)를 제공하는 것이 필요하다. 이러한 비선형 처리는 하나 또는 그 이상의 이유들로 종종 필요하다. 예를 들면, 비디오 신호 처리 시스템에서, 비선형 처리는, (1) 디스플레이된 비디오 이미지의 주관적인 어필(subjective appeal)을 향상시키거나, (2) 카메라들 및 디스플레이 장치들의 서로 다른 "감마(gamma)" 특성들을 보상하거나, 또는 (3) 컬러 비디오 디스플레이장치의 여러 광 출력 채널들(light output channels)의 상이한 비선형 광 출력 특성들을 수용하는데 사용될 수 있다.
비디오 신호 처리 시스템들에서 공통되는 문제는, (1) 스트레이 정전 및/또는 전자기 필드들(stray electrostatic and/or electromagnetic fields)과, (2) 시스템의 단(stage)들 간에 접지 전위차들(ground potential differences)과, (3) 시스템의 단들 간의 공급 전압차들(supply voltage differences)에 기인한 "노이즈(noise)" 신호들 의 픽업(pick-up)이다. 비선형 처리단에서, 신호에 대한 바이어스 기준(bias reference)과 비선형 변곡 포인트 문턱값들(non-linear inflection point thresholds)에 대한 바이어스 기준이 다를 경우 문제가 되며, 이 또한 신호에 "노이즈" 형태를 더해준다.
스테이지 간 접속들에서 스트레이 정전 및/또는 전자기 픽업을 최소화하고 및/또는 신호 처리 시스템 내 회로들 간의 접지 전위차들에 기인한 접지에 유기된 노이즈를 최소화하기 위해서, 대부분 트위스트 쌍 배선(twisted pair wiring)에 접속하여 부분 차동 시그널링 기술들(partially differential signaling techniques)을 이용하게 되는 것이 대부분이다. 부분 차동 시그널링에서, 한 접속은 부분 차동 쌍의 제 2 접속을 통해 통신되는 시변 신호(time variant signal)에 대한 공통 모드 바이어스(common-mode bias)를 통신할 것이다. 부분 차동 상호 접속들에 부과된 공통 모드 변동들(common-mode variations)을 거부할 수 있는 성능을 갖는 차동 증폭기들(differential amplifiers)과 같은 후속 신호 처리(subsequent signal processing)가 이용될 것이다. 외부 이득 설정 에미터 축퇴 저항기(external gain setting emitter degenerating resistor)를 구비한 차동 증폭기에 의해 전압 이득이 제공되는 집적회로 비디오 증폭기(도시바제 TDA6120Q CRT 드라이버 IC와 같은) 내에 신호 처리부들이 포함되는 것이 대부분이다. 이러한 IC를 포함하고 전술한 문제들을 나타낼 수 있는 특정의 신호 처리 시스템의 한 예는 텔레비전 시스템 내 키네스코프 드라이버 증폭기(kinescope driver amplifier)이다.
본 발명은 일반적으로 신호들을 비선형적으로 처리하는 신호 처리 시스템들(signal processing systems)에 관한 것으로, 특히, 부분 차동 구성(partially differential configuration)에서 신호들을 비선형적으로 처리하는 시스템들에 관한 것이다.
도 1은 차동 증폭기의 실시예의 개략도.
도 2는 입력 공통 모드 바이어스 포인트에서 변곡 포인트(inflect point)를 갖고, 제 2 이득 영역에서의 이득이 제 1 영역에서의 이득보다 더 큰 2개의 이득 영역들을 갖는 신호 처리 시스템의 개략도.
도 3은 입력 공통 모드 바이어스 포인트에서 변곡 포인트를 갖고, 제 2 이득 영역에서의 이득이 제 1 영역에서의 이득보다 더 큰 2개의 이득 영역들을 갖는 신호 처리 시스템의 개략도.
도 4는 도 3에 도시한 것과 같은 시스템의 전형적인 특성 응답 그래프.
도 5는 입력 공통 모드 바이어스 포인트에서 2개의 변곡 포인트를 갖고, 제 2 및 제 3 이득 영역에서의 이득이 제 1 영역에서의 이득보다 더 큰 3개의 이득 영역들을 갖는 신호 처리 시스템의 개략도.
도 6은 입력 공통 모드 바이어스 포인트 위에 변곡 포인트를 갖고, 제 2 이득 영역에서의 이득이 제 1 영역에서의 이득보다 더 큰 2개의 이득 영역들을 갖는 신호 처리 시스템의 개략도.
도 7은 입력 공통 모드 바이어스 포인트 위 및 아래에서 변곡 포인트들을 갖고, 제 2 및 제 3 이득 영역 각각에서의 이득이 제 1 영역에서의 이득보다 연속적으로 더 큰 3개의 이득 영역들을 갖는 신호 처리 시스템의 개략도.
도 8은 입력 공통 모드 바이어스 포인트 위에서 변곡 포인트를 갖고, 제 2 이득 영역에서의 이득이 제 1 영역에서의 이득보다 더 낮은 2개의 이득 영역들을 갖는 신호 처리 시스템의 개략도.
도 9는 입력 공통 모드 바이어스 포인트 위에 변곡 포인트들을 갖고, 제 3 이득 영역에서의 이득이 제 1 영역에서의 이득보다 연속적으로 더 낮은 3개의 이득 영역들을 갖는 신호 처리 시스템의 개략도.
도 10은 입력 공통 모드 바이어스 포인트 위 및 아래에서 변곡 포인트들을 갖고, 제 2 및 제 3 이득 영역에서의 이득이 제 1 영역에서의 이득보다 연속적으로 더 낮은 2개의 이득 영역들을 갖는 신호 처리 시스템의 개략도.
도 11은 입력 공통 모드 바이어스 포인트 위 및 아래에서 변곡 포인트들을 갖고, 제 2 이득 영역에서의 이득이 제 3 또는 제 1 영역 중 어느 하나에서의 이득보다 더 큰 3개의 이득 영역들을 갖는 신호 처리 시스템의 개략도.
도 12는 입력 공통 모드 바이어스 포인트 위 및 아래에서 변곡 포인트들을갖고, 제 2 이득 영역에서의 이득이 제 3 또는 제 1 영역에서의 이득보다 더 낮은 3개의 이득 영역들을 갖는 신호 처리 시스템의 개략도.
본 발명은, 한편으로는, 전술한 문제들을 인식하는데 있고, 또 한편으로는, 문제를 해결하는 비선형 신호 처리 시스템을 제공하는데 있다. 이러한 시스템은, 시변 신호 및 공통 모드 바이어스를 포함하는 부분 차동 신호를 증폭하고, 상기 부분 차동 신호에 부과된 시변 공통 모드 신호를 거부하기 위한 프로세서; 상기 공통 모드 바이어스를 나타내는 문턱 레벨을 확립하는 수단; 상기 시변 신호와 상기 문턱 레벨 간 미리 결정된 관계에 응답하여 상기 프로세서의 이득을 변경하는 수단과; 상기 시변 공통 모드 신호가 상기 미리 결정된 관계를 수정하는 것을 방지하는 수단을 포함한다.
본 발명을, 텔레비전 신호 처리 시스템을 포함하는 실시예에 의해 이하 기술한다. 그러나, 본 발명은 다른 유형들의 신호 처리 시스템들에 적용할 수도 있다.
텔레비전 신호 처리 시스템과 같은 신호 처리 시스템들은 통상 복조된 휘도 신호(luminance signal)나 성분 컬러 신호들인 전압 신호들을 증폭하는 장치를 포함한다. 통상은 증폭기에 비선형 이득 특성을 제공하는 것이 바람직하다. 도 1에 도시한 바와 같이, 대부분의 경우 차동 증폭기(10)가 사용되며, 여기서 증폭기(10)에의 한 입력(12)은 원하는 시변 신호를 포함하고 다른 입력(14)은 증폭기(10)에 대한 공통 모드 바이어스를 제공한다. 통상 이들 두 입력 신호들 각각엔 시변 공통 모드 성분이 존재할 것이다. 도 1의 회로에서 공통 모드 바이어스(14)는 트랜지스터(16)의 베이스에 인가되고, 시변 입력신호(12)는 증폭기(10)의 트랜지스터(18)의 베이스에 인가된다. 증폭기(10)의 이득은 저항기(20) 대 저항기(22)의 비에 의해 결정된다. 전류원들(24, 26)은 증폭기에 대한 동작 전류를 제공함과 아울러 증폭기의 공통 모드 거부비를 향상시키기 위해서 증폭기(10) 내에 포함된다.
이와 같이 구성된 증폭기에 비선형 특성을 제공하고자 할 때, 공통으로, 증폭을 위한 DC 바이어스와 비선형 이득 회로를 모두 제공하는 접근법이 필요하다. 도 2의 회로는 공통 모드 바이어스에 대해 미리 결정된 관계를 갖고 있는 문턱값신호(28)를 버퍼(30)를 통해 도출한다. 문턱값 신호(28)는 공통 모드 바이어스에 관계된 DC 성분과 간혹 시변 공통 모드 성분을 포함한다. 도 2에 도시한 회로에 의해 생성된 문턱값 신호(28)는 트랜지스터(36)와 2차 이득 설정 저항기(secondary gain setting resistor; 34)를 포함하는 비선형 네트워크에 바이어스를 거는데 사용될 수 있다. 비선형 네트워크(32)는 증폭기(10)의 입력들에 인가되는 시변 공통 모드 신호를 버퍼하고 이 시변 공통 모드 신호가 트랜지스터(18)의 에미터와 트랜지스터(36)의 베이스 사이에 나타나도록 구성된다. 트랜지스터(16)에 인가되는 공통 모드 바이어스 신호(14)는 버퍼(30)에 의해 버퍼되고 트랜지스터(18)의 에미터와 트랜지스터(36)의 베이스 사이에 나타난다. 트랜지스터(36)의 베이스 에미터간 접합의 순방향 바이어스에 의해서 트랜지스터(36)의 도전(conduction)이 결정되므로, 트랜지스터(36)를 도전시키는 문턱값은 공통 모드 바이어스(14)에 상응하는 입력(12) 레벨에서 일어나도록 결정될 수 있다. 문턱값 신호(28) 미만의 시변 신호(12)의 레벨들에서, 트랜지스터(36)가 도전되지 않을 때, 증폭기(10)의 이득은 저항기(20) 대 저항기(22)의 비에 의해 결정된다. 문턱값 신호(28) 이상의 시변신호(12)의 레벨들에서, 트랜지스터(36)가 도전할 때 증폭기(10)의 이득은 저항기(20) 대 저항기들(22, 23)의 병렬 결합의 비에 의해 결정된다.
도 3에 도시한 실시예에서, 버퍼(30)는 저항기들(42, 44) 및 바이패스 캐패시터(46)로 형성된 저항성 디바이더(resistive devider)를 포함하는 디바이더 네트워크(40)를 구동하는 트랜지스터(38)를 포함하는 에미터 폴로워 단에 의해 달성된다. 도 3의 실시예에서, 문턱값 신호는 저항기들(42, 44)의 접점에 의해 형성된디바이더 포인트에서 도출된다. 이 회로 구성은 문턱값이 공통 모드 바이어스(14) 값 미만의 입력 신호의 동적 범위 내의 임의의 레벨에 있게 한다. 바이패스 캐패시터(37)가 있음으로 해서 시변 공통 모드 신호가 비선형 네트워크(32)의 입력(28)에서 감쇄되지 않고 나타나게 된다. 이에 따라 기설정된 문턱값 이상의 입력 신호들에 대해 비교적 높은 이득을 갖는 도 4에 도시한 바와 같은 증폭기의 전달 함수가 얻어질 수 있다. 도 3은 적색, 녹색 청색 채널의 증폭기들 각각마다 상이한 전달 함수를 도시한 것이다. 공지된 바와 같이, 비선형 처리를 제공하도록 증폭기 이득이 변경되는 포인트는 각 채널마다 다른 기설정된 레벨일 수 있다. 시변 공통 모드 신호가 트랜지스터(36)의 베이스와 트랜지스터(18)의 에미터 사이에 직접 인가되기 때문에, 트랜지스터(36)의 도전 문턱값을 변경하지 않는다. 비선형 변곡 포인트 기준의 1차 온도보상은 트랜지스터들(36, 38)의 베이스-에미터 접합들(base to emitter junction)의 구성에 의해 제공된다. 비선형 변곡 포인트이 입력 공통 모드 바이어스(14)의 레벨에 매우 가깝다면, 즉, 저항기(42) << 저항기(44)이면, 온도보상은 트랜지스터들(36, 38) 간의 열적인 일치만큼이나 좋게 될 것이다. 저항기(44)에 대해서 저항기(42)의 값이 증가함에 따라, 온도보상은 덜 완벽하게 될 것이지만, 그래도, 트랜지스터(36)의 베이스-에미터 접합의 비해 트랜지스터(38)의 베이스-에미터 접합 변동에 기인하여 거의 완벽할 것이다.
도 5는 도 3과 유사한 신호 처리 시스템의 실시예를 도시한 것으로, 입력 공통 모드 바이어스 전압(14) 레벨 또는 그 미만의 두 개의 비선형 변곡 포인트들을 제공한다. 도 5에 도시한 회로에서, 디바이더 네트워크(51)가 이용되고, 이 네트워크(51)는 저항기들(44, 48)에 의해 형성된 디바이더 포인트에 나타나는 문턱값 신호(52)를 추가로 갖는다. 이 실시예에서 트랜지스터(58)와 2차 이득 설정 저항기(56)로 구성된 비선형 네트워크(54)에의 입력(52)에 감쇄되지 않는 시변 공통 모드 신호가 나타날 수 있게 바이패스 캐패시터(50)가 부가되어 있다. 도 5에 관련한 3개의 이득 영역들이, (1) 트랜지스터(36)나 트랜지스터(48) 어느 것도 도전하고 있지 않고 증폭기(10)의 이득이 저항기들(20, 220의 비에 의해 결정될 때, (2) 트랜지스터(58)가 도전하여 있고 증폭기(10)의 이득이 저항기(56)와 병렬로 저항기(20) 대 저항기(22)의 비에 의해 결정될 때, (3) 트랜지스터(36, 58) 모두 도전하고 있고 증폭기(10)의 이득이 저항기(20) 대 저항기들(22, 34, 56)의 병렬 결합과의 비에 의해 결정될 때 발생한다.
도 6의 실시예는 도 3에 도시한 회로와 유사한 동작을 제공하는데, 그러나 도 6의 실시예는 입력 공통 모드 바이어스 전압보다 높은 비선형 변곡 포인트를 갖는다. 도 6의 회로에서, 디바이더 네트워크(40)는 포지티브 공급 전압(positive supply voltage)을 사용하고 에미터 부하 저항기(60)는 트랜지스터(38) 및 디바이더 네트워크(40)에 바이어스 전류를 제공하기 위해 부가되어 있다. 두 이득 영역의 이득들은 도 3에 회로의 설명과 같이 동일한 것이 특징이다.
도 7의 실시예는 입력 신호 레벨들을 증가시키는 두 개의 연속하여 증가하는 이득 영역들을 제공할 것이며, 이들 이득 영역들은 도 5의 회로의 설명에 기술된 특징을 갖는다. 도 7의 회로의 변곡 포인트들은 모두가 입력 공통 모드 바이어스 레벨 위 및 미만이고, 저항기들(64, 68)로 구성된 추가 구성의 디바이더네트워크(62)의 디바이더 포인트에 의해 결정되는 것으로, 하위 변곡 포인트은 문턱값 신호(28)에 의해 결정되고 상위 변곡 포인트은 문턱값(52)에 의해 결정된다. 여기서 다시 비선형 네트워크(54)에의 입력(52)에 감쇄되지 않은 시변 공통 모드 변동이 나타날 수 있게 바이패스 캐패시터(70)가 추가되어 있다.
도 8에 도시한 신호 처리 시스템 실시예는 입력 공통 모드 전압의 레벨 이상의 단일의 변곡 포인트를 갖는 비선형 특성을 제공할 것이다. 이 경우, NPN 트랜지스터(76)를 포함하는 비선형 네트워크(72)가 이용되고, 버퍼(30)는 비선형 네트워크(72)에 문턱값 신호(28)를 제공하기 위해 PNP 트랜지스터(70)를 이용한다. 동작은 앞의 예들과 유사하고, 다른 것은 트랜지스터(76)가 입력 시변 신호 전압의 하위 레벨들에서 도전되게 바이어스되는 것으로, 이에 따라 저항기(20) 대 저항기들(22, 74)의 병렬 조합의 비에 의해 결정되는 이득이 증폭기(10)에 제공된다. 입력신호가 디바이더 네트워크(40)에 의해 설정된 문턱값(28)을 넘어 증가함에 따라, 트랜지스터(76)는 바이어스를 벗어나게 되고 증폭기(10)의 이득은 저항기들(20, 22)의 비에 의해 결정된다. 그러므로, 입력 공통 모드 바이어스 레벨 또는 이보다 큰 문턱값 이상의 입력신호들에 대해서는 감소된 이득을 갖는 증폭기(10)의 특성이 결정된다.
전술한 실시예들과 유사한 방식으로, 도 9에 도시한 실시예는 두 개의 연속하여 감소되는 이득 영역들을 제공하며, 이들 두 영역들은 입력 공통 모드 바이어스 전압의 레벨 위에서 일어난다. 시변 전압 입력 중 가장 낮은 값들에 대해서, 양 트랜지스터들(76, 82)이 도전하고 증폭기(10)의 이득은 저항기(20) 대저항기들(22, 74, 80)의 병렬 결합과의 비에 의해 결정된다. 문턱값 신호(28) 이상의 시변 신호(12)의 레벨에서 트랜지스터(76)는 비도전으로 되고 증폭기(10)의 이득은 저항기(10) 대 저항기들(22, 80)의 병렬 결합과의 비에 의해 결정된다. 문턱값(52)에 의해 결정된 시변 신호(120)의 보다 높은 레벨에서, 트랜지스터(82)는 비도전으로 되고 증폭기(10)의 이득은 저항기들(20, 22)의 비에 의해 결정이 된다.
도 10에 도시한 실시예는, 각각 문턱값 신호들(28, 52)에 의해서 결정되는 것으로서 두 개의 연속하여 감소되는 이득 영역들을 제공하고, 이 중 한 영역은 입력 공통 모드 바이어스 레벨 미만에서 시작하고 다른 하나는 그 위에서 시작하며, 반면, 도 11의 실시예는, 문턱값 신호(28)에 의해 결정되는 것으로서 입력 공통 모드 바이어스 전압 미만이고 비교적 낮은 이득의 영역에서 비교적 높은 이득의 영역으로의 천이(transition)를 제공하는 변곡 포인트과, 문턱값 신호(52)에 의해 결정되는 것으로서 입력 공통 모드 바이어스 레벨 이상이고 비교적 높은 이득의 영역에서 비교적 낮은 이득으로의 천이를 제공하는 제 2 변곡 포인트를 제공한다.
도 12에 도시한 실시예는 문턱값 신호(52)에 의해 결정되는 것으로서 입력 공통 모드 바이어스 전압 미만이고 트랜지스터(76)를 비도전 상태로 되게 함으로써 제 1 이득에서 비교적 낮은 이득의 영역으로의 천이를 제공하는 변곡 포인트과, 문턱값 신호(28)에 의해 결정되는 것으로서 입력 공통 모드 바이어스 레벨 이상이고 트랜지스터(36)의 도전에 의해 결정되는 비교적 높은 이득으로의 천이를 제공하는 제 2 변곡 포인트를 제공한다. 제 1 및 제 2 영역들에서의 이득들은 각각 저항기들(74, 34)의 값들에 의해 독립적으로 설정될 수 있다. 도시된 모든 다른 실시예들에서처럼, 버퍼용의 PNP/NPN 쌍들 및 이의 대응하는 비선형 트랜지스터(들)의 사용에 의해서, 각각의 비선형 변곡 포인트에 대해 최적의 온도 추적이 유지된다.
여기 기술된 바와 같이, 본 발명의 원리를 실현하는 신호 처리 시스템은 스테지 간 통신을 위해 부분 차동 시그널링하고 이어서 차동 증폭기로 신호를 처리하는 것을 제공하며, 이러한 처리는 전술한 비선형 특성들을 생성하는 수단을 포함한다. 신호 증폭과 비선형 문턱값 결정에 공통 바이어스를 기준으로 함으로써, 많은 노이즈원들이 거부된다. 비선형 문턱값의 온도에 관계된 변동들을 감소 또는 거부하도록 반도체 종류와 회로 구성을 선택한다. 또한, 비선형 변곡 포인트 기준들은 비디오 신호가 바이어스된 공통 코드 성분을 추적한다. 이러한 시스템들은 설정된 변곡 포인트 기준들에 대한 1차 온도 보상과, 시변 공통 모드 증폭기 입력신호들에 기인한 이들 변곡 포인트 기준들의 변동의 거부, 서로 다른 양의 전압이득을 갖는 하나 또는 그 이상의 영역의 신호 동적 범위를 제공한다.
하나 또는 그 이상의 비선형 변곡 포인트들을 제공하는 회로들을 구체적으로 설명하였으나, 설명된 개념들은 입력 신호의 동적 범위 내 어디에든 놓여지는 변곡 포인트들을 갖는 임의의 수의 증가 및 감소 이득 영역들을 제공하는 것으로 확장될 수 있음이 명백할 것이다. 또한, 텔레비전 신호 처리 시스템에 관련하여 기술하였지만, 이 기술에 숙련된 자는 본 발명의 원리를 비선형 처리를 포함하는 다른 유형의 신호 처리 시스템들에도 적용할 수 있음을 알 것이다.

Claims (20)

  1. 비선형 프로세서에 있어서,
    시변 신호 및 공통 모드 바이어스를 포함하는 부분 차동 신호를 증폭하며, 상기 부분 차동 신호에 부과된 시변 공통 모드 신호를 거부하기 위한 프로세서;
    상기 공통 모드 바이어스를 나타내는 문턱치 레벨을 확립하는 수단;
    상기 시변 신호와 상기 문턱 레벨 간 미리 결정된 관계에 응답하여 상기 프로세서의이득을 변경하는 수단과;
    상기 시변 공통 모드 신호가 상기 미리 결정된 관계를 수정하는 것을 방지하는 수단을 포함하는 비선형 프로세서.
  2. 제 1 항에 있어서,
    이득을 변경하는 2 이상의 상기 수단이 채용되고, 제 1 영역의 이득에서 비교적 높은 이득의 영역으로 이득변경을 행하는 비선형 프로세서.
  3. 제 1 항에 있어서,
    이득을 변경하는 2 이상의 상기 수단이 채용되고, 제 1 영역의 이득에서 비교적 낮은 이득의 영역으로 이득변경을 행하는 비선형 프로세서.
  4. 제 1 항에 있어서,
    이득을 변경하는 3 이상의 상기 수단이 채용되고, 제 1 영역의 이득에서 비교적 낮은 이득의 제 2 영역으로 그리고 상기 제 2 영역보다 비교적 높은 이득을 갖는 제 3 영역으로의 이득변경들을 행하는 비선형 프로세서.
  5. 제 1 항에 있어서,
    이득을 변경하는 3 이상의 상기 수단이 채용되고, 제 1 영역의 이득에서 비교적 높은 이득의 제 2 영역으로 그리고 상기 제 2 영역보다 비교적 높은 이득을 갖는 제 3 영역으로의 이득변경들을 행하는 비선형 프로세서.
  6. 제 1 내지 제 5 항 중 어느 한 항에 있어서,
    상기 문턱값들이 감쇄되어 상기 공통 모드 바이어스가 DC로 변환된 것들인 비선형 프로세서.
  7. 제 1 항에 있어서,
    하나 또는 그 이상의 문턱값들을 상기 공통 코드 바이어스의 값 미만에 두는 비선형 프로세서.
  8. 제 1 항에 있어서,
    하나 또는 그 이상의 문턱값들을 상기 공통 코드 바이어스의 값 이상에 두는 비선형 프로세서.
  9. 신호들을 비선형적으로 처리하는 방법에 있어서,
    시변 신호 및 부분 차동 신호에 대한 공통 모드 바이어스를 포함하는 부분 차동 신호를 처리하며, 상기 부분 차동 신호에 부과된 시변 공통 모드 신호를 거부하는 단계;
    상기 공통 모드 바이어스를 나타내는 문턱값을 확립하는 수단;
    상기 시변 신호와 상기 문턱값 레벨 간 존재하는 미리 결정된 관계에 응답하여 상기 부분 차동 신호의 처리를 비선형적으로 변경하는 단계와;
    상기 시변 공통 모드 신호에 응답하여 상기 미리 결정된 관계가 변경되는 것을 방지하는 단계를 포함하는 신호의 비선형 처리 방법.
  10. 전기 신호를 비선형적으로 증폭하는 장치에 있어서,
    제 1 트랜지스터의 베이스에의 제 1 입력;
    제 2 트랜지스터의 베이스에의 제 2 입력;
    상기 제 1 및 제 2 트랜지스터들의 에미터들간에 상호접속된 제 1 저항기;
    상기 제 1 트랜지스터의 베이스-콜렉터 접합을 역바이어스하는데 적합한 DC 공급전원에 접속된 상기 제 1트랜지스터의 콜렉터;
    상기 제 1 트랜지스터의 베이스-콜렉터 접합을 역바이어스하는데 적합한 DC 공급전원에 제 2 저항기를 통해 접속된 상기 제 2 트랜지스터의 콜렉터;
    상기 제 2 트랜지스터 콜렉터와 상기 저항기의 일 단과의 접합에서 상기 제2 트랜지스터 콜렉터에 접속된 출력단자;
    상기 제 1 및 상기 제 2 트랜지스터들의 각각의 에미터로부터 DC 공급 제 2 전원에 접속된 전원들;
    상기 제 1 트랜지스터의 에미터에서 제 4 트랜지스터의 에미터로 접속된 제 1의 이차 이득 설정 저항기, 상기 제 4 트랜지스터의 콜렉터는 상기 제 4 트랜지스터의 베이스-콜렉터 접합을 역바이어스하는데 적합한 콜렉터 DC 공급 전위에 접속되고;ㄴ
    문턱 전위 원에 접속된 상기 제 4 트랜지스터의 베이스를 포함하는 비선형 신호 증폭 장치.
  11. 제 10 항에 있어서,
    버퍼를 더 포함하며, 상기 버퍼의 입력은 상기 제 2 트랜지스터의 에미터에 접속되고 상기 버퍼의 출력은 상기 문턱 전위 원을 제공하는 것인 비선형 신호 증폭 장치.
  12. 제 10 항에 있어서,
    버퍼의 입력이 상기 제 2 트랜지스터의 에미터에 접속되고 상기 버퍼의 출력은 하나 또는 그 이상의 디바이더 포인트들을 포함하는 저항성 디바이더를 구동하며, 상기 저항성 디바이더의 일 단은 상기 버퍼의 출력에 접속되고 상기 저항성 디바이더의 타 단은 DC 바이어스 전위원에 접속되는, 상기 버퍼;
    상기 문턱 전위 원을 제공하는 상기 디바이더 네트워크의 제 1 디바이더 포인트; 및
    상기 버퍼의 출력과 상기 제 4 트랜지스터의 베이스 간에 접속된 바이패스 캐패시터를 포함하는 비선형 신호 증폭 장치.
  13. 제 12 항에 있어서,
    상기 DC 바이어스 전원은 상기 버퍼의 출력에서의 DC 전위보다 낮은 비선형 신호 증폭 장치.
  14. 제 12 항에 있어서,
    상기 DC 바이어스 전원은 상기 버퍼의 출력에서의 DC 전위보다 큰 비선형 신호 증폭 장치.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제 4 트랜지스터는 상기 제 4 트랜지스터 베이스 전위를 넘는 상기 제 1 트랜지스터의 베이스에 입력되는 상기 신호입력에 응답하여 상기 제 4 트랜지스터가 도전되게 극이 배치되는 비선형 신호 증폭 장치.
  16. 제 15 항에 있어서,
    상기 제 2 트랜지스터의 에미터에서 제 5 트랜지스터의 에미터로 접속된 제2 이차 이득 설정 저항기를 더 포함하고, 상기 제 5 트랜지스터의 콜렉터는 상기 제 5 트랜지스터의 베이스-콜렉터 접합을 역바이어스하는데 적합한 콜렉터 DC 공급전위에 접속되고, 상기 제 5 트랜지스터의 베이스는 상기 저항성 디바이더의 제 2 디바이더 포인트에 접속되고, 상기 제 5 트랜지스터는 상기 제 5 트랜지스터 베이스 전위를 넘는 상기 제 1 트랜지스터의 베이스에 입력되는 상기 신호에 응답하여 상기 제 5 트랜지스터가 도전되게 극이 배치된 비선형 신호 증폭 장치.
  17. 제 15 항에 있어서,
    상기 제 2 트랜지스터의 에미터에서 제 5 트랜지스터의 에미터로 접속된 제 2 이차 이득 설정 저항기를 더 포함하고, 상기 제 5 트랜지스터의 콜렉터는 상기 제 5 트랜지스터의 베이스-콜렉터 접합을 역바이어스하는데 적합한 콜렉터 DC 공급전위에 접속되고, 상기 제 5 트랜지스터의 베이스는 상기 저항성 디바이더의 제 2 디바이더 포인트에 접속되고,
    상기 제 5 트랜지스터는 상기 제 5 트랜지스터 베이스 전위를 넘는 상기 제 1 트랜지스터의 베이스에 입력되는 상기 신호에 응답하여 상기 제 5 트랜지스터가 도전되게 극이 배치된 비선형 신호 증폭 장치.
  18. 제 13 항 또는 제 14 항에 있어서,
    상기 제 4 트랜지스터는 상기 제 4 트랜지스터 베이스 전위를 넘는 상기 제 1 트랜지스터의 베이스에 입력되는 상기 신호에 응답하여 상기 제 4 트랜지스터가도전되게 극이 배치된 비선형 신호 증폭 장치.
  19. 제 18 항에 있어서,
    상기 제 2 트랜지스터의 에미터에서 제 5 트랜지스터의 에미터로 접속된 제 2 이차 이득 설정 저항기를 더 포함하고, 상기 제 5 트랜지스터의 콜렉터는 상기 제 5 트랜지스터의 베이스-콜렉터 접합을 역바이어스하는데 적합한 콜렉터 DC 공급전위에 접속되고, 상기 제 5 트랜지스터의 베이스는 상기 저항성 디바이더의 제 2 디바이더 포인트에 접속되고, 상기 제 5 트랜지스터는 상기 제 5 트랜지스터 베이스 전위를 넘는 상기 제 1 트랜지스터의 베이스에 입력되는 상기 신호에 응답하여 상기 제 5 트랜지스터가 도전되게 극이 배치된 비선형 신호 증폭 장치.
  20. 제 18 항에 있어서,
    상기 제 2 트랜지스터의 에미터에서 제 5 트랜지스터의 에미터로 접속된 제 2 이차 이득 설정 저항기를 더 포함하고, 상기 제 5 트랜지스터의 콜렉터는 상기 제 5 트랜지스터의 베이스-콜렉터 접합을 역바이어스하는데 적합한 콜렉터 DC 공급전위에 접속되고, 상기 제 5 트랜지스터의 베이스는 상기 저항성 디바이더의 제 2 디바이더 포인트에 접속되고,
    상기 제 5 트랜지스터는 상기 제 5 트랜지스터 베이스 전위를 넘는 상기 제 1 트랜지스터의 베이스에 입력되는 상기 신호에 응답하여 상기 제 5 트랜지스터가 도전되게 극이 배치된 비선형 신호 증폭 장치.
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