KR20020074502A - 아날로그 필터 - Google Patents

아날로그 필터 Download PDF

Info

Publication number
KR20020074502A
KR20020074502A KR1020027010133A KR20027010133A KR20020074502A KR 20020074502 A KR20020074502 A KR 20020074502A KR 1020027010133 A KR1020027010133 A KR 1020027010133A KR 20027010133 A KR20027010133 A KR 20027010133A KR 20020074502 A KR20020074502 A KR 20020074502A
Authority
KR
South Korea
Prior art keywords
circuit
processing unit
sample
circuits
processing
Prior art date
Application number
KR1020027010133A
Other languages
English (en)
Other versions
KR100789892B1 (ko
Inventor
고야나기유키오
Original Assignee
사카이 야스에
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사카이 야스에 filed Critical 사카이 야스에
Publication of KR20020074502A publication Critical patent/KR20020074502A/ko
Application granted granted Critical
Publication of KR100789892B1 publication Critical patent/KR100789892B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0248—Filters characterised by a particular frequency response or filtering method
    • H03H17/026—Averaging filters

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Complex Calculations (AREA)

Abstract

△Σ변조 신호를 유지하는 수단의 S/H 회로 및 S/H 회로의 입출력 신호를 가산하는 아날로그 가산기를 포함하는 처리회로를 복수 세트 종속 접속하고, 각 S/H 회로 (11-1, 14-1, 17-1, 20-1)의 단수를 후단으로 갈수록 작게 한 제1 연산부(2-1)와, 이것과 동일하게 구성한 제2 연산부(2-2)를 종속 접속하고, 이 구성을 이용하여 △Σ변조 신호에 대하여 출력 파형의 포락선이 유한의 표본점에서 0 값에 수렴하는 유한대의 2차 곡선이 되도록 오버샘플링과 중첩 연산을 행함으로써 저역 통과 필터(LPF)의 위상 왜곡이나 종래 함수에 의한 절단 오차의 발생을 방지한다. 또, 오버샘플링과 중첩 연산을 실현하기 위하여 고려되는 보통의 구성에 비해 S/H 회로의 단수와 가산기의 개수를 줄일 수 있도록 한다.

Description

아날로그 필터 {ANALOG FILTER}
△Σ변조는 아날로그 신호를 디지털 신호로 변환할 때, 소정 샘플링 주파수의 타이밍마다 표본화한 각 샘플 점의 데이터에 대하여 직전의 데이터에 대한 변화량을 부호화함으로써 아날로그 신호를 코드화하는 방식이다. 즉, △Σ변조에서는 아날로그 신호의 진폭 성분을 2진(1 비트)으로만 표현한다.
이 △Σ변조는, 예를 들어 오디오 신호의 부호화 등에 이용된다. △Σ변조 방식에서는 현재 광범위하게 이용되고 있는 CD(컴팩트 디스크)가 채용하고 있는 PCM 방식과 비교하여 전체 구성을 간소화할 수 있는 동시에, 양자화 노이즈의 분포를 제어함으로써 디지털 신호로부터 원래의 아날로그 신호에의 복원성을 향상시킬 수 있는 이점을 가진다.
즉, PCM 방식에서는 샘플링 주파수의 타이밍마다 양자화 특성에 따른 연산을 행하여 아날로그 신호를 디지털 신호에 치환하여, 모든 샘플 점에 대해 데이터의 절대량을 기록한다. 이것에 대하여, △Σ변조 방식에서는 직전의 데이터에 대한 변화량을 기록하는 것만으로 PCM 방식과 같은 정보량의 솎음(thinning)이나 보간이없기 때문에 양자화에 따라서 얻어지는 2진 신호는 매우 아날로그에 가까운 특성을 나타내고 있다.
따라서, △Σ변조 방식에 기초하여 부호화된 디지털 신호를 재생하는 경우에는 PCM 방식과 달리 D/A 변환기를 필요로 하지 않고, 최종 단(段)에 설치한 저역 통과 필터로 고주파 성분의 디지털 신호를 제거하는 것만의 단순한 프로세스로 원래의 아날로그 신호를 재현할 수 있다. 실제로, 종래의 음성재생 장치에서는 △Σ변조 신호에 대하여 저역 통과 필터 처리를 실시함으로써 원래의 아날로그 신호를 재현하도록 하고 있었다.
그러나, 저역 통과 필터를 이용한 경우에는 그 저역 통과 필터의 위상 왜곡에 의해서 출력 파형에 왜곡이 발생하는 문제가 있었다. 또, 현재 CD 등에 이용되어 있는 오버샘플링(oversampling) 기술을 응용하여 sinc 함수 등을 이용한 보간 처리에 의하여 보간하는 방법도 고려할 수 있다. 그러나, 이 sinc 함수는 ±∞에서 O 값에 수렴하기 때문에 연산에서 절단 오차(truncation error)가 생기고, 역시 출력 파형에 왜곡이 발생한다. 또, 구성도 상당히 복잡하게 되는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위하여 이루어진 것으로, △Σ변조 출력에 대한 최적의 아날로그 필터를 제공하는 것을 목적으로 한다. 구체적으로는, 출력 파형의 왜곡이 적고, 또 구성이 간단한 아날로그 필터를 제공하는 것을 목적으로 한다.
본 발명은 아날로그 필터에 관한 것으로, 예를 들어 △Σ변조 신호를 매끄럽게 하기 위한 필터로 사용하기에 바람직한 것이다.
도 1은 제1 실시예에 의한 아날로그 필터의 일 구성예를 나타내는 블록도이다.
도 2는 제1 실시예에 의한 아날로그 필터의 동작 원리를 설명하기 위한 도면이며, 합성곱(convolution) 연산의 실행 과정을 나타내는 도면이다.
도 3은 제1 실시예에 의한 아날로그 필터의 동작 원리를 설명하기 위한 도면이며, 합성곱 연산의 실행 과정에서 얻어지는 각 파형을 도시한 도면이다.
도 4는 단일의 구형파를 △Σ변조하고, 또 △Σ변조 신호에 대하여 아날로그 필터 처리를 실시한 경우의 각 파형을 도시한 도면이다.
도 5는 어떤 아날로그 신호를 0차 홀드한 디지털 신호에 대하여 △Σ변조 처리 및 아날로그 필터 처리를 행한 결과 얻어지는 파형의 예를 나타내는 도면이다.
도 6은 어떤 아날로그 신호를 0차 홀드한 디지털 신호에 대하여 △Σ변조 처리 및 아날로그 필터 처리를 행한 결과 얻어지는 파형의 다른 예를 나타내는 도면이다.
도 7은 제2 실시예에 의한 아날로그 필터의 일 구성예를 나타내는 블록도이다.
도 8은 제2 실시예에 의한 아날로그 필터의 동작 타이밍을 나타내는 타이밍차트이다.
도 9는 제2 실시예에서 이용하는 디지털 기본 파형을 도시한 도면이다.
도 10은 도 9의 디지털 기본 파형으로부터 생성되는 표본화 함수를 도시한 도면이다.
본 발명의 아날로그 필터는 △Σ변조된 개개의 이산 데이터에 대하여 오버샘플링 및 이동 평균 연산 또는 중첩 연산을 행함으로써 출력 파형의 포락선(包絡線)이 상기 △Σ변조된 개개의 이산 데이터의 샘플 값을 지나는 2차 곡선이 되도록 보간을 실행하는 아날로그 필터로서, 신호를 유지하는 수개 단(段)의 샘플 홀드 회로와 상기 수개 단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기를 포함하는 회로를 1세트의 처리 회로로 하여 복수 세트의 처리회로를 종속 접속하고, 상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수(段數)를 각각 다르게 한 것을 특징으로 한다.
본 발명의 다른 실시예에서는, 상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수가 상기 종속 접속의 후단으로 갈수록 작아지도록 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예서는, △Σ변조된 개개의 이산 데이터에 대하여 이동 평균 연산 또는 중첩 연산을 행함으로써 출력 파형의 포락선이 대칭 사다리꼴파가 되도록 보간을 실행하는 제1 연산처리부와, 상기 제1 연산처리부에서 구해진 상기 대칭 사다리꼴파 개개의 이산 데이터에 대하여 이동 평균 연산 또는 중첩 연산을 행함으로써 출력 파형의 포락선이 상기 △Σ변조된 개개의 이산 데이터의 샘플 값을 지나는 2차 곡선파가 되도록 보간을 실행하는 제2 연산 처리부를 구비하고, 상기 제1 연산처리부 및 상기 제2 연산처리부는 각각 신호를 유지하는 수개 단의 샘플 홀드 회로와, 상기 수개 단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기를 포함하는 회로를 1 세트의 처리회로로 하여 복수 세트의 처리 회로를 종속 접속하고, 상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수를 각각 다르게 구성한 것을 특징으로 한다.
본 발명의 또 다른 실시예에서는, △Σ변조된 개개의 이산 데이터에 대하여 이동 평균 연산 또는 중첩 연산을 행함으로써 출력 파형의 포락선이 대칭 사다리꼴파가 되도록 보간을 실행하는 제1 연산처리부와, 상기 제1 연산처리부에서 구해진 상기 대칭 사다리꼴파 개개의 이산 데이터에 대하여 이동 평균 연산 또는 중첩 연산을 행함으로써 출력 파형의 포락선이 상기 △Σ변조된 개개의 이산 데이터의 샘플 값을 지나는 2차 곡선파가 되도록 보간을 실행하는 제2 연산처리부를 구비하고, 상기 제1 연산처리부 및 상기 제2 연산처리부는 각각 신호를 유지하는 수개 단의 샘플 홀드회로, 상기 수개 단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기와 상기 가산기의 출력 신호를 1/2배 하는1/2 제산기(除算器)를 1 세트의 처리 회로로 하여 복수 세트의 처리 회로를 종속 접속하고, 상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수를 각각 다르게 한 것을 특징으로 한다.
본 발명의 또 다른 실시예에서는, 상기 제1 연산처리부 및 상기 제2 연산처리부의 각각에 있어서, 상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수가 상기 종속 접속의 후단으로 갈수록 작아지도록 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에서는, 상기 △Σ변조된 개개의 이산 데이터를 유한의 표본점에서 O에 수렴하는 유한대의 표본화 함수의 기준이 되는 디지털의 기본 파형에 따라서 가공하는 전처리부를 구비하고, 상기 전처리부의 출력 신호에 대하여 상기 이동 평균 연산 또는 중첩 연산을 행하는 것을 특징으로 한다.
본 발명의 다른 실시예에서는, 신호를 유지하는 2i단의 샘플 홀드 회로와, 상기 2i단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기를 포함하는 회로를 1 세트의 처리 회로로 하여 j 세트의 처리 회로를 종속 접속하고, 상기 j 세트의 처리 회로가 구비하는 상기 2i단의 샘플 홀드 회로의 단수를 각각 i = j-1, j-2, …, 1, 0 으로 한 제1 연산처리부와, 상기 제1 연산처리부와 동일하게 구성한 제2 연산처리부를 구비하고, 상기 제1 연산처리부 및 상기 제2 연산처리부를 종속 접속하여 구성한 것을 특징으로 한다.
본 발명의 또 다른 실시예에서는, 신호를 유지하는 2i단의 샘플 홀드 회로, 상기 2i단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기 및 상기 가산기의 출력 신호를 1/2배 하는 1/2 제산기를 1 세트의 처리 회로로 하여, j 세트의 처리 회로를 종속 접속하고, 상기 j 세트의 처리 회로가 구비하는 상기 2i단의 샘플 홀드 회로의 단수를 각각 i = j-1, j-2, ..., 1, 0 으로 한 제1 연산처리부와, 상기 제1 연산처리부와 동일하게 구성한 제2 연산처리부를 구비하고, 상기 제1 연산처리부 및 상기 제2 연산처리부를 종속 접속하여 구성한 것을 특징으로 한다.
본 발명의 또 다른 실시예에서는, 상기 제2 연산처리부의 출력 신호를 유지하는1단의 샘플 홀드 회로, 상기 1단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기, 및 상기 가산기의 출력 신호를 1/2배 하는 1/2 제산기를 추가로 구비한 것을 특징으로 한다.
본 발명의 또 다른 실시예에서는, 상기 △Σ변조된 개개의 이산 데이터를 유한의 표본점에서 0에 수렴하는 유한대의 표본화 함수의 기준이 되는 디지털의 기본 파형에 따라서 가공하는 전처리부와, 신호를 유지하는 2i단의 샘플 홀드 회로, 상기 2i단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기를 포함하는 회로를 1 세트의 처리 회로로 하여 j 세트의 처리 회로를 종속 접속하고, 상기 j 세트의 처리 회로가 구비하는 상기 2i단의 샘플 홀드 회로의 단수를 각각 i = j-1, j-2, ..., 1, 0 으로 한 제1 연산처리부와, 상기 제1 연산처리부와 동일하게 구성한 제2 연산처리부를 구비하고, 상기 전처리부, 상기 제1 연산처리부 및 상기 제2 연산처리부를 종속 접속하여 구성한 것을 특징으로 한다.
본 발명은 상기 기술수단으로 이루어지기 때문에, 오버샘플링과 이동 평균 연산 또는 중첩 연산에 의해, 유한의 표본점에서 0 값에 수렴하는 유한대의 표본화 함수를 필터 출력의 포락선으로 하여 △Σ변조된 이산데이터를 보간할 수 있고, 저역 통과 필터의 위상 왜곡이나 sinc 함수 등에 의한 절단 오차의 발생을 없애 출력 파형에 왜곡이 없는 매끄러운 아날로그 신호를 얻을 수 있다. 따라서, 본 발명의 아날로그 필터를, 예를 들어 음향기기에 적용하면 종래의 음향기기에 비해 현저하게 음질의 향상을 도모할 수 있다.
또한, 본 발명에 의하면 이동 평균 연산 또는 중첩 연산을 실현하기 위하여 고려되는 보통의 구성에 비해, 샘플 홀드 회로의 단수와 가산기의 개수를 현저하게 줄일 수 있어 구성을 간소화할 수도 있다.
이하, 본 발명의 일 실시예를 도면에 따라 설명한다.
(제1 실시예)
제1 실시예에 의한 아날로그 필터는 △Σ변조된 2진 신호(1 비트 신호)에 대하여 소정의 배(倍) 오버샘플링과 이동 평균 연산 또는 중첩 연산(이하, 합성곱 연산이라 한다)을 행함으로써 보다 매끄럽고 왜곡이 적은 파형을 가지는 아날로그 신호를 얻는 것이다.
도 1은 본 실시예에 의한 아날로그 필터의 일 구성예를 나타내는 블록도이다. 도 2 및 도 3은 본 실시예에 의한 아날로그 필터의 동작 원리를 설명하기 위한 도면이다. 먼저, 도 2 및 도 3을 이용하여 동작 원리부터 설명한다.
도 2 및 도 3은 샘플링 주파수(f)에 의해서 결정되는 단위시간을 T(= 1/f)로 하고 시간폭 2nT(도 2에서는 n = 16으로 하고 있다), 진폭 1의 단일 구형파를 필터처리에 의하여 아날로그 신호로 변환하는 과정을 나타내고 있다.
도 2 (a)는 2n배 오버샘플링과 첫 번째 합성곱 연산의 처리예를 나타낸다. 도 2 (a) 중의 가장 위의 행에 나타내는 일련의 수치열은 시간폭 2nT, 진폭 1의 단일 구형파를 나타낸다. 이 구형파를 시간 T씩 시프트하여 n회 가산하면, 도 3 (a)와 같이 윗변(n+1)T, 아랫변(3n-1)T, 높이가 n인 대칭 사다리꼴파가 된다.
즉, 도 2 (a)의 가장 위에서 밑을 향하여 16행분의 수치열은 가장 위의 행에 나타내는 수치열을 하나씩 우측방향으로 시프트한 것이다. 도 2의 행 방향은 시간축을 나타내며, 수치열을 우측방향으로 시프트한다는 것은 가장 위의 행에 나타내는 수치열을 시간 T씩 서서히 지연시켜 가는 것에 대응한다. 또, 위에서 17행째의 수치열은 1∼16행째의 각 수치열을 대응하는 열끼리로 가산한 값이다. 이 17행째의 수치열은 도 3 (a)의 대칭 사다리꼴파를 나타내고 있다.
도 2 (b)는 두 번째 합성곱 연산의 처리예를 나타낸다. 도 2 (b) 중의 가장 위의 행에 나타내는 일련의 수치열은 도 2 (a)에 나타낸 첫 번째 합성곱 연산의 결과 얻어진 대칭 사다리꼴파를 나타낸다. 이 대칭 사다리꼴파를 또한 시간 T 씩 시프트하여 n 회 가산하면, 도 3 (b)와 같이 폭이 (4n+1)T, 진폭이 n2의 연속한 2차 곡선이 된다.
도 2 (c)는, 세 번째 합성곱 연산의 처리예를 나타낸다. 도 2 (c) 중의 가장 위의 행에 나타내는 일련의 수치열은 도 2 (b)에 나타낸 두 번째 합성곱 연산의 결과 얻어진 2차 곡선을 나타낸다. 이 2차 곡선을 또한 시간 T 만큼 시프트하여 1회 가산하면, 도 3 (c)와 같이 폭이 (4n+1)T, 진폭이 2n2의 연속한 2차 곡선이 된다.
이 도 3 (c)에 나타내는 함수는 전역에서 1회 미분 가능하고, 횡축에 따른 표본위치 t가 1에서 65 사이에 있을 때에 0 이외의 유한한 값을 가지고, 그 이외의영역에서는 값이 모두 0이 되는 유한대의 함수이다. 또, 도 3 (c)의 함수는 t = 33의 표본점에서만 극대값을 취하는 특징을 가진다.
이 도 3 (c)에 나타내는 2차 곡선의 진폭을 2n2으로 나눈 것이 필터 출력의 포락선이 된다. 이와 같이 동작하는 아날로그 필터에 △Σ변조 신호의 이산 데이터를 입력한 경우, 일련의 이산적인 입력 값에 비례한 진폭을 가지는 2차 곡선파가 시간 2nT씩 어긋나 합성되기 때문에, 그 필터 출력은 각각의 입력 값을 지나는 매끄러운 2차 보간 곡선이 된다.
종래 이용되고 있던 sinc 함수는 t = ±∞의 표본 점에서 O에 수렴하는 함수이기 때문에, 어떤 보간 위치에서의 보간 값을 정확하게 구하려고 하면, t = ±∞까지의 각 이산 데이터에 비례한 sinc 함수파를 구하여 합성해야 했다. 이것에 대하여, 본 실시예에서 필터 출력의 포락선으로서 이용하는 도 3 (c)의 함수는 t = 1, 65의 표본 점에서 0에 수렴하기 때문에, t = 1∼65의 범위 내에서의 이산 데이터만을 고려에 넣으면 된다.
따라서, 어떤 하나의 보간 값을 구하는 경우에는 한정된 수의 이산 데이터의 값만을 고려하면 되어 처리량을 대폭 삭감할 수 있다. 또한, t = 1∼65의 범위 외의 각 이산 데이터에 관해서는 원래 고려하여야 하지만 처리량이나 정밀도 등을 고려하여 무시하고 있는 것이 아니라, 이론적으로 고려할 필요가 없기 때문에 절단 오차는 발생하지 않다.
도 4는 단일의 구형파를 △Σ변조하고, 나아가 △Σ변조 신호에 대하여 전술한 아날로그 필터 처리를 실시한 경우의 각 파형을 도시한 도면이다. 도 4에서, 그래프 A는 어떤 아날로그 신호를 0차 홀드하여 생성한 구형파를 나타낸다. 이 구형파를 △Σ변조하면, 그래프 B와 같은 파형이 된다. 또한, 이 그래프 B의 파형에 대하여 전술한 아날로그 필터 처리를 실시하면, 그래프 C와 같은 매끄러운 아날로그 파형이 된다. 이 파형은 원래의 아날로그 신호의 파형과 대략 일치하고 있다.
다음에, 상기의 동작 원리를 실현하는 아날로그 필터의 구성예를 설명한다. 도 1에서, 아날로그 적분기(10)는 △Σ변조된 2진 신호(1비트 신호)를 입력하여 아날로그 적분하는 처리를 행한다. 즉, 전술한 바와 같이, △Σ변조 신호는 직전의 데이터에 대한 변화량을 부호화함으로써 코드화한 것이므로 적분을 행함으로써 각 샘플 점에서의 변화량의 데이터를 절대량의 데이터로 변환한다. 이 아날로그 적분기(10)는 기준 샘플링 주파수(f)를 2n배한 주파수 Fs의 클록에 따라서 동작함으로써 2n배의 오버샘플링을 실행한다.
본 실시예의 아날로그 필터(1)는 아날로그 적분기(10)의 출력 신호에 대하여 전술한 합성곱 연산을 실행한다. 도 1에 도시한 바와 같이, 본 실시예의 아날로그 필터(1)는 16단의 합성곱 연산[도 2 (a)에 나타낸 첫 번째 합성곱 연산]을 실행하는 제1 합성곱 연산부(2-1), 16단의 합성곱 연산[도 2 (b)에 나타낸 두 번째 합성곱 연산]을 실행하는 제2 합성곱 연산부(2-2), 2단의 합성곱 연산[도 2 (c)에 나타낸 세 번째 합성곱 연산]을 실행하는 제3 합성곱 연산부(2-3)를 구비하고 있다.
제1 합성곱 연산부(2-1)는 이하의 구성(11-1∼22-1)을 구비하고 있다. 제1 합성곱 연산부(2-1)의 가장 입력 측에 설치되어 있는 8단의 샘플홀드(S/H) 회로(11-1)는 아날로그 적분기(10)의 출력 신호를 주파수 Fs의 클록에 따라서 차례로 유지한다. 즉, 8단 S/H 회로(11-1)에 입력된 신호는 시간 T1= 8/Fs 분만큼 지연되어 출력된다. 아날로그 가산기(12-1)는, 8단 S/H 회로(11-1)의 입력 신호와 출력 신호를 가산한다. 1/2 제산기(13-1)는 상기 아날로그 가산기(12-1)의 출력 신호를 1/2배 한다. 이들 8단 S/H 회로(11-1), 아날로그 가산기(12-1) 및 1/2 제산기(13-1)에 의해 1 세트의 처리 회로가 구성된다.
4단 S/H 회로(14-1)는, 1/2 제산기(13-1)의 출력 신호를 주파수 Fs의 클록에 따라서 순차 유지한다. 즉, 4단 S/H 회로 14-1)에 입력된 신호는, 시간 T2 = 4/Fs 만큼 지연되어 출력된다. 아날로그 가산기(15-1)는, 4단 S/H 회로(14-1)의 입력 신호와 출력 신호를 가산한다. 1/2 제산기(16-1)는 상기 아날로그 가산기(15-1)의 출력 신호를1/2배 한다.
2단 S/H 회로(17-1)는 1/2 제산기(16-1)의 출력 신호를 주파수 Fs의 클록에 따라서 순차 유지한다. 즉, 2단 S/H 회로(17-1)에 입력된 신호는 시간 T3 = 2/Fs 만큼 지연되어 출력된다. 아날로그 가산기(18-1)는 2단 S/H 회로(17-1)의 입력 신호와 출력 신호를 가산한다. 1/2 제산기(19-1)는 상기 아날로그 가산기(18-1)의 출력신호를 1/2배 한다.
1단 S/H 회로(20-1)는, 1/2 제산기(19-1)의 출력 신호를 주파수 Fs의 클록에 따라서 유지한다. 즉, 1단 S/H 회로(20-1)에 입력된 신호는, 시간 T4 = 1/Fs 만큼 지연되어 출력된다. 아날로그 가산기(21-1)는, 1단 S/H 회로(20-1)의 입력 신호와 출력 신호를 가산한다. 1/2 제산기(22-1)는 상기 아날로그 가산기(21-1)의 출력 신호를 1/2배 한다.
제2 합성곱 연산부(2-2)는 상술한 제1 합성곱 연산부(2-1)와 동일한 구성 (11-2∼22-2)을 구비하고 있다. 즉, 동일 부호에 상이한 첨자 숫자를 붙인 것은 각각 대응하는 구성임을 나타내고 있다. 제2 합성곱 연산부(2-2)는 제1 합성곱 연산부(2-1)의 출력 신호에 대하여 상기 제1 합성곱 연산부(2-1)와 동일한 처리를 실행한다.
제3 합성곱 연산부(2-3)는 상술한 제1 합성곱 연산부(2-1)가 구비하는 구성 (11-1∼22-1) 중 최종 단과 동일한 구성, 즉, 1단 S/H 회로(20-3), 아날로그 가산기(21-3) 및 1/2 제산기(22-3) 을 구비하고 있다. 여기에서도, 동일 부호에 상이한 첨자 숫자를 붙인 것은 각각 대응하는 구성임을 나타내고 있다. 제3 합성곱 연산부(2-3)는 제2 합성곱 연산부(2-2)의 출력 신호에 대하여 상기 제1 합성곱 연산부(2-1)의 최종 단과 동일한 처리를 실행한다.
이와 같이, 예를 들어 제1 합성곱 연산부(2-1)에서는, 4개의 아날로그 가산기와 단수가 다른 4개의 S/H 회로를 종속적으로 배치하고, 전단의 가산 출력을 시프트홀드(S/H)함과 동시에, 그 S/H 회로의 입출력 신호를 2입력으로서 또한 후단에서 가산하는 처리를 반복한다. 이에 따라, 입력파를 시간 T씩 시프트하여 24= 16회 가산한 것과 동일한 연산을 할 수 있다.
제2 합성곱 연산부(2-2)에서도 마찬가지로, 입력파를 시간 T씩 시프트하여 24= 16회 가산한 것과 동일한 연산을 할 수 있다. 또, 제3 합성곱 연산부(2-3)에서는 입력파를 시간 T만큼 시프트하여 하나의 아날로그 가산기에 의해 1회 가산하는 연산을 할 수 있다.
따라서, 이와 같이 동작하는 아날로그 필터(1)에 △Σ변조 신호의 적분 값을 통과시킴으로써 일련의 △Σ변조파를 합성곱 연산하여 합성한 수치열이 차례로 얻어진다. 이 수치열에 의해 결정되는 아날로그 파형은 복수의 1/2 제산기에 의해서 진폭이1/2n2배되어 원래의 진폭과 동일하게 되어있다.
도 5는 어떤 아날로그 신호를 0차 홀드한 디지털 신호에 대하여 △Σ변조 처리 및 아날로그 필터 처리를 행한 결과 얻어지는 파형을 도시한 도면이다. 도 5에서, 그래프 A는 0차 홀드(hold)한 디지털 신호의 파형, 그래프 B는 △Σ변조 신호의 파형, 그래프 C는 아날로그 필터 처리 후의 아날로그 신호의 파형을 나타내고 있다. 그래프 C에 나타내는 아날로그 파형은 원래의 아날로그 신호의 파형과 대략일치한 매끄러운 파형이 되어있다.
이상과 같이, 본 실시예의 아날로그 필터(1)에서는, 도 2로써 원리를 설명한 오버샘플링과 합성곱 연산을 △Σ변조 신호에 대하여 실행하여, 유한 표본 점에서 0값에 수렴하는 도 3 (c)와 같은 파형을 필터 출력의 포락선으로서 보간함으로써, 저역 통과 필터의 위상 왜곡이나 sinc 함수 등에 의한 절단 오차가 발생하는 경우도 없이, 출력 파형에 왜곡이 없는 더욱 매끄러운 아날로그 신호를 재생할 수 있다.
또, 본 실시예의 아날로그 필터(1)에서는, 다단의 합성곱 연산을 행하기 위한 회로를, 8단, 4단, 2단, 1단으로 뒤로 갈수록 서서히 단수가 적어지는 S/H 회로, 각각의 S/H 회로의 입출력 신호를 가산하는 아날로그 가산기, 그리고 각 아날로그 가산기의 출력 신호를 1/2배 하는 1/2 제산기로 구성하고 있다.
도 2에 나타낸 합성곱 연산을 실현하기 위하여 고려되는 보통의 구성에서는, 예를 들어 첫 번째 합성곱 연산만으로 512(= 16 ×32)단의 S/H 회로와 15개의 아날로그 가산기가 필요하게 되지만, 도 1에 나타내는 제1 합성곱 연산부(2-1)에서는 15(= 8 + 4 + 2 + 1)단의 S/H 회로와 4개의 아날로그 가산기로 충분하다. 또, 제2 합성곱 연산부(2-2)도 15단의 S/H 회로와 4개의 아날로그 가산기로 충분하고, 제3 합성곱 연산부(2-2)에서는 1단의 S/H 회로와 1개의 아날로그 가산기만으로 충분하다. 이에 따라, 통상 구성한 경우에 비해 S/H 회로의 단수와 아날로그 가산기의 개수를 현저하게 줄일 수 있어, 구성을 매우 간단히 할 수 있다.
참고로 64배의 오버샘플링과 32단의 합성곱 연산을 행한 경우에 얻어지는 파형을 도 6에 나타낸다. 도 6에서, 그래프 A는 0차 홀드한 디지털 신호의 파형, 그래프 B는 △Σ변조 신호의 파형이며, 모두 도 5에 나타낸 것과 같다. 그래프 C'는 아날로그 필터 처리 후의 아날로그 신호의 파형을 나타내고 있다. 이 도 6의 그래프 C'에 나타내는 아날로그 파형은 도 5의 그래프 C에 나타내는 아날로그 파형과 비교하여 더욱 고주파 성분이 제거되어 단순화되어 있다. 필터의 사용 방법에도 관계되지만, 원래의 아날로그 신호의 재현성을 중시하는 경우에는 도 5의 파형 쪽이 바람직하다.
(제2 실시예)
다음에, 본 발명의 제2 실시예에 대하여 설명한다.
제2 실시예에 의한 아날로그 필터는 △Σ변조된 2진 신호(1비트 신호)에 대하여, 이하에 설명하는 소정의 표본화 함수에 대응한 디지털 기본 파형으로 가중하여, 그 출력 신호에 대하여 제1 실시예에서 설명한 합성곱 연산을 행함으로써 더욱 매끄러운 파형을 가지는 아날로그 신호를 얻는 것이다.
도 7은 본 실시예에 의한 아날로그 필터의 일 구성예를 나타내는 블록도, 도 8은 동작 타이밍을 나타내는 타이밍 차트이다. 또, 도 9는 디지털 기본 파형을 도시한 도면, 도 10은 이 디지털 기본 파형을 아날로그 필터 처리한 결과 얻어지는 파형을 도시한 도면이다. 먼저, 도 9 및 도 10을 이용하여 동작원리부터 설명한다.
도 9에 나타내는 디지털 기본 파형은 본 실시예의 아날로그 필터 처리를 행할 때에 사용하는 표본화 함수의 기본이 되는 것이다. 이 디지털 기본 파형은 기준 샘플링 주파수(f)를 소정 배(倍)한 주파수 Fs의 클록마다 데이터 값을 -1, 1, 8, 8, 1, -1로 변화시켜 작성한 것이다. 연산 과정의 도시는 생략하지만, 이러한 디지털 기본 파형에 대하여 도 2에서 설명한 것과 동일한 오버샘플링과 합성곱 연산을 행하면 그 출력 파형은 도 10과 같이 된다.
이 도 10에 나타내는 함수는 도 3 (c)에 나타낸 함수와 같이, 전역에서 1회 미분 가능하고, 횡축에 따른 표본 위치 t가 1에서 65 사이에 있을 때에 0 이외의 유한한 값을 가지고, 그 이외의 영역에서는 값이 모두 0이 되는 유한대의 함수이다. 또, 도 10의 함수는 t = 33의 표본 점에서만 극대값을 갖고, t = 1, 17, 49, 65의 4개의 표본 점에서 0이 되는 특징을 가지는 함수이며, 매끄러운 아날로그 파형의 신호를 얻기 위하여 필요한 샘플 점은 모두 통과한다.
이와 같이, 도 10에 나타내는 함수는 표본화 함수로서, 전역에서 1회 미분 가능하고, 또 표본 위치 t = 1, 65에서 0에 수렴하는 유한대의 함수이다. 따라서, 이 도 10의 표본화 함수를 필터 출력의 포락선으로서 이용하고, △Σ변조 신호의 각 이산 데이터에 기초하는 중합(superimpose)을 행함으로써, 이산 데이터 사이의 값을 1회 미분 가능한 함수를 이용하여 보간할 수 있다. 또한, 절단 오차가 발생하는 경우가 없기 때문에, 출력 파형의 왜곡을 방지할 수도 있다.
다음에, 상기의 동작 원리를 실현하는 아날로그 필터의 구성예를 설명한다. 도 7에서, 신호 변환부(30)는 △Σ변조된 2진 신호(1비트 신호)를 2비트의 차동 디지털 신호로 변환하는 처리를 행한다. 이 신호 변환부(30)는 기준 샘플링주파수(f)를 소정 배한 주파수 Fs의 클록에 따라서 동작한다. 신호 변환부(30)의 출력단에는 3개의 플립플롭(31-1, 31-2, 3l-3)이 설치되어 있다. 각 플립플롭(31-1, 31-2, 31-3)은 2비트의 차동 디지털 신호를 주파수 Fs의 클록에 따라서 순차 유지하는 플립플롭을 32단씩 구비하고 있고, 입력된 신호가 시간 T0= 32/Fs만큼 지연되어 출력된다.
상기 신호 변환부(30) 및 각 플립플롭(31-1, 31-2, 31-3)의 출력에는, 4개의 읽기/쓰기 메모리(read/write memory)(32-1, 32-2, 32-3, 32-4)가 접속되어 있다. 즉, 신호 변환부(3O)의 출력에는 제1 읽기/쓰기 메모리(32-1)가 접속되고, 제1 플립플롭(31-1)의 출력에는 제2 읽기/쓰기 메모리(32-2)가 접속되며, 제2 플립플롭(31-2)의 출력에는 제3 읽기/쓰기 메모리(32-3)가 접속되고, 제3 플립플롭(31-3)의 출력에는 제4 읽기/쓰기 메모리(32-4)가 접속되어 있다.
각 읽기/쓰기 메모리(32-1, 32-2, 32-3, 32-4)는 2비트의 차동 디지털 신호를 32스텝만큼 기억하는 영역을 가지며, 입력되는 차동 디지털 신호를 주파수 Fs의 클록에 따라서 기록하고, 2배 주파수 2Fs의 클록에 따라서 판독하도록 구성되어 있다.
이들 읽기/쓰기 메모리(32-1, 32-2, 32-3, 32-4)의 출력단에는 2개의 극성전환/데이터·셀렉터(33-1, 33-2)가 설치되어 있다. 즉, 제1 및 제2 읽기/쓰기 메모리(32-1, 32-2)의 출력단에 제1 극성전환/데이터·셀렉터(33-1)이 접속되고, 제3 및 제4 읽기/쓰기 메모리(32-3, 32-4)의 출력단에 제2 극성전환/데이터·셀렉터(33-2)가 접속되어 있다.
각 극성전환/데이터·셀렉터(33-1, 33-2)는 각각 2개의 읽기/쓰기 메모리로부터 입력되는 차동 디지털 신호의 정부(正負)의 극성을 소정 타이밍에서 전환함과 동시에, 어느 신호를 선택하여 출력하는 처리를 행한다. 각 극성전환/데이터·셀렉터(33-1, 33-2)로부터 출력된 신호는 각각 적분 효과를 수반한 A/D 변환 처리를 행하는 제1 및 제3 적분형 디지털/아날로그 변환기(34-1, 34-3)에 입력된다.
제1 및 제3 적분형 디지털/아날로그 변환기(34-1, 34-3)는 상기 제1 및 제2 극성전환/데이터·셀렉터(33-1, 33-2)로부터 출력된 차동 디지털 신호를 아날로그 신호로 변환하는 처리를 행한다. 또, 제2 적분형 디지털/아날로그 변환기(34-2)는 상기 제1 플립플롭(31-1)으로부터 출력된 차동 디지털 신호를 아날로그 신호로 변환하는 처리를 행한다.
도 8은 입력된 △Σ변조 신호를 처리하여 3개의 적분형 디지털/아날로그 변환기(34-1, 34-2, 34-3)에 차동 디지털 신호를 입력하기까지의 동작 타이밍을 나타내는 타이밍 차트이다.
도 8 (a)는 입력 데이터의 예를 나타내는 도면이다. 여기서는, a∼g 데이터열이 순차로 입력된 경우를 상정하고 있다(a∼g는 진폭의 크기를 나타낸다).
도 8 (b)는 메인 데이터(main data) 및 서브1∼서브4 데이터의 기록 및 판독 타이밍을 도시한 도면이다. 여기에서, 메인 데이터는 제1 플립플롭(31-1)으로부터 제2 적분형 디지털/아날로그 변환기(34-2)에 출력되는 데이터를 말하고, 서브1∼서브4 데이터는 각 읽기/쓰기 메모리(32-1, 32-2, 32-3, 32-4)에 입출력되는 데이터를 말하는 것으로 한다.
도 8 (b) 및 도 8 (c)에 도시한 바와 같이, 데이터 a는, 시각 t1에서 주파수 Fs의 클록에 따라서 제1 읽기/쓰기 메모리(32-1)에 기록되고, 다음 시각 t2에서 2배 주파수 2Fs의 클록에 따라서 제1 읽기/쓰기 메모리(32-2)에서 2회 판독되며, 서브1 데이터로서 제1 극성전환/데이터·셀렉터(33-1)에 입력된다.
다음 시각 t3에서는 신호 INH가 제1 읽기/쓰기 메모리(32-1)에 입력되어 데이터의 입출력이 일시 중지된다. 또, 이 시각 t3에서는, 제1 플립플롭(31-1)으로부터 지연을 받은 데이터 a가 판독되고, 메인 데이터로서 제2 적분형 디지털/아날로그 변환기 (34-2)에 입력된다. 그리고, 다음 시각 t4에서 다시 2배 주파수 2Fs의 클록에 따라서 제1 읽기/쓰기 메모리(32-1)로부터 데이터 a가 2회 판독되고, 서브1 데이터로서 제1 극성전환/데이터·셀렉터(33-1)에 입력된다.
이에 따라, 제1 극성전환/데이터·셀렉터(33-1)에는 시각 t2로부터 t4에 걸쳐 2배 주파수 2Fs의 클록에 따라서 데이터 a가 4회 입력된다. 이 때 제1 극성전환/데이터·셀렉터(33-1)는, 두 번째 및 세 번째 입력된 데이터 a에 대하여 극성을 반전시키는 처리를 하고, 그 결과를 제1 적분형 디지털/아날로그 변환기(34-1)에 출력한다. 이에 따라, 제1 적분형 디지털/아날로그 변환기(34-1)에는, -a, a, a, -a 와 같은 순서로 데이터 a가 입력된다.
또, 도 8 (b) 및 도 8 (d)에 도시한 바와 같이, 데이터 b는 시각 t2에서 주파수 Fs의 클록에 따라서 제2 읽기/쓰기 메모리(32-2)에 기록되고, 다음 시각 t3에서 2배 주파수 2Fs의 클록에 따라서 제2 읽기/쓰기 메모리(32-2)로부터 2회 판독되며, 서브2 데이터(sub 2 data)로서 제1 극성 전환/데이터·셀렉터(33-1)에 입력된다.
다음 시각 t4에서는 신호 INH가 제2 읽기/쓰기 메모리(32-2)에 입력되어 데이터의 입출력이 일시 중지된다. 또, 이 시각 t4에서는 제1 플립플롭(31-1)에서 지연된 데이터 b가 판독되고, 메인 데이터로서 제2 적분형 디지털/아날로그 변환기(34-2)에 입력된다. 그리고, 다음 시각 t5에서 다시 2배 주파수 2Fs의 클록에 따라서 제2 읽기/쓰기 메모리(32-2)로부터 데이터 b가 2회 판독되어 서브2 데이터로서 제1극성 전환/데이터·셀렉터(33-1)에 입력된다.
이에 따라, 제1 극성전환/데이터·셀렉터(33-1)에는 시각 t3로부터 t5에 걸쳐 2배 주파수 2Fs의 클록에 따라서 데이터 b가 4회 입력된다. 이 때 제1 극성전환/데이터·셀렉터(33-1)는 두 번째 및 세 번째 입력된 데이터 b에 대하여 극성을 반전시키는 처리를 하고, 그 결과를 제1 적분형 디지털/아날로그 변환기(34-1)에 출력한다. 이에 따라, 제1 적분형 디지털/아날로그 변환기(34-1)에는, -b, b, b, -b 와 같은 순서로 데이터 b가 입력된다.
또, 도 8 (b) 및 도 8 (e)에 도시한 바와 같이, 데이터 c는 시각 t3에서 주파수 Fs의 클록에 따라서 제3 읽기/쓰기 메모리(32-3)에 기록되고, 다음 시각 t4에서 2배 주파수 2Fs의 클록에 따라서 제3 읽기/쓰기 메모리(32-3)로부터 2회 판독되며, 서브3 데이터(sub 3 data)로서 제2 극성 전환/데이터·셀렉터(33-2)에 입력된다.
다음 시각 t5에서는 신호 INH가 제3 읽기/쓰기 메모리(32-3)에 입력되어 데이터의 입출력이 일시 중지된다. 또, 이 시각 t5에서는 제1 플립플롭(31-1)에서 지연된 데이터 c가 판독되고, 메인 데이터로서 제2 적분형 디지털/아날로그 변환기(34-2)에 입력된다. 그리고, 다음 시각 t6에서 다시 2배 주파수 2Fs의 클록에 따라서제3 읽기/쓰기 메모리(32-3)로부터 데이터 c가 2회 판독되어 서브3 데이터로서 제2 극성 전환/데이터·셀렉터(33-2)에 입력된다.
이에 따라, 제2 극성전환/데이터·셀렉터(33-2)에는 시각 t4로부터 t6에 걸쳐 2배 주파수 2Fs의 클록에 따라서 데이터 c가 4회 입력된다. 이 때 제2 극성전환/데이터·셀렉터(33-2)는 두 번째 및 세 번째 입력된 데이터 c에 대하여 극성을 반전시키는 처리를 하고, 그 결과를 제3 적분형 디지털/아날로그 변환기(34-3)에 출력한다. 이에 따라, 제3 적분형 디지털/아날로그 변환기(34-3)에는 -c, c, c, -c 와 같은 순서로 데이터 b가 입력된다.
또, 도 8 (b) 및 도 8 (f)에 도시한 바와 같이, 데이터 d는 시각 t4에서 주파수 Fs의 클록에 따라서 제4 읽기/쓰기 메모리(32-4)에 기록되고, 다음 시각 t5에서 2배 주파수 2Fs의 클록에 따라서 제4 읽기/쓰기 메모리(32-4)로부터 2회 판독되며, 서브4 데이터로서 제2 극성 전환/데이터·셀렉터(33-2)에 입력된다.
다음 시각 t6에서는 신호 INH가 제4 읽기/쓰기 메모리(32-4)에 입력되어 데이터의 입출력이 일시 중지된다. 또, 이 시각 t6에서는 제1 플립플롭(31-1)에서 지연된 데이터 d가 판독되고, 메인 데이터로서 제2 적분형 디지털/아날로그 변환기(34-2)에 입력된다. 그리고, 다음 시각 t7에서 다시 2배 주파수 2Fs의 클록에 따라서제4 읽기/쓰기 메모리(32-4)로부터 데이터 d가 2회 판독되어 서브4 데이터로서 제2 극성 전환/데이터·셀렉터(33-2)에 입력된다.
이에 따라, 제2 극성전환/데이터·셀렉터(33-2)에는 시각 t5로부터 t7에 걸쳐 2배 주파수 2Fs의 클록에 따라서 데이터 d가 4회 입력된다. 이 때 제2 극성전환/데이터·셀렉터(33-2)는 두 번째 및 세 번째 입력된 데이터 d에 대하여 극성을 반전시키는 처리를 하고, 그 결과를 제3 적분형 디지털/아날로그 변환기(34-3)에 출력한다. 이에 따라, 제3 적분형 디지털/아날로그 변환기(34-3)에는 -d, d, d, -d 와 같은 순서로 데이터 d가 입력된다.
이후 데이터 e, f, g, ...... 에 대하여도 마찬가지로, 메인 데이터 및 서브1 ∼서브4 데이터의 판독이 순차적으로 이루어진다. 또한 극성전환 처리도 동일하게 이루어진다.
이상의 처리에 의해, 예를 들어 시각 t4 타이밍에서는 제1 적분형 디지털/아날로그 변환기(34-1)에 2Fs 주기의 데이터 열 a, -a가 입력되고, 제2 적분형 디지털/아날로그 변환기(34-2)에 Fs 주기의 데이터 b가 입력되고, 제3 적분형 디지털/아날로그 변환기(34-3)에 2Fs 주기의 데이터 열 -c, c가 입력된다.
가중(weighted) 아날로그 가산기(35)는 각 적분형 디지털/아날로그 변환기(34-1, 34-2, 34-3)로부터 출력된 아날로그 신호를 가중하면서 가산한다. 여기에서는 제1 적분형 디지털/아날로그 변환기(34-1)에, 제2 적분형 디지털/아날로그 변환기(34-2), 제3 적분형 디지털/아날로그 변환기(34-3)의 출력신호에 대하여 1 : 8 : 1이 되도록 가중한다.
이렇게 함으로써, △Σ변조된 2진 신호의 값에 따른 진폭을 갖는 아날로그 기본파형이 얻어진다. 예를 들어 전술한 시각 t4 타이밍에서는 각 적분형 디지털/아날로그 변환기(34-1, 34-2, 34-3)에 입력되는 데이터 값 a, b, c에 따른 진폭을 갖는 기본 데이터 파형(-a, a, 8b, 8b, c, -c)에 대응하는 아날로그 파형이 얻어진다.
이 가중 아날로그 가산기(35) 후단에는 아날로그 필터(1)가 접속되어 있다. 아날로그 필터(1)는 도 1에 나타낸 것과 동일하게 구성되어 있다. 그리고 가중 아날로그 가산기(35)로부터 출력되는 기본 파형에 대하여 제1 실시예에서 설명한 합성곱 연산을 실행한다.
상술한 바와 같이, 본 실시예의 아날로그 필터(1)는 유한 표본점에서 0 값에 수렴하는 도 3 (c)와 같은 파형을 필터 출력의 포락선으로서 보간하는 것이므로 저역 통과 필터의 위상 왜곡이나 sinc 함수 등에 의한 절단 오차가 발생하지도 않으며 출력파형에 왜곡이 없는 더욱 매끄러운 아날로그 신호를 재생할 수 있다.
더욱이, 본 실시예에서는 △Σ변조 신호의 이산 데이터를 도 10에 도시한 바와 같은 유한대의 표본화 함수의 기준이 되는 기본 디지털 파형에 따라서 가공하도록 하므로 더 한층 매끄러운 아날로운 신호를 재생할 수 있다. 따라서, 이것을 음성 재생 장치에 응용한 경우에는 통상의 CD 재생과는 달리 신장이 있는 재생 음성을 얻을 수 있다.
또, 상기 실시예에서는 합성곱 연산의 예로서 16단의 합성곱 연산을 두 번 행한 후, 2단의 합성곱 연산을 행하는 예에 대하여 설명하였지만 본 발명은 이 예에 한정되는 것은 아니다. 예를 들어 16단의 합성곱을 두 번만 하고, 최후의 2단의 합성곱 연산을 하지 않도록 하여도 어느 정도 매끄러운 아날로그 파형을 얻을 수 있다. 또한, 예를 들어 2단의 합성곱 연산을 세 번 행한 후, 8단의 합성곱 연산을 한 번 행하는 등 임의 단의 합성곱 연산을 임의로 조합하여 행하는 것도 가능하다.
또, 상기 실시예에서는 복수 아날로그 가산기 출력단에 1/2 제산기를 각각 설치하는 구성으로 하였으나, 수 개 또는 1/2 제산기 전부를 한 곳에 모아 설치할 수도 있다. 예를 들어 제1 및 제2 합성곱 연산부(2-1, 2-2)의 최종단에 각각 1/16 제산기를 하나씩 설치하거나 제3 합성곱 연산부(2-3)의 최종단에 1/2n2제산기를 하나 설치할 수도 있다. 이 경우는 S/H 회로와 아날로그 가산기로 1 세트의 처리 회로가 구성된다.
또한, 상기 실시예에서는 2i단의 S/H 회로와 아날로그 가산기를 포함하는 회로를 1 세트의 처리 회로로 하여 j 세트의 처리 회로를 종속 접속하고, 2i단의 S/H 회로의 단 수를 각각 i = j-1, j-2, ..., 1, 0과 같이 후단으로 갈수록 서서히작아지도록 구성하였지만 이 예로 한정되는 것은 아니다. 예를 들어, 2i단의 S/H 회로의 단수가 각각 i = 0, 1, ..., j-2, j-1과 같이 후단으로 갈수록 서서히 커지도록 배치하거나 불규칙하게 배치할 수도 있다.
기타, 이상에서 설명한 각 실시예는 모두 본 발명을 실시함에 있어 구체화한 것의 일례를 나타낸 것에 불과하고, 이것들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서 안된다. 즉, 본 발명의 사상 또는 그 주요 특징으로부터 일탈하지 않고 다양한 형태로 실시할 수 있다.
본 발명은 △Σ변조 출력에 대한 최적의 아날로그 필터, 즉 출력 파형의 왜곡이 적고 구성이 간단한 아날로그 필터를 실현하는 데 유용하다.

Claims (13)

  1. △Σ변조된 개개의 이산 데이터에 대하여 오버샘플링(oversampling) 및 이동 평균 연산 또는 중첩 연산을 행함으로써 출력 파형의 포락선(包絡線)이 상기 △Σ변조된 개개의 이산 데이터의 샘플 값을 지나는 2차 곡선이 되도록 보간을 실행하는 아날로그 필터로서,
    신호를 유지하는 수개 단(數段)의 샘플 홀드 회로와 상기 수개 단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기를 포함하는 회로를 1세트의 처리 회로로 하여 복수 세트의 처리 회로를 종속 접속하고, 상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수(段數)를 각각 다르게 한
    아날로그 필터.
  2. 제1항에서,
    상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수가 상기 종속 접속의 후단으로 갈수록 작아지도록 구성되는 아날로그 필터.
  3. △Σ변조된 개개의 이산 데이터에 대하여 이동 평균 연산 또는 중첩 연산을 행함으로써 출력 파형의 포락선이 대칭 사다리꼴파가 되도록 보간을 실행하는 제1 연산처리부, 및
    상기 제1 연산처리부에서 구해진 상기 대칭 사다리꼴파의 개개의 이산 데이터에 대하여 이동 평균 연산 또는 중첩 연산을 행함으로써 출력 파형의 포락선이 상기 △Σ변조된 개개의 이산 데이터의 샘플 값을 지나는 2차 곡선파가 되도록 보간을 실행하는 제2 연산 처리부
    를 구비하고,
    상기 제1 연산처리부 및 상기 제2 연산처리부는 각각 신호를 유지하는 수개 단의 샘플 홀드 회로와 상기 수개 단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기를 포함하는 회로를 1 세트의 처리회로로 하여 복수 세트의 처리 회로를 종속 접속하고,
    상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수를 각각 다르게 구성되는
    아날로그 필터.
  4. △Σ변조된 개개의 이산 데이터에 대하여 이동 평균 연산 또는 중첩 연산을 행함으로써 출력 파형의 포락선이 대칭 사다리꼴파가 되도록 보간을 실행하는 제1 연산처리부, 및
    상기 제1 연산처리부에서 구해진 상기 대칭 사다리꼴파의 개개의 이산 데이터에 대하여 이동 평균 연산 또는 중첩 연산을 행함으로써 출력 파형의 포락선이 상기 △Σ변조된 개개의 이산 데이터의 샘플 값을 지나는 2차 곡선파가 되도록 보간을 실행하는 제2 연산처리부
    를 구비하고,
    상기 제1 연산처리부 및 상기 제2 연산처리부는 각각 신호를 유지하는 수개 단의 샘플 홀드회로, 상기 수개 단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기, 및 상기 가산기의 출력 신호를 1/2배 하는 1/2 제산기(除算器)를 1 세트의 처리 회로로 하여 복수 세트의 처리 회로를 종속 접속하고,
    상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수를 각각 다르게 한
    아날로그 필터.
  5. 제3항에서,
    상기 제1 연산처리부 및 상기 제2 연산처리부의 각각에서, 상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수는 상기 종속 접속의 후단으로 갈수록 작아지도록 구성되는 아날로그 필터.
  6. 제4항에서,
    상기 제1 연산처리부 및 상기 제2 연산처리부의 각각에서, 상기 복수 세트의 처리 회로가 구비하는 상기 수개 단의 샘플 홀드 회로의 단수가 상기 종속 접속의 후단으로 갈수록 작아지도록 구성되는 아날로그 필터.
  7. 제1항에서,
    상기 △Σ변조된 개개의 이산 데이터를 유한의 표본점에서 O에 수렴하는 유한대의 표본화 함수의 기준이 되는 디지털의 기본 파형에 따라서 가공하는 전처리부를 구비하고, 상기 전처리부의 출력 신호에 대하여 상기 이동 평균 연산 또는 중첩 연산을 행하는 아날로그 필터.
  8. 제3항에서,
    상기 △Σ변조된 개개의 이산 데이터를 유한의 표본점에서 O에 수렴하는 유한대의 표본화 함수의 기준이 되는 디지털의 기본 파형에 따라서 가공하는 전처리부를 구비하고, 상기 전처리부의 출력 신호에 대하여 상기 이동 평균 연산 또는 중첩 연산을 행하는 아날로그 필터.
  9. 제4항에서,
    상기 △Σ변조된 개개의 이산 데이터를 유한의 표본점에서 O에 수렴하는 유한대의 표본화 함수의 기준이 되는 디지털의 기본 파형에 따라서 가공하는 전처리부를 구비하고, 상기 전처리부의 출력 신호에 대하여 상기 이동 평균 연산 또는 중첩 연산을 행하는 아날로그 필터.
  10. 신호를 유지하는 2i단의 샘플 홀드 회로와 상기 2i단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기를 포함하는 회로를 1 세트의 처리 회로로 하여 j 세트의 처리 회로를 종속 접속하고, 상기 j 세트의 처리 회로가 구비하는 상기 2i단의 샘플 홀드 회로의 단수를 각각 i = j-1, j-2, ..., 1, 0으로 한 제1 연산처리부, 및
    상기 제1 연산처리부와 동일하게 구성한 제2 연산처리부
    를 구비하고,
    상기 제1 연산처리부 및 상기 제2 연산처리부를 종속 접속하여 구성되는
    아날로그 필터.
  11. 신호를 유지하는 2i단의 샘플 홀드 회로, 상기 2i단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기 및 상기 가산기의 출력 신호를 1/2배 하는 1/2 제산기를 1 세트의 처리 회로로 하여 j 세트의 처리 회로를 종속 접속하고, 상기 j 세트의 처리 회로가 구비하는 상기 2i단의 샘플 홀드 회로의 단수를 각각 i = j-1, j-2, ..., 1, 0 으로 한 제1 연산처리부, 및
    상기 제1 연산처리부와 동일하게 구성한 제2 연산처리부
    를 구비하고,
    상기 제1 연산처리부 및 상기 제2 연산처리부를 종속 접속하여 구성되는
    아날로그 필터.
  12. 제11항에서,
    상기 제2 연산처리부의 출력 신호를 유지하는 1단의 샘플 홀드 회로, 상기 1단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기, 및 상기 가산기의 출력 신호를 1/2배 하는 1/2 제산기를 더 구비한 아날로그 필터.
  13. △Σ변조된 개개의 이산 데이터를 유한의 표본점에서 0에 수렴하는 유한대의 표본화 함수의 기준이 되는 디지털의 기본 파형에 따라서 가공하는 전처리부,
    신호를 유지하는 2i단의 샘플 홀드 회로, 상기 2i단의 샘플 홀드 회로에의 입력 신호와 출력 신호를 가산하는 가산기를 포함하는 회로를 1 세트의 처리 회로로 하여 j 세트의 처리 회로를 종속 접속하고, 상기 j 세트의 처리 회로가 구비하는 상기 2i단의 샘플 홀드 회로의 단수를 각각 i = j-1, j-2, ..., 1, 0 으로 한 제1 연산처리부, 및
    상기 제1 연산처리부와 동일하게 구성한 제2 연산처리부
    를 구비하고,
    상기 전처리부, 상기 제1 연산처리부 및 상기 제2 연산처리부를 종속 접속하여 구성되는
    아날로그 필터.
KR1020027010133A 2000-12-07 2001-12-06 아날로그 필터 KR100789892B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000372222A JP2002176395A (ja) 2000-12-07 2000-12-07 アナログフィルタ
JPJP-P-2000-00372222 2000-12-07

Publications (2)

Publication Number Publication Date
KR20020074502A true KR20020074502A (ko) 2002-09-30
KR100789892B1 KR100789892B1 (ko) 2007-12-28

Family

ID=18841802

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027010133A KR100789892B1 (ko) 2000-12-07 2001-12-06 아날로그 필터

Country Status (7)

Country Link
US (1) US20060190520A1 (ko)
EP (1) EP1353461A4 (ko)
JP (1) JP2002176395A (ko)
KR (1) KR100789892B1 (ko)
CN (1) CN1215664C (ko)
TW (1) TW530463B (ko)
WO (1) WO2002047296A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4568074B2 (ja) * 2004-10-06 2010-10-27 株式会社東芝 超音波診断装置および送信装置
KR101531419B1 (ko) 2008-02-01 2015-06-24 엘지전자 주식회사 시간동기 타이머의 만료 시 상향링크 ｈａｒｑ의 동작 방법
CN101499282B (zh) * 2008-02-03 2012-03-07 深圳艾科创新微电子有限公司 一种语音模数转换方法及装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979701A (en) * 1975-06-17 1976-09-07 Communications Satellite Corporation (Comsat) Non-recursive digital filter employing simple coefficients
US4528598A (en) * 1983-04-08 1985-07-09 Ampex Corporation Chrominance inverting all-pass filter
JPS63211912A (ja) * 1987-02-27 1988-09-05 Nec Home Electronics Ltd デイジタル・ロ−カツト・フイルタ
FR2613153B1 (fr) * 1987-03-26 1989-06-23 Alcatel Thomson Faisceaux Filtre numerique fonctionnant a frequence intermediaire
JP2929807B2 (ja) * 1991-06-07 1999-08-03 日本電気株式会社 ディジタルフィルタ
US6035320A (en) * 1995-01-04 2000-03-07 Texas Instruments Incorporated Fir filter architecture
JPH08330957A (ja) * 1995-06-01 1996-12-13 Kenwood Corp Ｄ／ａ変換装置
JPH09307403A (ja) * 1996-05-14 1997-11-28 Mitsubishi Electric Corp ディジタルフィルタ
JP3399768B2 (ja) * 1997-02-20 2003-04-21 シャープ株式会社 信号伝送装置
JP3527133B2 (ja) * 1999-04-15 2004-05-17 シャープ株式会社 １ビット信号再生装置
WO2000068826A1 (fr) * 1999-05-11 2000-11-16 Sakai, Yasue Circuit d'interpolation

Also Published As

Publication number Publication date
WO2002047296A1 (fr) 2002-06-13
US20060190520A1 (en) 2006-08-24
JP2002176395A (ja) 2002-06-21
EP1353461A4 (en) 2005-05-25
EP1353461A1 (en) 2003-10-15
CN1215664C (zh) 2005-08-17
TW530463B (en) 2003-05-01
CN1397115A (zh) 2003-02-12
KR100789892B1 (ko) 2007-12-28

Similar Documents

Publication Publication Date Title
US5696708A (en) Digital filter with decimated frequency response
EP0337458B1 (en) Apparatus for synthesizing analog signals in PCM
EP0137464A2 (en) A digital signal processing apparatus having a digital filter
US4852035A (en) Simple coefficient half-bandwidth digital filter for video data compression
US4893265A (en) Rate conversion digital filter
KR100789892B1 (ko) 아날로그 필터
US6515608B1 (en) Digital-analog converter and method, and data interpolation device and method
JPS60251733A (ja) デイジタル信号伝送装置
US7085799B2 (en) Analog filter suitable for smoothing a ΔΣ-modulated signal
JPH057903B2 (ko)
JPH0865107A (ja) ディジタル補間フィルタ回路
JP2001036409A (ja) Ｄ／ａ変換器
JP2929807B2 (ja) ディジタルフィルタ
JP3322030B2 (ja) サンプリングレート変換装置
JP2002366539A (ja) データ補間装置および方法、標本化関数生成装置、データ補間プログラム、記録媒体
KR20030005307A (ko) 보간 함수 생성 장치 및 방법, 디지털-아날로그 변환장치, 데이터 보간 장치, 프로그램 및 기록 매체
JP2002300007A (ja) サンプリング周波数変換装置
JP3258938B2 (ja) デシメーションフィルタ
JP2628506B2 (ja) ディジタルフィルタ
JPH04150416A (ja) ディジタル・アナログ変換器
JPS62287716A (ja) アナログ・デジタル変換器
JPS63299511A (ja) ディジタルフィルタ装置
JPH0837444A (ja) オーバサンプルディジタルフィルタ
JPH06314954A (ja) オーバーサンプリング回路
Roza Recursive bitstream conversion

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee