WO2002047296A1 - Filtre analogique - Google Patents

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WO2002047296A1
WO2002047296A1 PCT/JP2001/010670 JP0110670W WO0247296A1 WO 2002047296 A1 WO2002047296 A1 WO 2002047296A1 JP 0110670 W JP0110670 W JP 0110670W WO 0247296 A1 WO0247296 A1 WO 0247296A1
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WO
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processing unit
sample
circuits
arithmetic processing
signal
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Application number
PCT/JP2001/010670
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English (en)
French (fr)
Inventor
Yukio Koyanagi
Original Assignee
Sakai, Yasue
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to EP01270028A priority patent/EP1353461A4/en
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Priority to US11/381,091 priority patent/US20060190520A1/en

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0248—Filters characterised by a particular frequency response or filtering method
    • H03H17/026—Averaging filters

Definitions

  • the present invention relates to an analog filter, and is suitable for use in, for example, a filter for smoothing a ⁇ modulation signal.
  • Modulation is performed by encoding the amount of change from the immediately preceding data to the data at each sample point sampled at each timing of a predetermined sampling frequency when converting an analog signal to a digital signal.
  • This is a method for converting analog signals into codes. That is, in the ⁇ modulation, the amplitude component of the analog signal is represented by only two values (one bit).
  • This modulation is used, for example, for encoding an audio signal.
  • the ⁇ modulation method can simplify the overall configuration and control the distribution of quantization noise, compared to the PCM method used by CDs (Compact Disks), which are now widely used. It has the advantage that the restoration from digital signals to original analog signals can be improved.
  • an object of the present invention is to provide an optimal analog filter for ⁇ ⁇ modulation output.
  • an object of the present invention is to provide an analog filter having a small output waveform distortion and a simple configuration. Disclosure of the invention
  • the analog filter of the present invention performs oversampling and a moving average operation or convolution operation on each ⁇ ⁇ ⁇ ⁇ -modulated discrete data, whereby the envelope of the output waveform is subjected to the ⁇ -modulated individual data.
  • An analog filter that performs interpolation so that it forms a quadratic curve that passes through the sampled values of the discrete data of the sampler, and has several stages of sample-and-hold circuits that hold signals, and inputs to the above-mentioned several stages of sample-and-hold circuits.
  • a circuit including an adder that adds a signal and an output signal is a set of processing circuits, and multiple sets of processing circuits are cascaded. The number of the sample-and-hold circuits provided in the plurality of sets of processing circuits is different from each other.
  • the plurality of processing circuits provided in the plurality of processing circuits are configured such that the number of stages of the sample hold circuits in the plurality of stages decreases as the stage following the cascade connection decreases.
  • a moving average calculation or a convolution calculation is performed on each of the ⁇ -modulated discrete data to perform interpolation so that the envelope of the output waveform becomes a symmetric trapezoidal wave.
  • the envelope of the output waveform is obtained by the above ⁇
  • a second arithmetic processing unit that performs interpolation so as to form a secondary curved wave passing through the sampled value of each modulated discrete data, the first arithmetic processing unit and the second arithmetic processing
  • Each of the units includes a plurality of sets of a circuit including several stages of sample and hold circuits for holding signals and an adder for adding the input signal and the output signal to the above several stages of sample and hold circuits as one set of processing circuits. Place Connected in cascade circuit, characterized by being configured respectively with different stages of a
  • interpolation is performed so that the envelope of the output waveform becomes a symmetric trapezoidal wave by performing a moving average operation or a convolution operation on each of the ⁇ modulated discrete data.
  • the envelope of the output waveform is A second arithmetic processing unit that performs interpolation so as to form a secondary curved wave passing through the sample values of the individual discrete data that has been ⁇ modulated, wherein the first arithmetic processing unit and the second arithmetic processing are performed.
  • Each processing unit holds a signal A sample-and-hold circuit of several stages, an adder for adding the input signal and the output signal to the sample-and-hold circuit of the above stage, and a 1/2 divider for multiplying the output signal of the adder by 1/2
  • a set of processing circuits a plurality of sets of processing circuits are connected in cascade, and the number of sample hold circuits provided in the plurality of sets of processing circuits is different from each other.
  • the number of stages of the several sample-and-hold circuits included in the plurality of sets of processing circuits is the same as that of the cascade connection. It is characterized in that it is configured to decrease as it goes to the later stage.
  • each of the ⁇ ⁇ modulated discrete data is processed before processing according to a digital basic waveform serving as a reference of a finite number of sampling functions converging to 0 at finite sample points.
  • a processing unit wherein the moving average calculation or the convolution calculation is performed on the output signal of the preprocessing unit.
  • the sample hold circuit 2 first stage to hold a signal
  • a first arithmetic processing unit, and a second arithmetic processing unit configured similarly to the first arithmetic processing unit.
  • the first arithmetic processing unit and the second arithmetic processing unit are cascaded. It is characterized by having comprised it.
  • the signal is retained 2! A sample and hold circuit stage, and an adder for adding the input signal and the output signal to the sample hold circuit of the two-stage, and a 1 Z 2 divider to double 1 Z the output signal of the adder 1
  • a second arithmetic processing unit configured as described above, wherein the first arithmetic processing unit and the second arithmetic processing unit are connected in cascade.
  • a one-stage sample-and-hold circuit that holds an output signal of the second arithmetic processing unit, an adder that adds an input signal and an output signal to the one-stage sample-and-hold circuit, And a 1/2 divider for multiplying the output signal of the adder by 1 ⁇ 2.
  • the modulated individual discrete data is processed in accordance with a basic waveform of a digital signal serving as a reference of a finite number of sampling functions that converge to 0 at a finite sample point.
  • a first arithmetic processing unit, and a second arithmetic processing unit configured in the same manner as the first arithmetic processing unit.
  • the preprocessing unit, the first arithmetic processing unit, and the second arithmetic processing It is characterized in that the processing units
  • the present invention comprises the above technical means, a finite sampling function that converges to a zero value at a finite sampling point by an over sampling and a moving average operation or a convolution operation is used as an envelope of a filter output as ⁇ ⁇
  • the modulated discrete data can be interpolated, and a smooth analog signal with no distortion in the output waveform can be obtained by eliminating the occurrence of a truncation error due to low-pass filter phase distortion or sinc function. Therefore, if the analog filter of the present invention is applied to, for example, audio equipment, it will be much more effective than conventional audio equipment. Thus, the sound quality can be improved.
  • the number of stages of the sample-and-hold circuit and the number of adders can be significantly reduced as compared with an ordinary configuration conceivable for implementing a moving average operation or a convolution operation. Can be simplified.
  • FIG. 1 is a block diagram showing one configuration example of the analog filter according to the first embodiment.
  • FIG. 2 is a diagram for explaining the operation principle of the analog filter according to the first embodiment, and is a diagram showing an execution process of a compilation operation.
  • FIG. 3 is a diagram for explaining the operation principle of the analog filter according to the first embodiment, and is a diagram illustrating waveforms obtained in a process of performing a composition operation.
  • FIG. 4 is a diagram showing waveforms when a single rectangular wave is ⁇ -modulated and further subjected to analog filter processing on the ⁇ -modulated signal.
  • FIG. 5 is a diagram illustrating an example of a waveform obtained as a result of performing ⁇ modulation processing and analog filter processing on a digital signal obtained by holding a certain analog signal in the 0th order.
  • FIG. 6 is a diagram illustrating another example of a waveform obtained as a result of performing ⁇ ⁇ modulation processing and analog filter processing on a digital signal obtained by holding a certain analog signal in the 0th order.
  • FIG. 7 is a block diagram illustrating a configuration example of an analog filter according to the second embodiment.
  • FIG. 8 shows the operation timing of the analog filter according to the second embodiment.
  • FIG. 9 is a diagram showing a digital basic waveform used in the second embodiment.
  • FIG. 10 is a diagram showing a sampling function generated from the digital basic waveform of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • the analog filter according to the first embodiment performs a predetermined multiple over sampling and a moving average operation or a convolution operation (hereinafter referred to as a “composition operation”) on a ⁇ -modulated binary signal (1 bit signal). By doing so, an analog signal having a smoother and less distorted waveform is obtained.
  • FIG. 1 is a block diagram illustrating a configuration example of the analog filter according to the present embodiment.
  • 2 and 3 are diagrams for explaining the operation principle of the analog filter according to the present embodiment. First, the operation principle will be described with reference to FIGS.
  • Fig. 2 (a) shows an example of the processing of 2n-times oversampling and the first composition operation.
  • the series of numerical values shown in the top row of Fig. 2 (a) shows a single square wave with a time width of 2 nT and an amplitude of 1.
  • the upper side becomes (n) as shown in Fig. 3 (a). + 1) T, the lower side is (3 n-1) T, and the height is n.
  • the numerical sequence for 16 rows from the top to the bottom in Fig. 2 (a) is obtained by shifting the numerical sequence shown in the top row one by one to the right. is there.
  • the row direction in Fig. 2 shows the time axis, and shifting the numerical sequence to the right corresponds to gradually delaying the numerical sequence shown in the top row by time T. .
  • the numerical sequence on the 17th line from the top is a value obtained by adding each numerical sequence on the 1st to 16th lines between the corresponding columns.
  • the numerical sequence on the 17th line indicates the symmetric trapezoidal wave of Fig. 3 (a).
  • FIG. 2 (b) shows a processing example of the second compensation operation.
  • the series of numerical values shown in the top row of Fig. 2 (b) show the symmetric trapezoidal wave obtained as a result of the first compvolution operation shown in Fig. 2 (a).
  • 3 width as (b) is (4 n + 1) T
  • the amplitude becomes a continuous quadratic curve of n 2.
  • FIG. 2 (c) shows a processing example of the third compensation operation.
  • the series of numerical values shown in the top row of Fig. 2 (c) shows the quadratic curve obtained as a result of the second compvolution operation shown in Fig. 2 (b).
  • the function shown in Fig. 3 (c) is differentiable once in the entire region, and has a finite value other than 0 when the sample position t along the horizontal axis is between 1 and 65, In other regions, it is a finite function whose value is all zero.
  • the amplitude of the quadratic curve shown in FIG. 3 (c) is divided by 2 n 2, the envelope of the fill evening output.
  • the data is proportional to a series of discrete input values. Since the quadratic curve wave having the amplitude is synthesized with a time shift of 2 nT, the filter output becomes a smooth quadratic interpolation curve passing through each input value.
  • the sinc function conventionally used is a function that converges to 0 at the sample point of t- ⁇ ⁇ .Therefore, when trying to find the interpolation value at a certain interpolation position accurately, It was necessary to find and combine sinc function waves proportional to the discrete data.
  • FIG. 4 is a diagram showing waveforms when a single rectangular wave is ⁇ -modulated and the above-described analog filter processing is performed on the ⁇ -modulated signal.
  • graph A shows a rectangular wave generated by holding an analog signal at the 0th order.
  • a waveform as shown in graph B is obtained.
  • a smooth analog waveform as shown in a graph C is obtained. This waveform almost matches the waveform of the original analog signal.
  • an analog integrator 10 performs a process of inputting a ⁇ -modulated binary signal (1-bit signal) and performing analog integration. That is, as described above, the ⁇ modulation signal encodes the amount of change with respect to the immediately preceding data. The data of the change at each sample point is converted to the data of the absolute amount by performing integration.
  • the analog integrator 10 performs 2n-times over sampling by operating in accordance with a clock having a frequency F s obtained by multiplying the reference sampling frequency f by 2 n.
  • the analog filter 1 of the present embodiment executes the above-described composition operation on the output signal of the analog integrator 10.
  • the analog filter 1 of the present embodiment is a first component that executes a 16-stage composition operation (the first operation shown in FIG. 2 (a)).
  • Resolution operation unit 2— and a second compensation operation unit that executes the 16-stage compensation operation (the second compensation operation shown in Fig. 2 (b)) 2 _ 2, and a third composition calculation unit 2 _ 3 that executes a two-stage composition calculation (the third calculation shown in FIG. 2 (c)).
  • the first compensation operation unit 2— has the following configuration 1 l-! S S— ,.
  • An eight-stage sample-and-hold (SZH) circuit 11- provided at the most input side of the first compensation operation unit 2, converts the output signal of the analog integrator 10 into the frequency Fs It is held sequentially according to the clock. That is, the signal input to the 8-stage S / H circuit 11 is output after being delayed by the time.
  • the analog adder 12 adds the input signal and the output signal of the 8-stage SZH circuit 11.
  • the 1/2 divider 13_ multiplies the output signal of the analog adder 1 2—, by 1/2.
  • the analog adder 15- adds the input signal and the output signal of the 4-stage S / H circuit 14- ,.
  • the 12 divider 16 multiplies the output signal of the analog adder 15-1 by 1 ⁇ 2.
  • the analog adder 18 _ adds the input signal and the output signal of the two-stage SZH circuit 17.
  • the 1 Z 2 divider 19 multiplies the output signal of the analog adder 18 by 1/2.
  • the analog adder 21 adds the input signal and the output signal of the one-stage SZH circuit 20 ⁇ .
  • the 1/2 divider 2 2 multiplies the output signal of the analog adder 2 1 by 1/2.
  • Second Konpori Yushiyon arithmetic unit 2-2 includes a first Konporyu Shiyo emission calculation unit 2 described above - has a configuration similar to 1 1 2 to 2 2 _ 2. That is, the same reference numerals with different subscripts indicate corresponding configurations.
  • the second component, chassis emission calculation unit 2-2 performs the same processing as the first Konpori Interview one sucrose emission calculation unit 2 relative to the first component ry to emissions output signal of the computation unit 2.
  • FIG. 5 is a diagram showing waveforms obtained as a result of performing ⁇ modulation processing and analog filter processing on a digital signal obtained by holding a certain analog signal in the 0th order.
  • graph A shows the waveform of the 0th-order-hold digital signal
  • graph B shows the waveform of the ⁇ modulation signal
  • graph C shows the waveform of the analog signal after analog filtering.
  • the analog waveform shown in Graph C is a smooth waveform that almost matches the waveform of the original analog signal. I have.
  • the oversampling and the composition operation whose principle has been described with reference to FIG.
  • the waveform that converges to the value as shown in Fig. 3 (c) as the envelope of the filter output there is no phase distortion of the low-pass filter, no truncation error due to the sinc function, etc., and no distortion in the output waveform.
  • a smoother analog signal can be reproduced.
  • a circuit for performing a multi-stage compensation operation is provided with eight stages, four stages, two stages, and one stage. It consists of a circuit, an analog adder that adds the input and output signals of each S / H circuit, and a 1/2 divider that multiplies the output signal of each analog adder by 1 Z 2 times.
  • the second Konporyu one sucrose emission calculating unit 2 - 2 also requires only S ZH circuit 1 five stages and four ⁇ analog adder, a third co Nporyusho emission calculating unit 2 _ 2 in 1 stage SZH circuit And only one analog adder.
  • the number of stages of the SZH circuit and the number of analog adders can be significantly reduced as compared with the case of a normal configuration, and the configuration can be extremely simplified.
  • Fig. 6 shows the waveforms obtained when performing 64 times oversampling and 32 steps of computation.
  • Graph A is the waveform of the digital signal held for the 0th order
  • Graph B is the ⁇ ⁇ modulation
  • Graph C ′ shows the waveform of the analog signal after the analog filter processing.
  • the analog waveform shown in the graph C ′ in FIG. 6 is simplified by removing higher frequency components than the analog waveform shown in the graph C in FIG. Although it depends on how the filter is used, the waveform shown in Fig. 5 is preferable when emphasis is placed on the reproducibility of the original analog signal.
  • the analog filter according to the second embodiment weights a ⁇ -modulated binary signal (1-bit signal) with a digital basic waveform corresponding to a predetermined sampling function described below, and outputs the weighted signal.
  • the analog signal having a smoother waveform is obtained by performing the composition operation described in the first embodiment on the signal.
  • FIG. 7 is a block diagram showing a configuration example of an analog filter according to the present embodiment
  • FIG. 8 is a timing chart showing operation timing
  • FIG. 9 is a diagram showing a digital basic waveform
  • FIG. 10 is a diagram showing a waveform obtained as a result of performing the analog filter processing on the digital basic waveform.
  • the digital basic waveform shown in FIG. 9 is the basis of the sampling function used when performing the analog filter processing of the present embodiment.
  • This digital basic waveform is created by changing the data value to 11, 1, 8, 8, 8, 1, 11 for each clock of the frequency F s which is a predetermined multiple of the reference sampling frequency f. is there.
  • the output waveform is as shown in FIG. Become. Similar to the function shown in Fig. 3 (c), the function shown in Fig. 10 is differentiable once in the entire region, and the sample position t along the horizontal axis is between 1 and 65.
  • Fig. 10 It is a finite function that has a finite value other than 0 at one time, and all values are 0 in other regions.
  • the signal conversion unit 30 performs a process of converting a ⁇ -modulated binary signal (1 bit signal) into a 2-bit differential digital signal.
  • the signal converter 30 operates in accordance with a clock having a frequency F s which is a predetermined multiple of the reference sampling frequency f.
  • the output stage of the signal converter 30 is provided with three flip-flops 31 1 to 31 2 and 3 13.
  • Each flip Ppufu flop 3 1, 3 2, 3 1 _ 3 comprises one by 3 two stages flip Ppufu opening-up to hold a differential digital signals of two bits in accordance with the clock frequency F s,
  • the signal conversion section 3 0 and the flip-flops 3 1- had three 1 -2 3 1. 3 output taps, four Ridorai Tomemori 3 2 _ had three 2-2, 3 2 one 3, 3 2 _ 4 is connected. That is, the first read memory 32 is connected to the output tap of the signal conversion section 30, the second read memory 32 2 _ 2 is connected to the output tap of the first flip-flop 31, the second flip-flop 3 1 - the second output tap is connected to the third re one dry Tomemo Li 3 2 3, the third output taps of flip-flop 3 1 3 fourth Li one dry Tomemori 3 24 are connected.
  • Each of the read / write memories 3 2 _ 3 2 _ 2 , 3 2-3 , and 3 2 4 has an area for storing 2 bits of differential digital signals for 32 steps.
  • the signal is written according to the clock of the frequency F s and read out according to the clock of the double frequency 2 F s.
  • the output stage of the re-one dry Tomemori 3 2- had three 2-2, 3 2 3, 3 2 4, the two polarity switching / data selector 3 3, 3 3 2 that provided . That is, the first polarity switching / data selector 33 is connected to the output stage of the first and second read-write memories 3 2 3 2 2 , and the third and fourth read-write memories 3 2 The second polarity switching Z data selector 3 3 _ 2 is connected to the output stage of 3 2 3 , 3 2 _ 4 .
  • Polarity switching Z data selectors 3 3-, 3 3 2 switch the positive and negative polarities of the differential digital signals input from the two read-only memories at a predetermined timing, and switch any of the signals. Select and output.
  • the signals output from the polarity switching data selectors 3 3 3 3 _ 2 are the first and third integral digital Z-analog converters that perform AZD conversion processing with an integration effect. Entered as -3 .
  • the first and third integrating digital / analog converter 3 4 ,, 3 4_ 3, the first and second polarity switching / data selector 3 3 3 3 -. 2 from outputs by differential digital A process for converting a signal into an analog signal is performed.
  • the second integration type digital / analog converter 3 4 2 the first flip Tsu Performs processing to convert the differential digital signal output from flip-flop 31 into an analog signal.
  • FIG. 8A shows an example of input data.
  • the data strings a to g are sequentially input (ag represents the magnitude of the amplitude).
  • FIG. 8B is a diagram showing write and read timings of main data sub 1 to sub 4 data.
  • the main data refers to data output from the first flip-flop 3 1 second integral type digital / analog variable exchanger 3 4 2, data of the sub 1 sub 4, each re and shall refer to de one evening that is input and output to a dry Tomemori 3 2- had three 2-2, 3 2 _ 3, 3 2 4.
  • the data a is written into the first read / write memory 32-at the time t1 according to the clock of the frequency Fs.
  • the data is read twice from the first rewrite memory 3 2, according to the clock of the double frequency 2 F s, and is supplied to the first polarity switching data selector 3 3 Will be entered.
  • the signal INH is input to the first read-write memory 32, and the input / output of data is suspended. Further, in the time t 3, the data a which receives the delay from the first flip-flop 3 1 is read out and input to the second integrating digital analog converter 3 4 _ 2 as the main data. Then, at the next time t4, the data a is read twice from the first read-write memory 32-in accordance with the clock of the double frequency 2Fs, and the first polarity is read as the sub 1 data. Switching data '' selector 3 3- Is entered.
  • data a is input to the first polarity switching data selector 33 three times from time t2 to t4 in accordance with the clock of the double frequency 2Fs.
  • the first polarity switching / data selector 3 3 performs the process of inverting the polarity of the second input data a and the third input data, and outputs the result to the first integrating digital / analog converter. Output to 3-4.
  • the data a is input to the first integrating digital / analog converter 3 4 _, in the order of —a, a, a, 1a.
  • the data b is written to the second read memory 32 2 _2 at time t2 according to the clock of the frequency F s, and the next time t 3 at a double frequency 2 F second Ridorai Tomemori according to the clock of s 3 2 - 2 from 2 times read, the first polarity switching Z de Isseki selector 3 3 as the sub 2 data - to the input Is done.
  • the signal INH is input to the second read-write memory 32_2, and the data input / output is suspended. Moreover, this at time t 4., De that received delayed from the first flip-flop 3 1 Isseki b is read out, is input as' main data to the second integration type digital Z-analog converter 3 4 _ 2 You. The second Ridorai Tomemori 3 2 2 from the data b according clocks again frequency doubled 2 F s at the next time t 5 is read out twice, the first polarity switching / data as the sub 2 data ⁇ Input to selector 3 3 _ ,.
  • data b is input to the first polarity switching / data selector 33 three times from time t3 to t5 in accordance with the clock of the double frequency 2Fs.
  • the first polarity switching Z data 'selector 3 3 performs the process of inverting the polarity of the data b input for the second and third times, and outputs the result to the first integral digital Z-analog converter. 3 4 _ here Power.
  • the data b is input to the first integrating digital / analog converter 34-in the order of 1 b, b, b, 1 b.
  • the data c is written to the third read-write memory 32 13 at time t3 according to the clock of the frequency Fs, and at time t 4 read third Li one dry Tomemori 3 2 _ 3 from 2 times in accordance with the clock of double frequency 2 F s, in the sub-3 second polarity switching as data data selector 3 3 2 Is entered.
  • the signal INH is input to the third read-write memory 32-3 to suspend the data input / output. Further, in the time t 5, the data c which receives the delay from the first flip-flop 3 1 is read out, the second integral type digital / analog converter 3 4 as the main data. Inputted 2. Then, at the next time t6, data c is read twice from the third read-write memory 32-3 again according to the clock of the double frequency 2Fs, and the second polarity switching / data selector 3 3 - is input to 2.
  • the second polarity switching Z data 'selector 3 3 — 2 has the time! : Data c is input four times from 4 to t6 in accordance with a clock with a double frequency of 2 Fs. At this time, the second polarity switching / data 'selector 3 3 - 2 performs a process of inverting the polarity relative to the second and third times the input data c, a third integral type digital / analog results forces out 3 - converter 3 4.
  • the third integral type digital / analog converter 3 4 - The 3 one c, c, c, data c is inputted in the order as one c.
  • the data d is written into the fourth read-write memory 32-4 at the time t4 according to the clock of the frequency Fs, and the next time t At 5, the data is read twice from the fourth read-write memory 32-4 in accordance with the clock of the double frequency 2 Fs and becomes sub 4 data.
  • the second polarity switching / data ⁇ selector 3 3 Te - is input to 2.
  • the signal INH is input to the fourth read memory 32-2-4, and the data input / output is suspended. Further, in the time t 6, the data d having received the delay from the first flip-flop 3 1 is read out and input to the second integrating digital / analog converter 3 4 _ 2 as the main data. Then, at the next time t7, the data d is read twice from the fourth read-write memory 32_4 according to the clock of the double frequency 2Fs again, and the second polarity switching / It is input to the data selector 3 3 2.
  • the second polarity switching Nodeta Selector 3 3 - The second, data d is input four times over a period from time t 5 to t 7 in accordance with the clock of double frequency 2 F s.
  • the second polarity switching Nodeta 'selector 3 3 - 2 performs a process of inverting the polarity relative to the second and third times to input data d, the resulting third integrating digital Z-analog conversion vessel 3 4 - to force out to the 3.
  • the third integral type digital / analog converter 3 4 - The 3 one d, d, d, - order the data d as d is input.
  • the data strings a and 1a having a period of 2 Fs are input to the first integration type digital / analog converters 34 4 and, and the second integration type digital Bruno analog converter 3 4 2 F s cycles of data b are input, the third integrating digital / analog converter 3 4 3 2 F s periodic data sequence one c, c is input Is done.
  • Weighted analog adder 35 each integrating digital Z-analog converter 3 4 _,, 3 4.2, although 3 such weighted analog signals outputted from the 4 _ 3 And add.
  • the first integration type digital Z-analog converter 3 4 There second integration type digital-analog converter 3 4 - the output signal from the second and third integral type digital / analog converter 3 4 Weighting is performed so as to be 1: 8: 1.
  • an analog basic waveform having an amplitude corresponding to the value of the ⁇ -modulated binary signal is obtained.
  • the integration type digital / analog converter 3 4, 3 4 _ 2, 3 are input to the 4-3 Ru data values a, b, the amplitude corresponding to c
  • An analog waveform corresponding to the basic digital waveform (-a, a, 8b, 8b, c, 1c) is obtained.
  • An analog filter 1 is connected downstream of the weighted analog adder 35.
  • the analog filter 1 has the same configuration as that shown in FIG. Then, the composition operation described in the first embodiment is executed on the basic waveform output from the weighted analog adder 35.
  • the analog filter 1 of the present embodiment interpolates a waveform as shown in FIG. 3 (c) converging to a value of 0 at a finite sample point as an envelope of the filter output.
  • a smoother analog signal with no distortion in the output waveform can be reproduced without any truncation error due to phase distortion or sinc function.
  • the discrete data of the ⁇ modulated signal is converted into a basic digital signal serving as a reference for a limited number of sampling functions as shown in FIG. Since the signal is processed according to the waveform, an even smoother analog signal can be reproduced. Therefore, when this is applied to a sound reproducing apparatus, a smooth and extended reproduced sound can be obtained unlike ordinary CD reproduction.
  • the 1/2 divider is provided in each of the output stages of the plurality of analog adders.
  • several or all of the 1/2 dividers are provided at one place. Is also good.
  • the third component, chassis emission calculating unit 2 - 3 final One 1 Z 2 n 2 divider may be provided in the stage.
  • a set of processing circuits is configured by the SZH circuit and the analog adder.
  • 2-stage number of SZH circuits each i 0, 1, ..., j - 2, j - or place gradually increased Do so that toward the rear stage as 1, to place randomly You may do it.
  • the present invention is useful for realizing an analog filter that is optimal for ⁇ modulation output, that is, an analog filter that has a small output waveform distortion and a simple configuration.

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Description

明 細 書 アナログフィルタ
技術分野
本発明はアナログフィルタに関し、 例えば、 Δ∑変調信号を滑らかに するためのフィル夕に用いて好適なものである。 背景技術
△∑変調は、 アナログ信号をデジタル信号に変換する際に、 所定のサ ンプリ ング周波数のタイミング毎に標本化した各サンプル点のデータに 対して、 直前のデータに対する変化量を符号化することによってアナ口 グ信号をコー ド化する方式である。 すなわち、 Δ Σ変調では、 アナログ 信号の振幅成分を 2値 （ 1 ビッ ト） のみで表現する。
この△ ∑変調は、 例えばオーディオ信号の符号化などに用いられる。 △∑変調方式では、 現在広範に用いられている C D (コンパク トデイス ク） が採用している P C M方式と比べて、 全体の構成を簡素化できると ともに、 量子化ノイズの分布を制御することによってデジタル信号から 元のアナログ信号への復元性を向上させることができるというメ リ ッ ト を有する。
すなわち、 P C M方式では、 サンプリ ング周波数のタイミング毎に量 子化特性に応じた演算を行ってアナログ信号をデジタル信号に置き換え 、 全てのサンプル点についてデータの絶対量を記録する。 これに対して 、 △∑変調方式では、 直前のデ一夕に対する変化量を記録するだけで、 P C M方式のような情報量の間引きや補間がないため、 量子化によつて 得られる 2値信号は極めてアナログに近い特性を示している。 したがって、 Δ∑変調方式に基づき符号化されたデジタル信号を再生 する場合には、 P C M方式と異なり D / A変換器を必要とせず、 最終段 に設けた口一パスフィルタにより高周波成分のデジタル信号を除去する だけの単純なプロセスで元のアナログ信号を再現することができる。 実 際、 従来の音声再生装置では、 Δ Σ変調信号に対してローパスフィルタ 処理を施すことにより、 元のアナログ信号を再現するようにしていた。
しかしながら、 口一パスフィルタを用いた場合には、 当該ローパスフ ィルタの位相歪みによって出力波形に歪みが生じてしまう という問題が あった。 また、 現在 C D等に用いられているオーバ一サンプリ ング技術 を応用して、 s i n c関数等を用いた補間処理によって補間するという 方法も考えられる。 しかし、 この s i n e関数は ±∞で 0値に収束する ため、 演算で打ち切り誤差が生じ、 やはり出力波形に歪みが生じてしま う。 また、 構成もかなり複雑になってしまうという問題があった。 本発明は、 このような問題を解決するために成されたものであり、 △ ∑変調出力に対する最適なアナログフィルタを提供することを目的とす る。 具体的には、 出力波形の歪みが少なく、 かつ、 構成が簡単なアナ口 グフィルタを提供することを目的とする。 発明の開示
本発明のアナログフィルタは、 Δ Σ変調された個々の離散データに対 してオーバーサンプリ ングおよび移動平均演算または畳み込み演算を行 う ことにより、 出力波形の包絡線が上記 Δ∑変調された偭々の離散デー 夕のサンプル値を通る 2次曲線となるように補間を実行するアナログフ ィル夕であって、 信号を保持する数段のサンプルホールド回路と、 上記 数段のサンプルホールド回路への入力信号と出力信号とを加算する加算 器とを含む回路を 1組の処理回路として、 複数組の処理回路を縦続接続 し、 上記複数組の処理回路が備える上記数段のサンプルホールド回路の 段数をそれぞれ異ならせたことを特徴とする。
本発明の他の態様では、 上記複数組の処理回路が備える上記数段のサ ンプルホールド回路の段数は、 上記縦続接続の後段にいく に従って少な くなるように構成したことを特徴とする。
本発明のその他の態様では、 Δ Σ変調された個々の離散データに対し て移動平均演算または畳み込み演算を行う ことにより、 出力波形の包絡 線が対称台形波となるように補間を実行する第 1 の演算処理部と、 上記 第 1 の演算処理部で求められた上記対称台形波の個々の離散データに対 して移動平均演算または畳み込み演算を行う ことにより、 出力波形の包 絡線が上記 Δ∑変調された個々の離散データのサンプル値を通る 2次曲 線波となるように補間を実行する第 2の演算処理部とを備え、 上記第 1 の演算処理部および上記第 2の演算処理部はそれぞれ、 信号を保持する 数段のサンプルホールド回路と、 上記数段のサンプルホールド回路への 入力信号と出力信号とを加算する加算器とを含む回路を 1組の処理回路 として、 複数組の処理回路を縦続接続し、 上記複数組の処理回路が備え る上記数段のサンプルホ一ルド回路の段数をそれぞれ異ならせて構成し たことを特徴とする。
, 本発明のその他の態様では、 △∑変調された個々の離散データに対し て移動平均演算または畳み込み演算を行う ことにより、 出力波形の包絡 線が対称台形波となるように補間を実行する第 1 の演算処理部と、 上記 第 1 の演算処理部で求められた上記対称台形波の個々の離散データに対 して移動平均演算または畳み込み演算を行う ことにより、 出力波形の包 絡線が上記 Δ∑変調された個々の離散データのサンプル値を通る 2次曲 線波となるように補間を実行する第 2の演算処理部とを備え、 上記第 1 の演算処理部および上記第 2の演算処理部はそれぞれ、 信号を保持する 数段のサンプルホールド回路と、 上記数段のサンプルホールド回路への 入力信号と出力信号とを加算する加算器と、 上記加算器の出力信号を 1 / 2倍する 1 / 2除算器とを 1組の処理回路として、 複数組の処理回路 を縦続接続し、 上記複数組の処理回路が備える上記数段のサンプルホー ルド回路の段数をそれぞれ異ならせたことを特徴とする。
本発明のその他の態様では、 上記第 1 の演算処理部および上記第 2の 演算処理部のそれぞれにおいて、 上記複数組の処理回路が備える上記数 段のサンプルホールド回路の段数は、 上記縦続接続の後段にいく に従つ て少なくなるように構成したことを特徴とする。
本発明のその他の態様では、 上記 Δ ∑変調された個々の離散データを 、 有限の標本点で 0 に収束する有限台の標本化関数の基準となるデジタ ルの基本波形に応じて加工する前処理部を備え、 上記前処理部の出力信 号に対して上記移動平均演算または畳み込み演算を行う ことを特徴とす る。
本発明のその他の態様では、 信号を保持する 2 1段のサンプルホールド 回路と、 上記 段のサンプルホールド回路への入力信号と出力信号とを 加算する加算器とを含む回路を 1組の処理回路として、 j 組の処理回路 を縦続接続し、 上記 j 組の処理回路が備える上記 2 '段のサンプルホール ド回路の段数をそれぞれ i = j — 1， j 一 2， ··'， 1， 0 とした第 1 の 演算処理部と、 上記第 1の演算処理部と同様に構成した第 2の演算処理 部とを備え、 上記第 1 の演算処理部および上記第 2の演算処理部を縦続 接続して構成したことを特徴とする。
本発明のその他の態様では、 信号を保持する 2！段のサンプルホールド 回路と、 上記 2 1段のサンプルホールド回路への入力信号と出力信号とを 加算する加算器と、 上記加算器の出力信号を 1 Z 2倍する 1 Z 2除算器 とを 1組の処理回路として、 j 組の処理回路を縦続接続し、 上記 j 組の 処理回路が備える上記 2 i段のサンプルホールド回路の段数をそれぞれ i = j - 1 , j 一 2， …， 1 , 0 とした第 1 の演算処理部と、 上記第 1 の 演算処理部と同様に構成した第 2の演算処理部とを備え、 上記第 1 の演 算処理部および上記第 2の演算処理部を縦続接続して構成したことを特 徴とする。
本発明のその他の態様では、 上記第 2の演算処理部の出力信号を保持 する 1段のサンプルホールド回路と、 上記 1段のサンプルホールド回路 への入力信号と出力信号とを加算する加算器と、 上記加算器の出力信号 を 1ノ 2倍する 1 / 2除算器とを更に備えたことを特徴とする。
本発明のその他の態様では、 上記△∑変調された個々の離散データを 、 有限の標本点で 0に収束する有限台の標本化関数の基準となるデジ夕 ルの基本波形に応じて加工する前処理部と、 信号を保持する 2 1段のサン プルホールド回路と、 上記 2 '段のサンプルホ一ルド回路への入力信号と 出力信号とを加算する加算器とを含む回路を 1組の処理回路として、 j 組の処理回路を縦続接続し、 上記 j 組の処理回路が備える上記 2 1段のサ ンプルホールド回路の段数をそれぞれ i = j — 1 , j 一 2， - , 1， 0 とした第 1 の演算処理部と、 上記第 1 の演算処理部と同様に構成した第 2 の演算処理部とを備え、 上記前処理部、 上記第 1 の演算処理部および 上記第 2の演算処理部を縦続接続して構成したことを特徴とする。
本発明は上記技術手段より成るので、 オーバ一サンプリ ングと移動平 均演算または畳み込み演算とによって、 有限の標本点で 0値に収束する 有限台の標本化関数をフィルタ出力の包絡線として Δ Σ変調された離散 データを補間することができ、 ローパスフィルタの位相歪みや s i n c 関数等による打ち切り誤差の発生をなく して出力波形に歪みのない滑ら かなアナログ信号を得ることができる。 したがって、 本発明のアナログ フィルタを例えば音響機器に適用すれば、 従来の音響機器に比べて格段 に音質の向上を図ることができる。
しかも、 本発明によれば、 移動平均演算または畳み込み演算を実現す るために考えられる普通の構成に比べて、 サンプルホールド回路の段数 と加算器の個数とを格段に少なくすることができ、 構成を簡素化するこ ともできる。 図面の簡単な説明
図 1は、 第 1の実施形態によるアナログフィル夕の一構成例を示す ブロック図である。
図 2は、 第 1 の実施形態によるアナログフィルタの動作原理を説明 するための図であり、 コンポリュ一ショ ン演算の実行過程を示す図であ る。
図 3は、 第 1の実施形態によるアナログフィルタの動作原理を説明 するための図であり、 コンポリューショ ン演算の実行過程で得られる各 波形を示す図である。
図 4は、 単一の矩形波を Δ Σ変調し、 更に Δ Σ変調信号に対してァ ナログフィルタ処理を施した場合の各波形を示す図である。
図 5は、 あるアナログ信号を 0次ホールドしたデジタル信号に対し て Δ Σ変調処理およびアナログフィルタ処理を行った結果得られる波形 の例を示す図である。
図 6は、 あるアナログ信号を 0次ホールドしたデジタル信号に対し て△∑変調処理およびアナログフィルタ処理を行った結果得られる波形 の他の例を示す図である。
図 7は、 第 2の実施形態によるアナログフィルタの一構成例を示す ブロック図である。
図 8は、 第 2の実施形態によるアナログフィルタの動作タイミング を示すタイミングチヤ一トである。
図 9は、 第 2の実施形態で用いるデジタル基本波形を示す図である 図 1 0は、 図 9 のデジタル基本波形から生成される標本化関数を示 す図である。 発明を実施するための最良の形態
以下、 本発明の一実施形態を図面に基づいて説明する。
(第 1 の実施形態）
第 1 の実施形態によるアナログフィルタは、 Δ∑変調された 2値信号 ( 1 ビッ ト信号） に対して、 所定倍オーバ一サンプリ ングと移動平均演 算または畳み込み演算 （以下、 コンポリューシヨ ン演算と称する） とを 行う ことにより、 より滑らかで歪みの少ない波形を有するアナログ信号 を得るものである。
図 1は、 本実施形態によるアナログフィルタの一構成例を示すプロッ ク図である。 図 2および図 3は、 本実施形態によるアナログフィル夕の 動作原理を説明するための図である。 まず、 図 2および図 3 を用いて動 作原理から説明する。
図 2および図 3は、 サンプリング周波数 によって決まる単位時間を T ( = 1 / f ) として、 時間幅 2 n T (図 2では η = 1 6 としている） 、 振幅 1 の単一矩形波をフィルタ処理によってアナログ信号に変換する 過程を示している。
図 2 ( a ) は、 2 n倍オーバーサンプリ ングと 1回目のコンポリュー シヨ ン演算の処理例を示す。 図 2 ( a ) 中の一番上の行に示される一連 の数値列は、 時間幅 2 n T、 振幅 1 の単一矩形波を示す。 この矩形波を 時間 Τずつシフ トして η回加算すると、 図 3 ( a ) のように上辺が （ n + 1 ) T、 下辺が （ 3 n— 1 ) T、 高さが nの対称台形波となる。
すなわち、 図 2 ( a ) の一番上から下に向かって 1 6行分の数値列は 、 一番上の行に示される数値列を 1つずつ右方向にシフ 卜していったも のである。 図 2の行方向は時間軸を示しており、 数値列を右方向にシフ 卜するという ことは、 一番上の行に示される数値列を時間 Tずつ徐々に 遅延させていく ことに対応する。 また、 上から 1 7行目の数値列は、 1 ~ 1 6行目の各数値列を対応する列どう しで加算した値である。 この 1 7行目の数値列は、 図 3 ( a ) の対称台形波を示している。
図 2 ( b ) は、 2回目のコンポリューシヨ ン演算の処理例を示す。 図 2 ( b ) 中の一番上の行に示される一連の数値列は、 図 2 ( a ) に示し た 1 回目のコンポリューシヨ ン演算の結果得られた対称台形波を示す。 この対称台形波を更に時間 Tずつシフ トして n回加算すると、 図 3 ( b ) のように幅が （ 4 n + 1 ) T、 振幅が n 2の連続した 2次曲線となる。 図 2 ( c ) は、 3回目のコンポリューシヨ ン演算の処理例を示す。 図 2 ( c ) 中の一番上の行に示される一連の数値列は、 図 2 ( b ) に示し た 2回目のコンポリューシヨ ン演算の結果得られた 2次曲線を示す。 こ の 2次曲線を更に時間 Tだけシフ ト して 1回加算すると、 図 3 ( c ) の ように幅が （ 4 n + 1 ) T、 振幅が 2 n 2の連続した 2次曲線となる。 この図 3 ( c ) に示す関数は、 全域において 1 回微分可能であって、 横軸に沿った標本位置 t が 1から 6 5の間にあるときに 0以外の有限な 値を有し、 それ以外の領域では値が全て 0 となる有限台の関数である。 また、 図 3 ( c ) の関数は、 t = 3 3の標本点のみで極大値をとるとい う特徴を有する。
この図 3 ( c ) に示す 2次曲線の振幅を 2 n 2で割ったものが、 フィル 夕出力の包絡線となる。 このように動作するアナログフィル夕に△∑変 調信号の離散データを入力した場合、 一連の離散的な入力値に比例した 振幅を有する 2次曲線波が時間 2 n Tずつずれて合成されるので、 その フィルタ出力はそれぞれの入力値を通る滑らかな 2次補間曲線となる。 従来用いられていた s i n c関数は、 t - ±∞の標本点で 0 に収束す る関数であるため、 ある補間位置における補間値を正確に求めよう とす ると、 t = ±∞までの各離散データに比例した s i n c 関数波を求めて 合成する必要があった。 これに対して、 本実施形態でフィルタ出力の包 絡線として用いる図 3 ( c ) の関数は、 t = 1， 6 5の標本点で 0 に収 束するため、 t = l ~ 6 5の範囲内での離散データだけを考慮に入れれ ば良い。
したがって、 ある 1つの補間値を求める場合には、 限られた数の離散 データの値のみを考慮すれば良いことになり、 処理量を大幅に削減する ことができる。 しかも、 t = l ~ 6 5の範囲外の各離散データについて は、 本来考慮すべきであるが処理量や精度等を考慮して無視していると いう訳ではなく、 理論的に考慮する必要がないため、 打ち切り誤差は発 生しない。
図 4は、 単一の矩形波を Δ∑変調し、 更に Δ∑変調信号に対して上述 のアナログフィルタ処理を施した場合の各波形を示す図である。 図 4に おいて、 グラフ Aはあるアナログ信号を 0次ホールドして生成した矩形 波を示す。 この矩形波を Δ∑変調すると、 グラフ Bのような波形となる 。 さ らに、 このグラフ Bの波形に対して上述のアナログフィルタ処理を 施すと、 グラフ Cのような滑らかなアナログ波形となる。 この波形は、 元のアナログ信号の波形とほぼ一致している。
次に、 上記の動作原理を実現するアナログフィル夕の構成例を説明す る。 図 1 において、 アナログ積分器 1 0は、 Δ∑変調された 2値信号 （ 1 ビッ ト信号） を入力してアナログ積分する処理を行う。 すなわち、 上 述したように、 Δ∑変調信号は直前のデータに対する変化量を符号化す ることによってコード化したものであるから、 積分を行う ことにより、 各サンプル点における変化量のデータを絶対量のデータに変換する。 こ のアナログ積分器 1 0は、 基準のサンプリ ング周波数 f を 2 n倍した周 波数 F s のクロックに従って動作することにより、 2 n倍のオーバ一サン プリ ングを実行する。
本実施形態のアナログフィルタ 1は、 アナログ積分器 1 0の出力信号 に対して上述のコンポリューショ ン演算を実行する。 図 1 に示すように 、 本実施形態のアナログフィルタ 1 は、 1 6段のコンポリューシヨ ン演 算 （図 2 ( a ) に示した 1回目のコンポリューシヨン演算） を実行する 第 1 のコンポリューシヨ ン演算部 2— ,と、 1 6段のコンポリューシヨ ン 演算 （図 2 ( b ) に示した 2回目のコンポリューシヨ ン演算） を実行す る第 2のコンポリューシヨ ン演算部 2 _2と、 2段のコンポリューショ ン 演算 （図 2 ( c ) に示した 3回目のコンポリューシヨン演算） を実行す る第 3のコンポリューショ ン演算部 2 _3とを備えている。
第 1 のコンポリューシヨ ン演算部 2—,は、 以下の構成 1 l -! S S— ,を 備えている。 第 1 のコンポリューシヨ ン演算部 2 の最入力側に設けら れている 8段のサンプルホールド （ S ZH) 回路 1 1 -,は、 アナログ積 分器 1 0の出力信号を周波数 F s のクロックに従って順次保持する。 すな わち、 8段 S /H回路 1 1 に入力された信号は、 時間 分 だけ遅延されて出力される。 アナログ加算器 1 2 は、 8段 S ZH回路 1 1 の入力信号と出力信号とを加算する。 1 / 2除算器 1 3 _,は、 当該 アナログ加算器 1 2—,の出力信号を 1 / 2倍する。 これらの 8段 S /H 回路 1 1—い アナログ加算器 1 2 および 1 2除算器 1 3—,によって 1 組の処理回路が構成される。
4段 S /H回路 1 4 は、 1 Z 2除算器 1 3 _,の出力信号を周波数 F s のクロックに従って順次保持する。 すなわち、 4段 S /H回路 1 4— ,に 入力された信号は、 時間 T2= 4 / F s分だけ遅延されて出力される。 ァ ナログ加算器 1 5—,は、 4段 S /H回路 1 4— ,の入力信号と出力信号とを 加算する。 1 2除算器 1 6 は、 当該アナログ加算器 1 5-1の出力信号 を 1ノ 2倍する。
2段 S /H回路 1 7 は、 1 / 2除算器 1 6 の出力信号を周波数 F s のクロックに従って順次保持する。 すなわち、 2段 S /H回路 1 7— ,に 入力された信号は、 時間 T3= 2 ZF s分だけ遅延されて出力される。 ァ ナログ加算器 1 8 _,は、 2段 SZH回路 1 7 の入力信号と出力信号とを 加算する。 1 Z 2除算器 1 9 は、 当該アナログ加算器 1 8 の出力信号 を 1 / 2倍する。
1段 SZH回路 2 0 は、 1 / 2除算器 1 9— tの出力信号を周波数 Fs のクロックに従って保持する。 すなわち、 1段 SZH回路 2 0-,に入力 された信号は、 時間 T4= 1 ZFs分だけ遅延されて出力される。 アナ口 グ加算器 2 1 は、 1段 SZH回路 2 0 ^の入力信号と出力信号とを加算 する。 1 / 2除算器 2 2 は、 当該アナログ加算器 2 1 の出力信号を 1 / 2倍する。
第 2のコンポリ ユーシヨン演算部 2— 2は、 上述した第 1のコンポリュ ーシヨ ン演算部 2 -,と同様の構成 1 1— 2〜 2 2 _2を備えている。 すなわち 、 同じ符号に異なる添数字を付したものは、 それぞれ対応する構成であ ることを示している。 第 2のコンポリューショ ン演算部 2—2は、 第 1の コンポリューシヨ ン演算部 2 の出力信号に対して当該第 1のコンポリ ュ一ショ ン演算部 2 と同様の処理を実行する。
第 3のコンポリューシヨン演算部 2 _3は、 上述した第 1のコンポリュ ーショ ン演算部 2 が備える構成 1 1 -,〜 2 2 のうち最終段と同様の構 成、 すなわち、 1段3ノ11回路 2 0—3、 アナログ加算器 2 1 -3および 1ノ 2除算器 2 2 _3を備えている。 ここでも、 同じ符号に異なる添数字を付 したものは、 それぞれ対応する構成であることを示している。 第 3のコ ンポリューショ ン演算部 2 - 3は、 第 2のコンポリューショ ン演算部 2 -2の 出力信号に対して上記第 1 のコンポリューシヨ ン演算部 2 _,の最終段と 同様の処理を実行する。
このように、 例えば第 1 のコンポリューシヨ ン演算部 2 では、 4つ のアナログ加算器と段数が異なる 4つの S Z H回路とを縦続的に配置し て、 前段の加算出力を S Z Hするとともに、 その S / H回路の入出力信 号を 2入力として更に後段で加算するという処理を繰り返す。 これによ り、 入力波を時間 Tずつシフ トして 2 4 = 1 6回加算したのと同様の演算 をすることができる。
第 2のコンポリューシヨ ン演算部 2 _2でも同様に、 入力波を時間 Tず っシフ トして 2 4 = 1 6回加算したのと同様の演算をすることができる。 また、 第 3のコンポリューショ ン演算部 2—3では、 入力波を時間 Tだけ シフ トして 1つのアナログ加算器によって 1回加算する演算をすること ができる。
したがって、 このように動作するアナログフィルタ 1 に△∑変調信号 の積分値を通すことにより、 一連の Δ ∑変調波をコンポリュ一ショ ン演 算して合成した数値列が順次得られる。 この数値列により決まるアナ口 グ波形は、 複数の 1 / 2除算器によって振幅が 1 / 2 n 2倍されて元の振 幅と同じとなっている。
図 5は、 あるアナログ信号を 0次ホールドしたデジタル信号に対して △∑変調処理およびアナログフィルタ処理を行った結果得られる波形を 示す図である。 図 5 において、 グラフ Aは 0次ホ一ルドしたデジタル信 号の波形、 グラフ Bは Δ ∑変調信号の波形、 グラフ Cはアナログフィル 夕処理後のアナログ信号の波形を示している。 グラフ Cに示すアナログ 波形は、 元のアナログ信号の波形とほぼ一致した滑らかな波形となって いる。
以上のように、 本実施形態のアナログフィルタ 1では、 図 2 にて原理 を説明したオーバーサンプリ ングとコンポリューショ ン演算とを△∑変 調信号に対して実行し、 有限の標本点で 0値に収束する図 3 ( c ) のよ うな波形をフィルタ出力の包絡線として補間することにより、 ローパス フィル夕の位相歪みや s i n c関数等による打ち切り誤差が生じること もなく、 出力波形に歪みのないより滑らかなアナログ信号を再生するこ とができる。
また、 本実施形態のアナログフィルタ 1では、 多段のコンポリ ューシ ヨ ン演算を行うための回路を、 8段、 4段、 2段、 1段と後ろにいく に 従って徐々に段数が少なくなる S ZH回路と、 それぞれの S /H回路の 入出力信号を加算するアナログ加算器と、 各アナログ加算器の出力信号 を 1 Z 2倍する 1 / 2除算器とにより構成している。
図 2 に示したコンポリューショ ン演算を実現するために考えられる普 通の構成では、 例えば 1回目のコンポリューシヨ ン演算だけで 5 1 2 ( = 1 6 X 3 2 ) 段の S /H回路と 1 5個のアナログ加算器とが必要にな るが、 図 1 に示す第 1 のコンポリューシヨン演算部 2 _,では 1 5 (= 8 + 4 + 2 + 1 ) 段の S /H回路と 4個のアナログ加算器で済む。 また、 第 2のコンポリュ一ショ ン演算部 2 -2も 1 5段の S ZH回路と 4個のァ ナログ加算器で済み、 第 3のコ ンポリューショ ン演算部 2 _2では 1段の S Z H回路と 1個のアナログ加算器だけで済む。 これにより、 通常に構 成した場合に比べて S ZH回路の段数とアナログ加算器の個数とを格段 に少なくすることができ、 構成を極めて簡単にすることができる。
参考までに、 6 4倍のォ一バーサンプリ ングと 3 2段のコンポリュー シヨ ン演算を行った場合に得られる波形を図 6に示す。 図 6 において、 グラフ Aは 0次ホールドしたデジタル信号の波形、 グラフ Bは△ ∑変調 信号の波形であり、 共に図 5に示したものと同じである。 グラフ C ' は アナログフィルタ処理後のアナログ信号の波形を示している。 この図 6 のグラフ C ' に示すアナログ波形は、 図 5のグラフ Cに示すアナログ波 形と比べて、 よ り高周波成分がとれて単純化されている。 フィルタの使 い方にもよるが、 元のアナログ信号の再現性を重視する場合には、 図 5 の波形の方が好ましい。
(第 2の実施形態）
次に、 本発明の第 2の実施形態について説明する。
第 2の実施形態によるアナログフィルタは、 Δ∑変調された 2値信号 ( 1 ビッ ト信号） に対して、 以下に述べる所定の標本化関数に対応した デジタルの基本波形で重み付けをし、 その出力信号に対して第 1 の実施 形態で説明したコンポリューション演算を行う ことにより、 より滑らか な波形を有するアナログ信号を得るものである。
図 7は本実施形態によるアナログフィルタの一構成例を示すブロック 図、 図 8は動作タイミングを示すタイミングチャートである。 また、 図 9はデジタルの基本波形を示す図、 図 1 0はこのデジタル基本波形をァ ナログフィルタ処理した結果得られる波形を示す図である。 まず、 図 9 および図 1 0を用いて動作原理から説明する。
図 9に示すデジタル基本波形は、 本実施形態のアナログフィルタ処理 を行う際に使用する標本化関数の基本となるものである。 このデジタル 基本波形は、 基準のサンプリ ング周波数 f を所定倍した周波数 F s のクロ ックごとにデータ値を一 1， 1 , 8 , 8 , 1， 一 1 と変化させて作成し たものである。 演算過程の図示は省略するが、 このようなデジタル基本 波形に対して図 2で説明したのと同様のオーバーサンプリ ングとコンポ リューシヨ ン演算とを行うと、 その出力波形は図 1 0のようになる。 この図 1 0 に示す関数は、 図 3 ( c ) に示した関数と同様に、 全域に おいて 1 回微分可能であって、 横軸に沿った標本位置 t が 1から 6 5の 間にあるときに 0以外の有限な値を有し、 それ以外の領域では値が全て 0 となる有限台の関数である。 また、 図 1 0の関数は、 t = 3 3の標本 点のみで極大値をとり、 t = l , 1 7 , 4 9 , 6 5の 4つの標本点にお いて 0になるという特徴を有する関数であり、 滑らかなアナログ波形の 信号を得るために必要なサンプル点は全て通る。
このように、 図 1 0に示す関数は、 標本化関数であって、 全域におい て 1 回微分可能であり、 しかも標本位置 t = l , 6 5 において 0 に収束 する有限台の関数である。 したがって、 この図 1 0の標本化関数をフィ ルタ出力の包絡線として用い、 △ ∑変調信号の各離散データに基づく重 ね合わせを行う ことにより、 離散データ間の値を 1回微分可能な関数を 用いて補間することができる。 しかも、 打ち切り誤差が発生することが ないので、 出力波形の歪みを防ぐこともできる。
次に、 上記の動作原理を実現するアナログフィルタの構成例を説明す る。 図 7において、 信号変換部 3 0は、 Δ∑変調された 2値信号 （ 1 ビ ッ ト信号） を 2 ビッ トの差動デジタル信号に変換する処理を行う。 この 信号変換部 3 0は、 基準のサンプリング周波数 f を所定倍した周波数 F s のクロックに従って動作する。 信号変換部 3 0の出力段には、 3つのフ リ ップフロップ 3 1—い 3 1—2, 3 1 3が設けられている。 各フリ ップフ ロップ 3 1 ， 3 1—2, 3 1 _3は、 2 ビッ トの差動デジタル信号を周波数 F s のクロックに従って順次保持するフリ ップフ口ップを 3 2段ずつ備え ており、 入力された信号が時間 TQ= 3 2 / F sだけ遅延されて出力され る。
上記信号変換部 3 0および各フリ ップフロップ 3 1—い 3 1 -2, 3 1.3 の出力タップには、 4つのリードライ トメモリ 3 2 _い 3 2— 2, 3 2一 3, 3 2 _4が接続されている。 すなわち、 信号変換部 3 0の出力タップには 第 1 のリードライ トメモリ 3 2 が接続され、 第 1 のフリ ップフロップ 3 1 の出力タツプには第 2のリ一ドライ トメモリ 3 2 _2が接続され、 第 2のフリ ップフロップ 3 1 -2の出力タップには第 3のリ一ドライ トメモ リ 3 2 3が接続され、 第 3のフリ ップフロップ 3 1 3の出力タップには第 4のリ一ドライ トメモリ 3 2 4が接続されている。
各リードライ トメモリ 3 2 _い 3 2—2， 3 2 -3， 3 2 4は、 2 ビッ トの 差動デジタル信号を 3 2ステップ分記憶する領域を有しており、 入力さ れる差動デジタル信号を周波数 F s のクロックに従って書き込み、 2倍周 波数 2 F s のクロックに従って読み出すように構成されている。
これらのリ一ドライ トメモリ 3 2—い 3 2—2, 3 2—3， 3 2— 4の出力段 には、 2つの極性切替/データ · セレクタ 3 3 ， 3 3— 2が設けられてい る。 すなわち、 第 1および第 2のリ一ドライ 卜メモリ 3 2 3 2 2の出 力段に第 1 の極性切替/データ · セレクタ 3 3 が接続され、 第 3およ び第 4のリ一ドライ トメモリ 3 2—3, 3 2 _4の出力段に第 2の極性切替 Z データ · セレクタ 3 3 _2が接続されている。
各極性切替 Zデータ · セレクタ 3 3 -,, 3 3 2は、 それぞれ 2つのリー ドライ 卜メモリから入力される差動デジタル信号の正負の極性を所定の タイミ ングで切り替えるとともに、 何れかの信号を選択して出力する処 理を行う。 各極性切替 データ · セレクタ 3 3 3 3 _2より出力された 信号はそれぞれ、 積分効果を伴った AZD変換処理を行う第 1および第 3の積分型デジタル Zアナログ変換器 3 4 -,, 3 4 -3に入力される。
第 1および第 3の積分型デジタル/アナログ変換器 3 4.,, 3 4_3は、 上記第 1および第 2の極性切替/データ · セレクタ 3 3 3 3 -2から出 力された差動デジタル信号をアナログ信号に変換する処理を行う。 また 、 第 2の積分型デジタル/アナログ変換器 3 4-2は、 上記第 1 のフリ ツ プフロップ 3 1 から出力された差動デジタル信号をアナログ信号に変 換する処理を行う。
図 8は、 入力された Δ Σ変調信号を処理して 3つの積分型デジタル Z アナログ変換器 3 4—い 3 4 -2, 3 4 _3に差動デジタル信号を入力するま での動作タイミ ングを示すタイミングチヤ一トである。
図 8 ( a ) は、 入力データの例を示す図である。 ここでは、 a〜 gの データ列が順に入力された場合を想定している （ a〜 gは振幅の大きさ を表す） 。
図 8 ( b ) は、 メインデ一夕おょぴサブ 1〜サブ 4データの書き込み および読み出しタイミングを示す図である。 こ こで、 メインデータは、 第 1 のフリ ップフロップ 3 1 から第 2の積分型デジタル/アナログ変 換器 3 4-2に出力されるデータを言い、 サブ 1〜サブ 4のデータは、 各 リ一ドライ トメモリ 3 2—い 3 2— 2， 3 2 _3, 3 2 4に入出力されるデ一 夕を言うものとする。
図 8 ( b ) およぴ図 8 ( c ) に示すように、 データ aは、 時刻 t 1 に て周波数 F s のクロックに従って第 1 のリ一 ドライ トメモリ 3 2 -,に書き 込まれ、 次の時刻 t 2 にて 2倍周波数 2 F s のクロックに従って第 1 のリ 一ドライ トメモリ 3 2—,から 2回読み出され、 サブ 1データとして第 1 の極性切替 データ · セレクタ 3 3„,に入力される。
次の時刻 t 3では、 信号 I N Hが第 1 のリ一ドライ トメモリ 3 2 に 入力されてデータの入出力が一時休止となる。 また、 この時刻 t 3では 、 第 1 のフリ ップフロップ 3 1 から遅延を受けたデータ aが読み出さ れ、 メインデータとして第 2の積分型デジタル アナログ変換器 3 4 _2 に入力される。 そして、 次の時刻 t 4にて再ぴ 2倍周波数 2 F s のクロッ クに従って第 1 のリ一ドライ トメモリ 3 2—,からデータ aが 2回読み出 され、 サブ 1データとして第 1 の極性切替 データ ' セレクタ 3 3 -,に 入力される。
これにより、 第 1 の極性切替ノデータ · セレクタ 3 3 には、 時刻 t 2から t 4にかけて 2倍周波数 2 F s のクロックに従ってデータ aが 4回 入力される。 このとき第 1 の極性切替/データ · セレクタ 3 3 は、 2 回目および 3回目に入力されたデータ aに対して極性を反転させる処理 を行い、 その結果を第 1 の積分型デジタルノアナログ変換器 3 4 に出 力する。 これにより、 第 1 の積分型デジタル/アナログ変換器 3 4 _,に は、 — a， a , a， 一 aのような順序でデータ aが入力される。
また、 図 8 ( b ) および図 8 ( d ) に示すように、 データ bは、 時刻 t 2にて周波数 F s のクロックに従って第 2のリードライ トメモリ 3 2 _2 に書き込まれ、 次の時刻 t 3 にて 2倍周波数 2 F s のクロックに従って第 2 のリードライ トメモリ 3 2 -2から 2回読み出され、 サブ 2データとし て第 1 の極性切替 Zデ一夕 · セレクタ 3 3 -,に入力される。
次の時刻 t 4では、 信号 I N Hが第 2のリ一ドライ トメモリ 3 2 _2に 入力されてデータの入出力が一時休止となる。 また、 この時刻 t 4では. 、 第 1 のフリ ップフロップ 3 1 から遅延を受けたデ一夕 bが読み出さ れ、 'メインデータとして第 2の積分型デジタル Zアナログ変換器 3 4 _2 に入力される。 そして、 次の時刻 t 5にて再び 2倍周波数 2 F s のクロッ クに従って第 2のリードライ トメモリ 3 2—2からデータ bが 2回読み出 され、 サブ 2データとして第 1 の極性切替/データ · セレクタ 3 3 _,に 入力される。
これにより、 第 1 の極性切替/データ . セレクタ 3 3 には、 時刻 t 3から t 5にかけて 2倍周波数 2 F s のクロックに従ってデータ bが 4回 入力される。 このとき第 1 の極性切替 Zデータ ' セレクタ 3 3 は、 2 回目および 3回目に入力されたデータ bに対して極性を反転させる処理 を行い、 その結果を第 1 の積分型デジタル Zアナログ変換器 3 4 _ こ出 力する。 これにより、 第 1 の積分型デジタルノアナログ変換器 3 4—,に は、 一 b， b， b , 一 bのような順序でデータ bが入力される。
また、 図 8 ( b ) および図 8 ( e ) に示すように、 データ cは、 時刻 t 3にて周波数 F sのクロックに従って第 3のリ一 ドライ トメモリ 3 2 一 3 に書き込まれ、 次の時刻 t 4にて 2倍周波数 2 F s のクロックに従って第 3 のリ一 ドライ トメモリ 3 2 _3から 2回読み出され、 サブ 3データとし て第 2の極性切替 データ · セレクタ 3 3—2に入力される。
次の時刻 t 5では、 信号 I N Hが第 3のリ一ドライ トメモリ 3 2 —3に 入力されてデータの入出力が一時休止となる。 また、 この時刻 t 5では 、 第 1 のフリ ップフロップ 3 1 から遅延を受けたデータ cが読み出さ れ、 メインデータとして第 2の積分型デジタル/アナログ変換器 3 4 .2 に入力される。 そして、 次の時刻 t 6 にて再び 2倍周波数 2 F s のクロッ クに従って第 3のリー ドライ トメモリ 3 2 -3からデータ cが 2回読み出 され、 サブ 3データとして第 2 の極性切替/データ · セレクタ 3 3 -2に 入力される。
これにより、 第 2の極性切替 Zデータ ' セレクタ 3 3 —2には、 時刻 ！： 4から t 6にかけて 2倍周波数 2 F s のクロックに従ってデータ cが 4回 入力される。 このとき第 2の極性切替/データ ' セレクタ 3 3 -2は、 2 回目および 3回目に入力されたデータ c に対して極性を反転させる処理 を行い、 その結果を第 3の積分型デジタル/アナログ変換器 3 4 -3に出 力する。 これにより、 第 3の積分型デジタル/アナログ変換器 3 4 -3に は、 一 c， c , c , 一 c のような順序でデータ cが入力される。
また、 図 8 ( b ) および図 8 ( f ) に示すように、 データ dは、 時刻 t 4にて周波数 F sのクロックに従って第 4のリードライ トメモリ 3 2 -4 に書き込まれ、 次の時刻 t 5 にて 2倍周波数 2 F s のクロックに従って第 4のリ一ドライ トメモリ 3 2— 4から 2回読み出され、 サブ 4データとし て第 2の極性切替/データ ■ セレクタ 3 3 -2に入力される。
次の時刻 t 6では、 信号 I N Hが第 4のリードライ トメモリ 3 2—4に 入力されてデータの入出力が一時休止となる。 また、 この時刻 t 6では 、 第 1 のフリ ップフロップ 3 1 から遅延を受けたデータ dが読み出さ れ、 メインデータとして第 2の積分型デジタル/アナログ変換器 3 4 _2 に入力される。 そして、 次の時刻 t 7 にて再ぴ 2倍周波数 2 F s のクロッ クに従って第 4のリードライ トメモリ 3 2 _4からデータ dが 2回読み出 され、 サブ 4データとして第 2の極性切替/データ · セレクタ 3 3— 2に 入力される。
これにより、 第 2の極性切替ノデータ · セレクタ 3 3 -2には、 時刻 t 5から t 7 にかけて 2倍周波数 2 F s のクロックに従ってデータ dが 4回 入力される。 このとき第 2の極性切替ノデータ ' セレクタ 3 3 -2は、 2 回目および 3回目に入力されたデータ dに対して極性を反転させる処理 を行い、 その結果を第 3の積分型デジタル Zアナログ変換器 3 4 -3に出 力する。 これにより、 第 3の積分型デジタル/アナログ変換器 3 4 -3に は、 一 d , d， d , — dのような順序でデータ dが入力される。
以降、 データ e , f , g , ……についても同様に、 メインデ一夕およ びサブ 1データ〜サブ 4データの読み書きが順次行われる。 また、 極性 切替の処理も同様に行われる。
以上の処理により、 例えば時刻 t 4の夕イミングでは、 第 1の積分型 デジタル/アナログ変換器 3 4— ,に 2 F s周期のデ一タ列 a， 一 aが入力 され、 第 2の積分型デジタルノアナログ変換器 3 4— 2に F s周期のデータ bが入力され、 第 3の積分型デジタル/アナログ変換器 3 4—3に 2 F s周 期のデータ列一 c , cが入力される。
重み付けアナログ加算器 3 5 は、 各積分型デジタル Zアナログ変換器 3 4 _, , 3 4 .2 , 3 4 _3から出力されたアナログ信号を重み付けをしなが ら加算する。 ここでは、 第 1 の積分型デジタル Zアナログ変換器 3 4—い 第 2の積分型デジタル アナログ変換器 3 4 -2、 第 3の積分型デジタル/ アナログ変換器 3 4 からの出力信号に対して 1 ： 8 ： 1 となるように 重み付けをする。
これにより、 Δ∑変調された 2値信号の値に応じた振幅を有するアナ ログの基本波形が得られる。 例えば、 上述の時刻 t 4のタイミングでは 、 各積分型デジタル/アナログ変換器 3 4—, , 3 4 _2 , 3 4— 3に入力され るデータ値 a , b， c に応じた振幅を有する基本デジタル波形 （― a， a， 8 b， 8 b , c ， 一 c ) に対応するアナログ波形が得られる。
この重み付けアナ口グ加算器 3 5の後段には、 アナログフィルタ 1が 接続されている。 アナログフィルタ 1 は、 図 1 に示したものと同様に構 成されている。 そして、 重み付けアナログ加算器 3 5から出力される基 本波形に対して、 第 1 の実施形態で説明したコンポリューショ ン演算を 実行する。
上述のように、 本実施形態のアナログフィルタ 1は、 有限の標本点で 0値に収束する図 3 ( c ) のような波形をフィルタ出力の包絡線として 補間するものであるから、 ローパスフィルタの位相歪みや s i n c関数 等による打ち切り誤差が生じることもなく、 出力波形に歪みのないより 滑らかなアナログ信号を再生することができる。
しかも、 本実施形態では、 Δ Σ変調信号をアナログフィルタ 1 に入力 する前処理として、 Δ Σ変調信号の離散データを図 1 0 に示すような有 限台の標本化関数の基準となる基本デジタル波形に応じて加工するよう にしているので、 より一層滑らかなアナログ信号を再生することができ る。 したがって、 これを音声再生装置に応用した場合には、 通常の C D 再生とは異なり滑らかで伸びのある再生音声を得ることができる。
なお、 上記実施形態では、 コンポリューシヨ ン演算の例として、 1 6 段のコンポリューショ ン演算を 2回行った後、 2段のコンポリューショ ン演算を行う例について説明したが、 本発明はこの例に限定されるもの ではない。 例えば、 1 6段のコンポリューシヨ ン演算を 2回行うだけで 、 最後の 2段のコンポリューシヨ ン演算は行わないようにしても、 ある 程度滑らかなアナログ波形を得ることが可能である。 また、 例えば 2段 のコンポリューショ ン演算を 3回行った後、 8段のコンポリューショ ン 演算を 1 回行うなど、 任意段のコンポリューシヨ ン演算を任意に組み合 わせて行う ことが可能である。
また、 上記実施形態では、 複数のアナログ加算器の出力段に 1 / 2除 算器を夫々設ける構成としたが、 数個あるいは全部の 1ノ 2除算器を 1 箇所にまとめて設けるようにしても良い。 例えば、 第 1および第 2のコ ンポリューショ ン演算部 2 2 _2の最終段にそれぞれ 1 1 6除算器を 1つずつ設けるようにしたり、 第 3のコンポリューショ ン演算部 2 -3の 最終段に 1 Z 2 n 2除算器を 1つ設けるようにしても良い。 この場合は、 S Z H回路とアナログ加算器とによって 1組の処理回路が構成される。 また、 上記実施形態では、 2 1段の S / H回路とアナログ加算器とを含 む回路を 1組の処理回路として j 組の処理回路を縦続接続し、 2 '段の S Z H回路の段数をそれぞれ i = j — 1， j — 2 , …， 1， 0のように後 段にいく に従って徐々に小さくなるように構成したが、 この例に限定さ れるものではない。 例えば、 2 1段の S Z H回路の段数がそれぞれ i = 0 , 1 , …， j - 2 , j — 1 のように後段にいく に従って徐々に大きくな るように配置したり、 ランダムに配置するようにしても良い。
その他、 以上に説明した各実施形態は、 何れも本発明を実施するにあ たっての具体化の一例を示したものに過ぎず、 これらによって本発明の 技術的範囲が限定的に解釈されてはならないものである。 すなわち、 本 発明はその精神、 またはその主要な特徴から逸脱することなく、 様々な 形で実施することができる。 産業上の利用可能性
本発明は、 △∑変調出力に対する最適なアナログフィル夕、 すなわち 、 出力波形の歪みが少なく、 かつ、 構成が簡単なアナログフィルタを実 現するのに有用である。

Claims

請 求 の 範 囲
1 . Δ∑変調された個々の離散データに対してオーバーサンプリ ングお よび移動平均演算または畳み込み演算を行う ことにより、 出力波形の包 絡線が上記 Δ∑変調された個々の離散データのサンプル値を通る 2次曲 線となるように補間を実行するアナログフィルタであって、
信号を保持する数段のサンプルホールド回路と、 上記数段のサンプル ホールド回路への入力信号と出力信号とを加算する加算器とを含む回路 を 1組の処理回路として、 複数組の処理回路を縦続接続し、 上記複数組 の処理回路が備える上記数段のサンプルホールド回路の段数をそれぞれ 異ならせたことを特徴とするアナログフィルタ。
2 . 上記複数組の処理回路が備える上記数段のサンプルホールド回路の 段数は、 上記縦続接続の後段にいく に従って少なくなるように構成した ことを特徴とする請求の範囲第 1項に記載のアナログフィルタ。
3 . Δ∑変調された個々の離散データに対して移動平均演算または畳み 込み演算を行うことにより、 出力波形の包絡線が対称台形波となるよう に補間を実行する第 1 の演算処理部と、
上記第 1の演算処理部で求められた上記対称台形波の個々の離散デー 夕に対して移動平均演算または畳み込み演算を行う ことにより、 出力波 形の包絡線が上記 Δ∑変調された個々の離散データのサンプル値を通る 2次曲線波となるように補間を実行する第 2の演算処理部とを備え、 上記第 1 の演算処理部および上記第 2 の演算処理部はそれぞれ、 信号 を保持する数段のサンプルホールド回路と、 上記数段のサンプルホール ド回路への入力信号と出力信号とを加算する加算器とを含む回路を 1組 の処理回路として、 複数組の処理回路を縦続接続し、 上記複数組の処理 回路が備える上記数段のサンプルホールド回路の段数をそれぞれ異なら せて構成したことを特徴とするアナログフィルタ。
4 . Δ∑変調された個々の離散デ一タに対して移動平均演算または畳み 込み演算を行うことにより、 出力波形の包絡線が対称台形波となるよう に捕間を実行する第 1 の演算処理部と、
上記第 1 の演算処理部で求められた上記対称台形波の個々の離散デー 夕に対して移動平均演算または畳み込み演算を行う ことにより、 出力波 形の包絡線が上記 Δ∑変調された個々の離散データのサンプル値を通る 2次曲線波となるように補間を実行する第 2の演算処理部とを備え、 上記第 1 の演算処理部および上記第 2の演算処理部はそれぞれ、 信号 を保持する数段のサンプルホールド回路と、 上記数段のサンプルホール ド回路への入力信号と出力信号とを加算する加算器と、 上記加算器の出 力信号を 1 / 2倍する 1ノ 2除算器とを 1組の処理回路として、 複数組 の処理回路を縦続接続し、 上記複数組の処理回路が備える上記数段のサ ンプルホールド回路の段数をそれぞれ異ならせたことを特徴とするアナ ログフィルタ。
5 . 上記第 1 の演算処理部および上記第 2の演算処理部のそれぞれにお いて、 上記複数組の処理回路が備える上記数段のサンプルホールド回路 の段数は、 上記縦続接続の後段にいく に従って少なくなるように構成し たことを特徴とする請求の範囲第 3項に記載のアナログフィルタ。
6 . 上記第 1 の演算処理部および上記第 2の演算処理部のそれぞれにお いて、 上記複数組の処理回路が備える上記数段のサンプルホールド回路 の段数は、 上記縦続接続の後段にいく に従って少なくなるように構成し たことを特徴とする請求の範囲第 4項に記載のアナログフィルタ。
7 . 上記△∑変調された個々の離散データを、 有限の標本点で 0に収束 する有限台の標本化関数の基準となるデジタルの基本波形に応じて加工 する前処理部を備え、 上記前処理部の出力信号に対して上記移動平均演 算または畳み込み演算を行う ことを特徴とする請求の範囲第 1項に記載 のアナログフィル夕。
8 . 上記 Δ∑変調された個々の離散デ一タを、 有限の標本点で 0 に収束 する有限台の標本化関数の基準となるデジタルの基本波形に応じて加工 する前処理部を備え、 上記前処理部の出力信号に対して上記移動平均演 算または畳み込み演算を行う ことを特徴とする請求の範囲第 3項に記載 のアナログフィル夕。
9 . 上記 Δ∑変調された個々の離散データを、 有限の標本点で 0 に収束 する有限台の標本化関数の基準となるデジタルの基本波形に応じて加工 する前処理部を備え、 上記前処理部の出力信号に対して上記移動平均演 算または畳み込み演算を行う ことを特徴とする請求の範囲第 4項に記載 のアナログフィルタ。
1 0 . 信号を保持する 2 1段のサンプルホールド回路と、 上記 段のザ ンプルホールド回路への入力信号と出力信号とを加算する加算器とを含 む回路を 1組の処理回路として、 j 組の処理回路を縦続接続し、 上記 j 組の処理回路が備える上記 2 '段のサンプルホールド回路の段数をそれぞ れ i = j 一 1 , j - 2 , ··· , 1 , 0 とした第 1 の演算処理部と、
上記第 1 の演算処理部と同様に構成した第 2の演算処理部とを備え、 上記第 1の演算処理部および上記第 2の演算処理部を縦続接続して構 成したことを特徴とするアナログフィルタ。
1 1 . 信号を保持する 段のサンプルホールド回路と、 上記 2 1段のザ ンプルホールド回路への入力信号と出力信号とを加算する加算器と、 上 記加算器の出力信号を 1 Z 2倍する 1ノ 2除算器と 1組の処理回路と して、 j 組の処理回路を縦続接続し、 上記 j 組の処理回路が備える上記 段のサンプルホ一ルド回路の段数をそれぞれ i = j 一 1， j - 2 , … , 1， 0 とした第 1の演算処理部と、 上記第 1 の演算処理部と同様に構成した第 2 の演算処理部とを備え、 上記第 1の演算処理部および上記第 2の演算処理部を縦続接続して構 成したことを特徴とするアナログフィルタ。
1 2 . 上記第 2の演算処理部の出力信号を保持する 1段のサンプルホー ルド回路と、 上記 1段のサンプルホールド回路への入力信号と出力信号 とを加算する加算器と、 上記加算器の出力信号を 1ノ 2倍する 1 / 2除 算器とを更に備えたことを特徴とする請求の範囲第 1 1項に記載のアナ ログフィルタ。
1 3 . 上記 Δ∑変調された個々の離散デ一タを、 有限の標本点で 0に収 束する有限台の標本化関数の基準となるデジタルの基本波形に応じて加 ェする前処理部と、
信号を保持する 2！段のサンプルホールド回路と、 上記 2 i段のサンプ ルホールド回路への入力信号と出力信号とを加算する加算器とを含む回 路を 1組の処理回路として、 j 組の処理回路を縦続接続し、 上記 j 組の 処理回路が備える上記 2 '段のサンプルホールド回路の段数をそれぞれ i - j - 1 , j — 2， …， 1， 0 とした第 1 の演算処理部と、
上記第 1 の演算処理部と同様に構成した第 2 の演算処理部とを備え、 上記前処理部、 上記第 1の演算処理部および上記第 2の演算処理部を 縦続接続して構成したことを特徴とするアナログフィルタ。
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