KR20020073082A

KR20020073082A - 선형 피드백 시프트 레지스터를 이용한 빌트-인 셀프테스트 회로 및 그 방법

Info

Publication number: KR20020073082A
Application number: KR1020010028709A
Authority: KR
Inventors: 김훈철; 박진영
Original assignee: 삼성전자 주식회사
Priority date: 2001-03-13
Filing date: 2001-05-24
Publication date: 2002-09-19
Also published as: EP1241678A3; DE60116046D1; US6769084B2; EP1241678B1; EP1241678A2; US20020138800A1; KR100410872B1; DE60116046T2

Abstract

반도체 메모리를 테스트하기 위한 빌트-인 셀프 테스트 회로 및 방법이 제시된다. 선형 피드백 시프트 레지스터(LFSR)는 테스트 받는 상기 메모리 영역들을 어드레싱하기 위해 사용된다. 테스트 데이터는 상기 선형 피드백 시프트 레지스터로부터 발생되는 어드레스 데이터로부터 적어도 부분적으로 얻어진다.

Description

선형 피드백 시프트 레지스터를 이용한 빌트-인 셀프 테스트 회로 및 그 방법{BUILT-IN SELF TEST CIRCUIT EMPLOYING A LINEAR FEEDBACK SHIFT REGISTER AND METHOD THEREOF}

본 발명은 반도체 테스팅 장치 및 반도체 메모리들을 테스트 하는 방법에 관한 것으로, 특히 반도체 메모리들을 테스트 하는 빌트-인 셀프 테스터 및 선형 피드백 시프트 레지스터를 갖는 장치 및 방법에 관한 것이다.

빌트-인 셀프 테스트(BUILT-IN SELF TEST, 이하 "BIST"라 칭함)는 테스트 알고리즘을 갖는 회로를 이용하여 내장 메모리를 테스트 하는 기법이다. 종래의 빌트-인 셀프 테스트(BIST) 회로가 도 1에 도시되어 있다. 도시된 바와 같이, 빌트-인 셀프 테스트 회로(100)는 메모리(150)의 저장 영역들 또는 위치들(locations)을 억세스하는 어드레스들을 발생시키는 어드레스 발생기(120)를 포함한다. 데이터 발생기(130)는 테스트될 데이터를 발생하고, 응답 비교기(140)는 메모리(150)로부터 독출된 데이터를 상기 메모리(150)로 기입되는 데이터와 비교한다. 빌트-인 셀프 테스트 제어기(110)는, 실행될 때, 상기 메모리(150)를 테스트하기 위해 적절한 제어 신호들을 상기 어드레스 발생기(120), 상기 데이터 발생기(130) 및 상기 응답 비교기(140)로 인가하는 저장 프로그램을 전형적으로 포함한다. 또한, 빌트-인 셀프 테스트 제어기(110)는 비교기(140)로부터 출력되는 비교 결과 데이터를 받고 테스트에서의 합격/불합격 여부를 판별한다.

내장 메모리를 테스트 하기 위해 빌트-인 셀프 테스트 제어기 내에 저장된테스트 알고리즘으로서는 마치 테스트 알고리즘(MARCH TEST ALGORITHM)이 통상적으로 사용된다. 상기 마치 테스트 알고리즘은 '0'과 '1' 값을 메모리로/로부터 기입 및 독출하여 메모리 내에 있는 각 영역의 각 비트를 테스트하는 테스트 절차를 실행한다. 메모리에 대한 어드레스는 모든 영역들이 테스트될 때까지 순차적인 순서로 증가되고 감소된다. 마치 테스트 절차는 다음과 같다:

여기서, 심볼들()은 어드레스들을 계수하는 방향들을 나타낸다. 즉, "업"은 어드레스 증가, "다운"은 어드레스 감소 그리고 "업 또는 다운"은 어드레스 증가 또는 어드레스 감소를 각각 나타낸다. 심볼들(W 및 R)은 각각 기입과 독출을 의미한다. D는 데이터 값으로 "0" 또는 "1" 이고, D'는 D의 반대를 의미한다. W_D는 데이터 값 D와 함께 기입 동작을 의미하고 R_D'는 데이터 값 D^'와 함께 독출 동작을 의미한다. 괄호("()")는 모든 어드레스들에 대하여 수행되는 동작들을 의미한다. 하나 이상의 동작이 괄호 안에 있다면, 두 개의 동작들이 동일한 어드레스 영역에서 수행된다. 예를들어, "(R_D,W_D')"는 D가 독출되고 어드레스가 변하기 전에 동일한 영역으로 D'가 기입되는 것을 의미한다. 마치 테스트 방법은 각 셀에서 스턱-앳 결함(STUCK-AT FAULTS)(여기서, 스턱-앳 결함이란 0 또는 1의 논리값으로 상황에 따라 가져야 하는 논리 회로가 한 가지 논리값으로 고정되는 결과를 초래하는 물리적인 고장을 일컫는 것임.)을 감지하지만, 커플링 및 어드레스 결함을 감지할 수 없다. 1994년 10월 WASHINGTON D.C.의 IEEE INT. TEST CONFERENCE에서 Y.Zodan, A.J. Van De Goor 과 Ivo Schanstra가 쓴 " An Effective BIST Scheme for Ring-Address Type FIFOS"를 참조하라.

미국 특허 5,706,293은 마치 테스트 알고리즘에 의해 감지된 스턱-앳 결함에 더하여 어드레스 결함 및 커플링 결함을 감지하는 테스트 방법을 기술한다. 상기 '293 특허에 기술된 어드레싱은 단방향(SINGLE-ORDER ADDRESS)이다. 상기 '293 특허는 상기한 결함들에 대해서 모든 메모리 영역들을 테스트하는 테스트 데이터로서 "어드레스 데이터 백그라운드들(Address Data Backgrounds, 이하 "ADBs" 라 칭함)"의 사용을 기술한다. 상기 어드레스 데이터 백그라운드들(ADBs)은 선형 피드백 시프트 레지스터(Linear Feedback Shift Register, 이하 "LFSR" 이라 칭함)에 의해 발생될 수 있는 슈도-랜덤 데이터들이다. 상기 '293 특허는 다음과 같은 테스트 패턴을 개시한다.

상기 어드레스 데이터 백그라운드(ADB)는 상호간에 다른 어드레스들을 갖는 두 개의 랜덤 셀들이 가질 수 있는 모든 데이터들의 결합으로 상기 '293 특허에서 정의된다. 상기 '293 특허의 테스트 방법에서, 그룹으로부터 출력되는 어드레스 데이터 백그라운드(ADB)는 메모리의 모든 영역들에 기입되는 초기의 데이터로 선택된다. 모든 영역들에 기입된 첫번째 어드레스 데이터 백그라운드들(ADBs)을 독출할 때, 동일한 어드레스 데이터 백그라운드(ADB)의 역수 또는 반대 값이 메모리의 모든 영역들에 기입된다. 메모리의 어드레싱은 순차적인 증가에 의해 이루어진다. 반전된 어드레스 데이터 백그라운드(ADB) 데이터는 독출되고 반전된 데이터가 정확히 독출될 때, 동일한 어드레스 데이터 백그라운드(ADB) 그룹으로부터 출력된 데이터는 다시 메모리의 각 영역으로/으로부터 기입되고 독출된다. 이러한 단계들은 어드레스 데이터 백그라운드들의 각각에 대하여 반복된다. 상기 '293 테스트 방법에서, 캐리 전달 가산기, 캐리 안전 가산기 또는 리플 카운터와 같은 카운터들이 0부터의 단방향 계수를 메모리의 가장 중요한 영역으로 제공하기 위해 사용될 수 있다. '293 특허의 출원인은 본 건의 출원인과 동일하며, 본 건은 미국 특허 5,706,293에 개시된 사항들을 참조사항으로서 포함하는 것으로 한다.

다시 도 1을 참조하여, 빌트-인 셀프 테스트에서 어드레스 발생기(120)는 순차적으로 카운트 업 또는 카운트 다운을 반복적으로 수행할 수 있는 전형적인 카운터이다. 순차적인 업-다운 카운터는 마치 테스트 알고리즘을 실행하기 위해 사용된다. 업-다운 카운터는 이전의 계수에/로부터 하나를 가감하여 업 또는 다운을 순차적으로 계수한다. 전달 반 가산기들은 계수에 가감하기 위해 통상 사용된다. 이것은 최하위 비트(LSB)로부터의 캐리를 어드레스 스트링(STRING)의 최상위 비트로 전달하는 것을 요구한다. 모든 어드레스 비트들의 최하위 비트로부터 최상위 비트로의 캐리의 전달 시간은 빌트-인 셀프 테스터의 각 테스트 싸이클을 위해 할당되어야 하는 싸이클 타임을 의미한다. 따라서, 메모리 용량이 증가하면 할수록 어드레스 비트폭은 더 커지고, 어드레스 발생기/카운터를 위해 필요한 싸이클 타임은 필수적으로 증가해야 한다.

문제는 빌트-인 셀프 테스트(BIST) 회로가 CPU의 동작 속도와 같은 동작 속도에서 고용량 메모리를 테스트하기 위해 사용될 때이다. 최근, 1.5㎓에서 동작하는 CPU들이 광범위하게 사용되고 있다. 동작 속도에서 고용량 메모리를 테스트하기 위해서, 종래의 업-다운 카운터는 캐리가 동작 속도에서 CPU 싸이클의 싸이클 타임내에서 전체 카운터들을 통해 전달될 수 없기 때문에 사용될 수 없다.

더욱이, 빌트-인 셀프 테스트(BIST) 회로는 동일한 칩 상의 메모리 내에 전형적으로 내장된다. 더 고용량의 메모리를 테스트하기 위해, 어드레스 비트 폭은 더 넓어지거나 더 많은 비트들을 가져야하고 더 많은 가산기들이 업-다운 카운터에 요구된다. 결국, 이것은 빌트-인 셀프 테스트(BIST) 회로의 크기 증가를 야기하고, 반도체 칩의 전체적인 크기를 고려해야 하는 문제가 발생한다.

따라서, 본 발명의 목적은 메모리 장치의 모든 저장 영역들의 데스트에 필요한 어드레스들을 통상적인 CPU의 동작 속도로 발생할 수 있는 빌트-인 셀프 테스트 회로 및 그 방법을 제공하는 것이다.

본 발명의 다른 목적은 칩 면적의 점유가 작은 빌트-인 셀프 테스트 회로를 제공하는 것이다.

도 1은 종래의 빌트-인 셀프 테스트 회로(BIST CIRCUIT)의 블록도;

도 2는 본 발명의 실시예에 따른 빌트-인 셀프 테스트 회로를 개략적으로 보여주는 블록도;

도 3a 및 도 3b는 엘에프에스알(LFSR) 회로들을 개략적으로 보여주는 도면;

도 4는 엘에프에스알 카운터들의 개수와 대응하는 원시 다항식 간의 관계를 보여주는 표;

도 5는 본 발명의 실시예에 따른 빌트-인 셀프 테스트 회로의 블록도;

도 6a, 6b, 6c 및 6d는 본 발명의 실시예의 4 개의 ADB 그룹들을 보여주는 도면 및;

도 7은 본 발명의 빌트-인 셀프 테스트에 의해 실행되는 테스트 과정의 순서도이다.

* 도면의 주요 부분에 대한 부호의 설명

210: 빌트-인 셀프 테스트 제어기220: 선형 피드백 시프트 레지스터

230: 데이터 발생기240: 비교기

250: 메모리

(구성)

본 발명의 한 특징에 따르면, N 개의 저장 영역들을 갖는 메모리를 테스트하기 위한 반도체 장치가 제공된다. 이 반도체 장치는 선형 피드백 시프트 레지스터(LFSR)와, 데이터 발생기와, 비교기 및, 빌트-인 셀프 테스트(BIST) 제어기를 포함한다. 선형 피드백 시프트 레지스터는 단방향 슈도-랜덤()-비트 어드레스 패턴들을 만든다. 어드레스 패턴들은 테스트를 받는 메모리 영역들을 위한 어드레스들로 사용된다. 데이터 발생기는 선형 피드백 시프트 레지스터에 의해 발생되는 어드레스 패턴들에 근거한 데이터 패턴들을 발생시킨다. 데이터 패턴들은 ()+1 개의 어드레스 데이터 백그라운드(ADB) 그룹들 내에 그룹화 된다. 어드레스 데이터 백그라운드 그룹들 각각은 N 개의 영역들을 갖는다. 데이터 패턴들은 테스트용 메모리에 입력되는 데이터로 사용된다. 비교기는 데이터의 통합적인 검증을 위해 메모리에 입력되는 데이터와 메모리로부터 출력되는 데이터를 비교한다. 그리고, 빌트-인 셀프 테스트 제어기는 동작 가능하도록 선형 피드백 시프트 레지스터, 데이터 발생기 및 비교기에 연결되고, 메모리에 대한 테스트 동작을 제어한다.

바람직하게는, 상기 데이터 패턴들은 제 1 테스트 단계 동안 제 1 로직 레벨과 제 2 테스트 단계 동안 제 2 로직 레벨에 의해 표시되는 각 영역 데이터를 포함한다. 여기서, 상기 어드레스 데이터 백그라운드 그룹들 중의 하나는 각 영역의 전체 폭 내에 있는 로직 레벨 로우에 의해 표시되는 데이터를 포함한다. 상기 전체 폭은 하나 이상의 비트들이다.

본 발명의 바람직한 실시예에 따르면, 상기 ()+1 개의 어드레스 데이터 백그라운드(ADB) 그룹들 중의개의 그룹들은 상기 선형 피드백 시프트 레지스터에 의해 발생되는 어드레스에 대응하는 각 영역에, 미리 정의된 어드레스비트 위치에 있는 어드레스 데이터의 로직 레벨로서 동일한 로직 레벨을 갖는 데이터를 포함한다.

바람직스럽게는, 상기 ()+1 개의 어드레스 데이터 백그라운드(ADB) 그룹들 중의 연속하는 () 개의 어드레스 데이터 백그라운드 그룹들 각각은 제 1 서브 그룹과 제 2 서브 그룹으로 분할된다. 여기서, 제 1 서브 그룹에 있는 영역들은 제 1 로직 레벨을 갖는 데이터와 함께 테스트 되고 제 2 서브 그룹 내에 있는 영역들은 제 2 로직 레벨를 갖는 데이터와 함께 테스트 된다. 연속하는 어드레스 데이터 백그라운드 그룹들의 마지막은 모든 다른 위치에서 제 1 로직 레벨의 데이터를 갖는다. 이와는 달리, 연속하는 어드레스 데이터 백그라운드 그룹들 각각에 있는 영역들은 상기 어드레스 데이터 백그라운드 마지막 그룹들이 N 개의 서브 그룹들을 가질 때까지 두 개의 서브 그룹들로 분할된다.

본 발명의 다른 특징에 따른 빌트-인 셀프 테스트 제어기는 저장 프로그램 코드들을 포함하는데, 이들 코드는 그것이 실행될 때 미리 정의된 순서에서 상기 선형 피드백 시프트 레지스터에 의해 발생되는 어드레스들을 인가한다. 여기서, 미리 정의된 하나의 순서는 다음과 같다.

본 발명에 따르면, 반도체 장치에 내장된 N 개의 영역들을 갖는 메모리를 테스트 하기 위한 방법이 제공된다. 이 방법은 LFSR을 이용하여 테스트되는 메모리의 영역들을 지정하는 어드레스들로서 사용하기 위한 일방적인(unilateral) 슈도 랜덤()-비트 LFSR 어드레스 패턴들을 만드는 단계와, 상기 LFSR 어드레스 패턴들에 의해 지정된 메모리의 영역들로 입력하기 위한 테스트 데이터로서 사용하기 위한 데이터 패턴들을 발생시키는 단계를 포함하며, 상기 테스트 데이터는 상기 LFSR 어드레스 패턴들의 어드레스 데이터에 근거한다.

바람직스럽게는, 상기 방법은 대응하는 LFSR 어드레스 패턴의 미리 정의된 비트의 로직 레벨과 동일한 로직 레벨에 의해 표시되는 테스트 데이터를 포함한다.

본 발명의 바람직한 실시예에 따른 상기 방법은 ()+1 개의 어드레스 데이터 백그라운드 그룹들 내에 있는 데이터 패턴들을 그룹화하는 단계를 더 포함한다. 상기 ()+1 개의 어드레스 데이터 백그라운드 그룹들 중의 () 개의 어드레스 데이터 백그라운드 그룹들 각각은 두 개의 서브 그룹들로 더 분할된다. 하나의 그룹은 로우 로직 레벨을 갖고 다른 하나의 서브 그룹은 하이 로직 레벨을 갖는다. 상기 () 개의 어드레스 데이터 백그라운드 마지막 그룹들은 N 개의 서브 그룹들을 갖는다.

(작용)

본 발명에 따르면, 빌트-인 셀프 테스트 회로 및 방법은 통상적인 CPU 동작 속도에서 메모리의 모든 영역들을 테스트하도록 어드레스들을 발생한다. 또한, 본 발명의 빌트-인 셀프 테스트 회로는 작은 칩 점유 면적을 갖는다.

(실시예)

이하 첨부도면을 참조하여 본 발명에 대해 구체적으로 설명한다.

본 발명의 실시예에 따른 빌트-인 셀프 테스트(BIST) 회로는 내장된 메모리를 테스트 하는 어드레스들을 제공하기 위해 어드레스 데이터 백그라운드들(ADBs)을 발생하는 선형 피드백 시프트 레지스터(LFSR)를 사용한다. 상기 메모리로/로부터 기입 및 독출되는 테스트 데이터들 또한 어드레스 데이터 백그라운드(ADB)에 의한다. 빌트-인 셀프 테스트(BIST) 회로는 상기 메모리를 테스트 하기 위해 단방향 테스트 알고리즘을 실행한다.

도 2는 본 발명에 따른 빌트-인 셀프 테스트 회로의 개략적인 블록도이다. 도 2를 참조하여, 빌트-인 셀프 테스트 회로(200)는 메모리(250)로 슈도-랜덤 단방향 어드레스들을 발생시키는 선형 피드백 시프트 레지스터(220)를 포함한다. 데이터 발생기(230)는 선형 피드백 시프트 레지스터(220)로부터 발생되는 어드레스 데이터로부터 최소한 부분적으로 파생되는 데이터 백그라운드를 발생시킨다. 데이터 발생기(230)로부터 출력되는 데이터 백그라운드는 메모리(250)로 입력되는 테스트 데이터이다. 비교기(240)는 메모리(250)에 기입되는 동일한 데이터를 받고 상기 입력 데이터와 상기 메모리로부터 독출되는 데이터를 비교한다. 빌트-인 셀프 테스트 제어기(210)는 메모리 테스트를 실행하기 위한 저장 테스트 알고리즘을 포함한다. 제어기(210)는 선형 피드백 시프트 레지스터(220), 데이터 발생기(230)를 제어하고 비교기(240)로부터 출력되는 비교된 결과를 받는다.

도 3a 및 도 3b는 본 발명의 바람직한 실시예들에 따른 어드레스 데이터 백그라운드들(ADBs)을 발생시키기 위한 선형 피드백 시프트 레지스터 회로들을 예시하고 있다. 선형 피드백 시프트 레지스터들은 연속되는 레지스터들의 출력들을 최초의 레지스터에 피드백시켜 상호 연결되는 플립플롭들 또는 레지스터들, 익스크루시브-오아(XOR) 그리고/또는 익스크루시브-노아(XNOR) 및 노아(NOR) 게이트들을 포함한다. 상기 선형 피드백 시프트 레지스터 회로들은 익스크루시브-오아(XOR) 및 익스크루시브-노아(XNOR) 게이트들의 조합 연결에 의존하는 C₁내지 C_N에 슈도-랜덤 비트 패턴을 출력한다. C₁내지 C_N에 있는 상기 비트 패턴 출력은 순서를 갖고 카운팅을 반복하고 카운트 패턴은 각각 2^N계수에서 반복될 것이다. 예를들어, 4 비트 선형 피드백 시프트 레지스터에서 N=4 일때, 카운트 패턴은 2⁴또는 16 계수마다 반복된다. 또한, 상기 카운트 패턴은 원시 다항식과 관계가 있다. 원시 다항식은 선형 피드백 시프트 레지스터의 비트들의 수에 따라서 설정된다. 도 4는 다양한 비트 수들에 대응하는 원시 다항식을 나열하고 있다. 상기 선형 피드백 시프트 레지스터에 의해 발생되는 상기 슈도-랜덤 패턴은 단방향이다. 예를들어, 1-3-5-7-9-2-4-6-8의 어드레스 계수를 반복할 수는 있지만, 마치 테스트 알고리즘에서 가능한 바와 같이, 역으로 8-6-4-2-9-7-5-3-1의 순서로 계수하는 것은 불가능하다.

도 5는 본 발명의 바람직한 실시예에 따른 빌트-인 셀프 테스트 회로의 블록도를 보여준다. 도 5를 참조하여, 빌트-인 셀프 테스트 회로(500)는 메모리(550)를 테스트하는 어드레스들을 제공하기 위한 선형 피드백 시프트 레지스터 카운터(520)를 포함한다. 상기 선형 피드백 시프트 레지스터 카운터(520)는 시프트 레지스터들(523, 524, 및 525)과 익스크루시브-오아 게이트들(528, 529) 및 노아게이트(527)를 포함한다. 상기 시프트 레지스터들의 출력은 상기 익스크루시브-오아 게이트들 및 노아 게이트를 통해 상기 레지스터(523)의 입력으로 궤환된다. 도 5에 도시된 2 개의 2-입력 익스크루시브-오아 게이트들(528, 529)과 1 개의 노어 게이트(527)는 1 개의 3-입력 익스크루시브-오아 게이트와 1 개의 2-입력 노어 게이트로 이루어지는 그리고 기능적으로 등가인 회로에 의해 대체될 수 있음은 이 기술 분야에 통상적인 기술을 가지는 사람에게 자명하다. 본 실시예에 따른 3 비트 선형 피드백 셀프 레지스터 카운터가 도시되고 있지만, 본 발명의 빌트-인 셀프 테스트 회로는 테스트 받는 메모리의 용량에 따라서는 어떠한 비트 수에도 적용가능함은 그 분야의 통상적인 기술을 가진 사람이라면 자명하다. 본 예증이 되는 실시예에서, 메모리(550) 내에 있는 8 개의 영역들이 테스트 된다. 그리고, 설명의 편의상, 메모리 데이터는 4 비트들이다.

선형 피드백 시프트 레지스터 카운터(520)는 어드레스 패턴들 "000", "001", "010", "101", "011", "111", "110" 및 "100" 또는 영역들 "0, 1, 2, 5, 3, 7, 6 및 4"를 순서적으로 출력한다. 즉, 상기 선형 피드백 시프트 레지스터 카운터는 8 개의 어드레스들 중의 어느 하나에서 계수를 할 수 있지만, 일단 특정 어드레스에서 계수가 시작되면, 계속되는 어드레스 계수는 동일한 순서를 따른다. "000"의 출력은 리셋 라인으로 인가되는 리셋-인에이블 신호(Reset-EN)를 활성화시킴으로써 계수 순서에 관계없이 선택될 수 있다. 상기 메모리(550)의 모든 8 개의 영역들은 상기 선형 피드백 시프트 레지스터 카운터(520)에 의해 지정됨을 알 수 있다.

선형 피드백 시프트 레지스터 카운터(520)에 의한 어드레스 카운트 출력이단방향이지만, 본 발명에 따른 빌트-인 셀프 테스트 회로는 상기 메모리의 스턱-앳 결함들, 천이 결함들, 어드레스 결함들 및 커플링 결함들을 감지할 수 있다. 상기 선형 피드백 시프트 레지스터 어드레싱과 결합되는 데이터 발생기(530)에 의해 발생되는 데이터 패턴은 상기한 결함을 감지해낸다. 데이터 발생기(530)는 상기 선형 피드백 시프트 레지스터 카운터에 의해 발생된 어드레스 데이터 백그라운드들(ADBs)을 이용하여 양방향으로부터 상기 메모리의 각 셀에 대한 데이터 천이들을 발생시킨다. 본 발명의 바람직한 실시예에 따르면, 메모리의 모든 N 개의 영역들이 테스트 된다. 상기 선형 피드백 시프트 레지스터 카운터에 의해 발생되는 것으로 언급된 어드레스 비트들의 수는이고,+1 어드레스 데이터 백그라운드 그룹들은 상기 메모리를 테스트하기 위한 데이터로 사용된다. 본 발명의 예증이 되는 실시예에서, 테스트 되는 메모리의 영역들의 수인 N은 8 개와 같다. 어드레스 비트들의 수는또는 3 이고 발생되는+1 또는 4 어드레스 데이터 백그라운드들이 있다. 데이터 발생기(530)는 도 6에 도시된 바와 같이 4 개의 어드레스 데이터 백그라운드 그룹들을 발생한다. 도 6에 도시된 상기 어드레스 데이터 백그라운드들(ADBs)은 메모리(550) 내에서 테스트 되는 8 개의 영역들에 기입되는 실제의 데이터들이다. 상기 어드레스 데이터 백그라운드들(ADBs)은 데이터 발생기(530)에 의해 발생된다. 본 발명의 바람직한 실시예에 따르면, 상기 어드레스 데이터 백그라운드들(ADBs)은 다음과 같은 선형 피드백 시프트 레지스터 카운터(520)에 의해 발생된 어드레스 데이터로부터 파생된다.

선형 피드백 시프트 레지스터 카운터(520)에 관계없이, 제 1 어드레스 데이터 백그라운드(ADB) 그룹은 모두 "0"들이고 반전 D'는 모두 "1"들이다. 도 6a는 이것을 보여주는 도면이다. 다른 어드레스 데이터 백그라운드 그룹들 각각은 데이터를 어드레스의 각각의 데이터 비트로부터 파생한다. 예를들어, 제 2 어드레스 데이터 백그라운드 그룹은 데이터를 선형 피드백 시프트 레지스터(LFSR) 카운터(520)(도 6b)로부터의 제 2 비트 어드레스 LFSR[2]의 값으로부터 유출한다. 메모리의 각 영역에 있는 4 비트 데이터들 중의 다른 3 비트들은 LFSR[2]로부터 마찬가지로 복사된다. 그러므로, 각 메모리 영역에 입력되는 테스트 데이터 각각은 "0"들 또는 "1"들의 4 비트 데이터들이다. 예를들어, LFSR 어드레스 카운터가 "101"일 때, 상기 LFSR[2]는 "1"의 값을 갖는다. 상기 데이터 발생기(530)는 메모리(550)의 영역 5에 입력되는 어드레스 "101"에 대한 데이터로 "1111"을 발생시킬 것이다. 메모리(550)의 모든 8 개의 영역들이 LFSR 카운터(520)로부터 출력되는 어드레스 카운트의 순서대로 제 2 어드레스 데이터 백그라운드(ADB) 그룹으로부터의 데이터와 함께 기입될 때, 예로, 메모리의 8 개의 영역들(영역들 0 내지 7)인 "0, 1, 2, 5, 3, 7, 6 및 4)은 도 6b에 도시된 바와 같은 제 2 ADB 데이터 패턴과 함께 기입될 것이다. 같은 방법으로, 제 3 ADB 데이터들은 LFSR 카운터(520)로부터 출력되는 어드레스 패턴의 제 1 비트(LFSR[1])의 LFSR의 값을 복사하므로써 발생된다. 마찬가지로, 제 4 ADB는 도 6d에 도시된 바와 같은 데이터 패턴을 만들어내기 위해 LFSR[0]을 복사하므로써 발생된다.

도 6a 내지 도 6d로부터 알 수 있듯이, 도 6a의 제 1 ADB 그룹은 D 데이터로"0"들을 갖고 D' 데이터로 "1"들을 갖는다. 계속되는 ADB 그룹들 각각은 적어도 하나의 서브 그룹으로 분할된 D 데이터로 모두 "0"들 또는 모두 "1"들을 갖는다. 각 서브 그룹은 D 데이터로 모두 "0"들 또는 모두 "1"들을 갖는다. 모두 "0"들 또는 모두 "1"들 D 데이터를 갖는 서브 그룹 영역들의 수는, 마지막 ADB 그룹에서 D 데이터가 모든 다른 영역에서 모두 "0"들 또는 모두 "1"들일 때까지 계속되는 ADB 그룹 각각에 대하여 증가한다. 도 6a 내지 도 6d들의 테스트 데이터를 사용하여, 메모리 내에 있는 모든 셀은 "0"에서 "1" 및 "1"에서 "0"으로 토글링하면서 양방향으로 테스트 된다.

데이터 발생기(530)는 선택된 어드레스 데이터 백그라운드(ADB)를 멀티플렉싱하여 빌트-인 셀프 테스트 제어기(510)로부터 출력되는 선택 신호에 따라 LFSR[2, 1, 또는 0]의 데이터와 동일한 데이터의 값을 통과시키는 멀티플렉서(532)를 포함한다. 멀티플렉서(534)는 LFSR 카운터(520)에 따라 메모리(550) 내에 있는 영역 어드레스로 테스트 데이터로 입력하기 위한 데이터 발생기(530)의 출력으로서 D 데이터 또는 D 데이터의 역수인 D' 데이터를 선택한다. 도 6b에 도시된 바와 같은 제 2 어드레스 데이터 백그라운드(ADB) 그룹을 발생시키기 위해, 빌트-인 셀프 테스트 제어기(510)는 빌트-인 셀프 테스트 알고리즘(515)을 실행하고 선택 신호(537)를 통해 멀티플렉서(532)의 라인 2(Line 2)를 선택한다. 등가의 4 비트들을 발생시키기 위해, 4 개의 래치들이 LFSR[2]를 받는 포트 2(PORT 2)에 사용될 수 있고 등가의 4 비트들을 출력할 수 있다. 상기 4 비트 데이터는 빌트-인 셀프 테스트 제어기(510)의 제어하에 멀티플렉서(534)를 통해 출력되거나 반전 출력된다. 응답 비교기(540)는, 빌트-인 셀프 테스트 제어기(510)의 제어하에, 데이터 발생기(530)로부터 출력되는 테스트 데이터 및 메모리(550)로부터 독출되는 데이터를 받는다. 상기 비교기(540)는 테스트 데이터와 대응하는 상기 독출 데이터를 비교하고 메모리(550)로/로부터 입력 및 출력되는 데이터가 매칭이 되었는지를 체크하여 빌트-인 셀프 테스트 제어기(510)로 패스/페일 신호를 전송한다.

빌트-인 셀프 테스트(BIST) 제어기(510)는, 실행될 때, 저장된 테스트 시퀀스를 실행하는 저장 빌트-인 셀프 테스트 알고리즘(515)을 포함한다. 도 7은 본 발명의 바람직한 실시예에 따른 빌트-인 셀프 테스트 회로(500)에 의해 수행되는 테스트 알고리즘을 보여준다. 단계 702 에서, 빌트-인 셀프 테스트 제어기(510)는 어드레스 데이터 백그라운드(ADB) 그룹 및 550의 메모리 셀들의 테스트를 시작하기 위한 LFSR 어드레스를 선택한다. 설명의 편의상, 어드레스 "000" 및 도 6b의 제 2 ADB 그룹이 초기에 선택된다. 단계 704에서, 제 1 ADB 데이터인 '0000'이 메모리(550)의 어드레스 영역 0으로 기입된다. 다음의 어드레스 카운트는 '001' 또는 어드레스 영역 1이다. LFSR[2]는 0이고 메모리(550)의 어드레스 영역 1에는 ADB 데이터 '0000'이 기입된다. 계속해서, 다음 어드레스 카운트는 '010' 또는 어드레스 영역 2이고, 여기에는 LFSR[2]=D 또는 '0000'이 기입될 것이다. 단계 706, 708에서, 이러한 ADB 데이터의 기입은 전체의 ADB 그룹의 데이터가 메모리(550) 내에서 테스트 되는 모든 8 개의 영역들에 기입이 될 때까지 계속된다. 이제 메모리(550)의 8 개의 영역들은 도 6b에 도시된 바와 같이 기입된 모든 데이터 'D'를 가져야 한다. 단계 710에서, 계속해서, 제 2 ADB 그룹의 데이터는메모리(550)로부터 독출되고 단계 712에서, 상기 데이터의 역수인 D'는 다음 어드레스 증가에 앞서 방금 독출된 동일한 영역에 기입된다. 단계 714, 716에서, 상기 제 2 ADB 그룹의 데이터는 모든 영역들의 지정이 완료될 때까지 독출 및 기입된다. 계속해서, 단계 710에서 독출된 어떤 데이터에서 미스매치가 일어난 경우, 비교기(540)는 그 어드레스 영역에서 문제가 발생하였다는 신호를 빌트-인 셀프 테스트 제어기(510)로 보낼 것이다. 미스매치가 발생하지 않은 경우, 빌트-인 셀프 테스트 제어기(510)는 메모리(550)의 영역들에 다른 데이터 패턴을 입력하기 위한 다른 ADB 그룹을 선택할 것이다. 빌트-인 셀프 테스트 제어기(510)는 다른 LFSR[N] 데이터를 통과시키기 위한 ADB 선택 신호(537)를 보낸다. 이 경우의 설명을 위해, 도 6c에 도시된 제 3 ADB 그룹이 LFSR[1]을 통과시키기 위해 데이터 발생기(530)에서 라인 1(Line 1)의 값을 통과시키기 위해 선택된다. 단계 720, 722에서, 제 3 ADB 그룹의 데이터는 제 2 ADB 그룹의 D'가 LFSR 카운터(520)에 의해 지정되는 동일한 영역들로부터 독출되는 동안 메모리(550)의 영역들로 기입된다. D'의 독출 및 D의 기입 과정은 단계 724 및 726에서 각 어드레스 카운트에 대하여 반복된다. 단계 730, 732, 734에서, 제 3 ADB 그룹의 D'는 모든 영역들로부터 독출된다. 단계 750에서, 단계 704 내지 754는 4 개의 ADB 그룹들의 모든 데이터들이 메모리(550)로/로부터 기입 및 독출될 때까지 반복된다. 도 7에 대한 테스트 진행은 다음과 같이 기술될 수 있다.

상기 메모리(550)는, 비교기(540)로부터 미스매치에 대한 어떠한 보고를 받지 않은 경우, 스턱-앳, 천이, 크로스-커플링 및 어드레스 결함들에 대하여 테스트를 받는다.

지금까지, 본 발명은 예증이 되는 바람직한 실시예들을 사용하여 기술되었다. 그러나, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다. 한편, 본 발명은 다양한 수정들 및 유사한 배열들을 포함한다. 따라서, 특허청구범위는 그러한 모든 수정들 및 유사한 배열들을 포괄하기 위해 가장 광범위한 해석을 통해 이루어져야 한다.

이상에서 살펴본 바와 같이, 본 발명을 반도체 장치에 적용하면, 정상적인 CPU 동작 속도에서 메모리의 모든 영역들을 테스트 하는 어드레스들을 발생시킬 수 있고, 본 발명의 빌트-인 셀프 테스트 회로는 칩의 면적을 증가시키지 않고 테스트 동작을 정상적으로 수행할 수 있어, 칩 설계자는 전체적인 칩 싸이즈를 고려하지 않아도 되는 이점이 있다.

Claims

N 개의 영역들을 갖는 메모리를 테스트하기 위한 반도체 장치에 있어서,

테스트 받는 메모리 영역들의 어드레스들로 사용되는 단방향 슈도-랜덤-비트 어드레스 패턴들을 발생시키는 선형 피드백 시프트 레지스터와;

상기 선형 피드백 시프트 레지스터에 의해 발생되는 상기 어드레스 패턴들에 따라 데이터 패턴들을 발생시키는 데이터 발생기와;

데이터의 이상유무를 확인하기 위해 상기 메모리로 입력되는 상기 데이터와 상기 메모리로부터 출력되는 상기 데이터를 비교하는 비교기; 및

상기 선형 피드백 시프트 레지스터, 상기 데이터 발생기 및 상기 비교기와 동작 가능하도록 연결되고, 상기 메모리의 테스팅을 제어하는 빌트-인 셀프 테스트 제어기를 포함하되,

상기 데이터 패턴들은어드레스 데이터 백그라운드 그룹들로 그룹화되고, 테스트를 위해 상기 메모리에 입력되는 데이터로 사용되며; 그리고

상기 어드레스 데이터 백그라운드 그룹들 각각은 N 개의 영역들을 포함하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 데이터 패턴들은 제 1 테스트 단계 동안 제 1 로직 레벨 및 제 2 테스트 단계 동안 제 2 로직 레벨에 의해 표시되는 데이터를 각 영역에 포함하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 어드레스 데이터 백그라운드 그룹들 중의 하나는 각 영역의 전체 폭에서 로직 레벨 로우에 의해 표시되는 데이터를 포함하되,

상기 전체 폭은 하나 이상의 비트들인 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기어드레스 데이터 백그라운드 그룹들 중의그룹들은 어드레스의 미리 정의된 비트 위치에 있는 어드레스 데이터의 로직 레벨과 동일한 로직 레벨을 갖는 데이터를 상기 선형 피드백 시프트 레지스터에 의해 발생되는 어드레스에 대응하는 각 영역에 포함하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기어드레스 데이터 백그라운드 그룹들 중의 계속되는어드레스 데이터 백그라운드 그룹들 각각은 제 1 서브 그룹 및 제 2 서브 그룹으로 나누어지되,

상기 제 1 서브 그룹에 있는 영역들은 제 1 로직 레벨을 갖는 데이터와 함께 테스트 되고 상기 제2 서브 그룹에 있는 영역들은 제 2 로직 레벨을 갖는 데이터와 함께 테스트 되는 것을 특징으로 하는 반도체 장치.
제 5 항에 있어서,

상기 계속되는 어드레스 데이터 백그라운드 마지막 그룹들은 모든 다른 영역들에서 제 1 로직 레벨을 갖는 데이터를 갖는 것을 특징으로 하는 반도체 장치.
제 5 항에 있어서,

상기 계속되는 어드레스 데이터 백그라운드 그룹들 각각에 있는 영역들은 상기 어드레스 데이터 백그라운드 마지막 그룹이 N 개의 서브 그룹들을 갖을 때가지 두 개의 서브 그룹들로 분할되는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 빌트-인 셀프 테스트 제어기는, 실행될 때, 미리 정의된 순서로 상기 선형 피드백 시프트 레지스터에 의해 발생되는 어드레스들을 인가하는 저장 프로그램 코드들을 포함하는 것을 특징으로 하는 반도체 장치.
제 8 항에 있어서,

상기 미리 정의된 순서는인 것을 특징으로 하는반도체 장치.
반도체 장치에 내장된 N 개의 영역들을 갖는 메모리를 테스트 하는 방법에 있어서,

선형 피드백 시프트 레지스터를 이용하여 단방향 슈도 랜덤-비트 선형 피드백 시프트 레지스터 어드레스 패턴들을 발생시키고; 그리고

상기 선형 피드백 시프트 레지스터 어드레스 패턴들에 의해 지정되는 상기 메모리의 영역들로 입력하는 테스트 데이터로 사용하기 위한 데이터 패턴들을 발생시키되,

상기 선형 피드백 시프트 레지스터 어드레스 패턴들은 테스트 되는 상기 메모리의 영역들을 지정하기 위해 어드레스들로 사용되고; 그리고

상기 테스트 데이터는 상기 선형 피드백 시프트 레지스터 어드레스 패턴들의 어드레스 데이터에 근거하는 것을 특징으로 하는 방법.
제 10 항에 있어서,

상기 테스트 데이터는 대응하는 선형 피드백 시프트 레지스터 어드레스 패턴의 미리 정의된 비트의 로직 레벨과 동일한 로직 레벨에 의해 표시되는 데이터를 포함하는 것을 특징으로 하는 방법.
제 10 항에 있어서,

상기 방법은어드레스 데이터 백그라운드 그룹들 내에 있는 상기 데이터 패턴들을 그룹화하는 단계를 더 포함하되,

상기어드레스 데이터 백그라운드 그룹들 중의어드레스 데이터 백그라운드 그룹들 각각은 두 개의 서브 그룹들로 더 나누어지고, 하나의 서브 그룹은 로우 로직 레벨 데이터를 갖고 다른 하나의 서브 그룹은 하이 로직 레벨 데이터를 갖는 것을 특징으로 하는 방법.
제 12 항에 있어서,

상기어드레스 데이터 백그라운드 그룹들 중의 마지막 그룹은 N 개의 서브 그룹들을 갖는 것을 특징으로 하는 방법.