KR100722524B1 - 결정적 ｂｉｓｔ에 있어서의 효율적인 리씨딩 장치 - Google Patents

Abstract

본 발명에서는 가변길이의 다중 특성 다항식을 사용하는 LFSR(VLMP-LFSR)을 사용한 새로운 리씨딩 장치를 개시한다. 본 발명의 리씨딩 장치는, 테스트 패턴을 생성하는 역할을 하며, 그 특성 다항식의 길이가 가변되는 VLMP-LFSR; VLMP-LFSR의 의사 무작위 패턴 생성 모드 및 결정 패턴 생성 모드를 변경하는 테스트 제어기; 현재 생성할 패턴별로 VLMP-LFSR의 특성 다항식을 결정하기 위한 신호를 생성하는 특성 다항식 디코더; 결정 패턴의 특정 비트를 0 또는 1로 고정시키는 비트고정 시퀀스 생성기; 상기 테스트 제어기로 하여금 인가된 패턴의 수와 결정 패턴의 수에 따라서 의사 무작위 테스트 모드에서 결정적 테스트 모드로 모드를 변경하거나 특성 다항식 디코더의 입력으로 사용하도록 출력하는 패턴계수기; 상기 테스트 제어기로 하여금 VLMP-LFSR로 인가되는 Seed 데이터의 수를 참조하여 리씨딩 동작을 수행하는데 사용되며, 상기 비트 고정 시퀀스 생성기의 입력으로 사용되도록 하는 비트계수기로 구성된다.

BIST, LFSR, 특성다항식, 씨딩, 리씨딩

Description

결정적 ＢＩＳＴ에 있어서의 효율적인 리씨딩 장치 {Efficient Reseeding Apparatus for Deterministic BIST}

도1은 종래의 MP-LFSR의 블록도.

도2는 결정패턴 생성을 위한 BIST의 패턴생성기의 구성도.

도3은 인코딩된 씨드데이터의 예시도.

도4는 인코딩된 씨드데이터의 다른 예시도.

도5는 씨드데이터의 로드를 위한 하드웨어의 구성도.

본 발명은 내장된 자체테스트(BIST)에 있어서의 씨딩을 효율적으로 수행하기 위한 기술에 관한 것으로서, LFSR(linear feedback shift register)을 이용하여 결정패턴을 스캔 체인에 인가하기 위한 리씨딩 장치로서, VLMP-LFSR(variable length, multiple polynomial - linear feedback shift register)을 이용하여 결정패턴을 스캔 체인에 인가하기 위한 리씨딩 장치에 관한 것이다.

"테스트 용이화 설계(DFT: Design For Testability) 기법" 중 하나인 "내장된 자체테스트(BIST: Built-In Self Test)"는 테스트에 필요한 기능 블록들을 로직 으로 설계하여 칩에 내장함으로써 고가의 외부 테스터에 의한 테스트 의존도를 낮추어 테스트에 소요되는 비용을 크게 절감하게 할 수 있는 효과적인 기술이다.

내장된 자체테스트가 경제적으로 효용가치를 갖게 하기 위해서는 몇 가지 설계상의 요건들을 만족해야 하는데, 이러한 요건에는 테스트 로직이 차지하는 면적의 오버헤드, 테스트시에 소요되는 전력, 최종 고장검출률(fault coverage), 그리고 테스트에 소요되는 시간 등을 예로 들 수 있다.

이들 중에서 고장 검출률과 테스트 시간은 매우 밀접한 관계를 갖는다. 즉 많은 수의 테스트패턴을 인가할수록 고장 검출률이 상승하게 되나 상대적으로 긴 테스트 시간을 필요로 하게 되고, 반대로, 적은 수의 테스트패턴을 인가할 경우에는 짧은 테스트 시간만을 필요로 하게 되지만 상대적으로 고장 검출률이 낮아지게 되는 문제가 생긴다.

내장된 자체테스트 기법에서는 상기 문제점을 결정적 테스트패턴(deterministic test pattern)(이하, "결정패턴")의 인가로 해결한다(테스트패턴에는 무작위패턴과 결정패턴이 있다). 즉, ATPG(Automatic Test Pattern Generation) 프로그램을 이용하여 높은 고장 검출률을 달성할 수 있는 최소의 테스트패턴을 미리 생성하고, 이 테스트패턴을 생성할 수 있는 하드웨어를, 내장된 자체테스트의 패턴 생성기로 설계하여 짧은 테스트 길이만으로 높은 고장 검출률을 달성하는 것이 결정적 BIST의 목적이라고 할 수 있다.

종래에, LFSR(linear feedback shift register)을 이용하여 무작위패턴이 아닌 결정패턴을 스캔 체인에 인가하기 위해서, 각 패턴에 대한 LFSR의 씨드(seed)를 저장하여 사용하는 리씨딩(reseeding) 방법이 있다. 각각의 테스트패턴을 생성하기 위한 LFSR의 씨드를 구하기 위해서는 LFSR의 특성 다항식과 테스트패턴에 의해서 구할 수 있는 선형 방정식의 해를 구해야 한다. 모든 테스트패턴에 대한 선형 방정식의 해가 존재하기 위해서는 충분한 길이의 LFSR이 필요하게 되는데, 이 때 LFSR의 길이가 길어지게 되면 테스트패턴을 생성하기 위해서 저장해야 할 씨드의 데이터 양이 많아지게 된다.

도1에 나타낸 종래의 기술에서는 이러한 문제를 해결하기 위해서 기존의 LFSR에 수정을 가해서 하나의 LFSR(11)이 여러 개의 특성 다항식을 갖는 구조로 동작할 수 있도록 하였다. 도1에서 나타낸 디코딩로직(Decoding Logic)(13) 블록의 출력값이 POLY ID(15)의 값에 의해서 정의되고 디코딩로직(13)의 출력값에 따라서 LFSR(11)의 특성 다항식이 결정된다. 이렇게 구성할 경우 LFSR의 씨드를 구하기 위한 선형 방정식의 해가 존재하기 위한 LFSR(11)의 길이를 줄일 수 있게 된다. 디코딩로직(13)에 의해서 정의할 수 있는 LFSR(11)의 특성 다항식의 수만큼의 선형 방정식에 대한 해가 존재하면 되기 때문이다.

그러나 종래의 기술은 기본적으로 고정된 길이의 LFSR을 사용하고 있다. 원하는 패턴을 생성하기 위한 LFSR의 씨드를 구하기 위해서 LFSR의 특성 다항식과 생성하고자 하는 패턴을 가지고 선형 방정식을 풀게 되는데, 이 때 이 선형 방정식의 해가 존재하기 위해서는 충분한 길이의 LFSR이 필요하게 된다. 이 LFSR의 길이를 좌우하는 가장 큰 요소는 생성하고자 하는 패턴에서의 지정비트(specified bit)의 수이다. 즉 생성하고자 하는 패턴에서 "don't care" 비트의 수가 많고 지정비트의 수가 작을수록 짧은 길이의 LFSR을 사용하여도 해를 구할 수 있는 확률이 높아지고, 반대로 don't care 비트의 수가 작고 지정비트의 수가 많아질수록 LFSR의 길이가 길어져야 해를 구할 수 있는 확률을 높일 수 있다. 종래의 고정 길이의 LFSR을 사용하는 기술에서는 생성하고자 하는 패턴들 가운데 가장 지정비트의 수가 많은 패턴에 의해서 LFSR의 길이가 결정되고 다른 패턴들의 경우에도 불필요하게 긴 LFSR을 사용하여 씨드를 구하게 된다. 따라서 각 패턴들의 지정비트의 수와 상관없이 모든 패턴에 대한 씨드의 길이는 결정된 LFSR의 길이만큼의 씨드 데이터를 저장해야 하는 단점이 있다.

본 발명은 종래의 기술의 문제점을 개선하기 위한 것으로서, 가변길이 LFSR(VLMP-LFSR)과 비트 고정 시퀀스 생성기를 새로운 방식으로 개량하여 인코딩 효율을 높이기 위한 BIST에서의 리씨딩 장치를 제공하는 것을 목적으로 한다.

도2는 본 발명의 BIST 장치의 특정 실시예를 나타내고 있는데, 가변길이의 특성 다항식을 이용하는 VLMP-LFSR(variable length, multiple polynomial - linear feedback shift register)(21), 특성 다항식 디코더(23), 테스트 제어기(25)(Test Controller), 비트고정 시퀀스 생성기(27)(Bit Fix Sequence Generator), 그리고 비트 계수기(29)(Bit counter)와 패턴 계수기(31)(Pattern counter) 로 구성된다.

우선 상기 각 구성요소에 대해서 개별적으로 그 특성을 설명하면 다음과 같다.

VLMP-LFSR(21)은 실제 테스트 패턴을 생성하는 기능을 한다. 종래의 기술에서 사용되는 LFSR은 고정된 길이의 특성 다항식 만을 적용하여 패턴을 생성하지만 본 발명에서 제안하는 VLMP-LFSR의 경우에는 특성 다항식의 길이를 가변할 수 있는 구조를 갖는다. 즉 특성 다항식 디코더의 값에 따라서 VLMP-LFSR은 다양한 길이의 다양한 특성 다항식을 가지는 LFSR로 동작할 수 있게 된다. 특성 다항식 디코더의 출력에 따라서 LFSR의 되먹임(feedback) 경로에서 사용될 exclusive-OR 게이트의 수와 위치가 결정되는 방식은 종래의 기술과 동일하나, 본 발명에서 제안한 VLMP-LFSR의 경우는 종래의 방식과 달리 LFSR의 가장 최하위 비트의 exclusive-OR 게이트의 연결도 결정할 수 있도록 하여서 특성 다항식의 종류 뿐만 아니라 길이도 가변할 수 있는 구조이다. 즉 특성 다항식 디코더의 출력에서 최하위 비트가 1이면 특성 다항식의 길이는 전체 LFSR의 길이만큼이 되지만 그렇지 않은 경우에는 특성 다항식 디코더의 하위 비트에서 처음 1이 나타나는 위치에 따라서 특성 다항식의 길이가 달라지게 된다.

특성 다항식 디코더(23)는 현재 생성할 패턴에 대한 VLMP-LFSR의 특성 다항식을 결정하기 위한 신호를 생성하는 기능을 한다. 각 패턴별로 LFSR의 특성 다항식을 제어하게 되므로 패턴 계수기의 출력값을 기반으로 VLMP-LFSR로 전달하는 출력 신호를 생성하게 된다. 즉 패턴 계수기의 출력값에 따라서 특성 다항식 디코더의 출력이 맵핑되므로 논리 게이트를 이용한 간단한 조합 회로로 구현이 가능하게 된다.

테스트 제어기(25)는 전체 BIST 회로에 대한 제어를 담당한다. 테스트 동작 초기에는 VLMP-LFSR이 의사 무작위 패턴을 생성하도록 제어하며 미리 결정된 수만큼의 의사 무작위 패턴을 인가하고 나면 결정 패턴을 인가하도록 제어한다. 이 때 테스트 제어기에 의해서 VLMP-LFSR은 결정 패턴을 생성하기 위한 LFSR의 특성 다항식 정보를 특성 다항식 디코더로부터 전달받게 되고 또한 결정 패턴을 생성하기 위한 Seed 데이터를 입력받게 된다.

비트 고정 시퀀스 생성기(27)는 결정 패턴을 인가하는 경우에 패턴의 특정 비트를 0 또는 1로 고정시키는 역할을 한다. 사전에 미리 테스트 패턴 데이터에서 0 또는 1로 고정시킬 수 있는 비트에 대한 정보에 의해서 VLMP-LFSR이 테스트 패턴을 생성할 때 비트 계수기의 값을 참조하여서 고정시킬 수 있는 비트가 인가되는 시점에 VLMP-LFSR의 출력에 관계없이 스캔 체인으로 전달되는 테스트 패턴의 해당 비트를 0 또는 1로 고정시키게 된다.

패턴 계수기(29)와 비트 계수기(31)는 단순히 인가된 패턴의 수와 각 패턴에 대해서 인가된 비트의 수를 세는 역할을 한다. 패턴 계수기의 출력은 테스트 제어기가 인가된 의사 무작위 패턴의 수나 결정 패턴의 수에 의해서 의사 무작위 테스트 모드에서 결정적 테스트 모드로 테스트 모드를 변경하거나 특성 다항식 디코더의 입력으로 사용되게 된다. 비트 계수기의 출력은 테스트 제어기가 VLMP-LFSR로 인가하게 되는 Seed 데이터의 수를 참조하여 리씨딩 동작을 수행하는 데 사용되고, 또한 비트 고정 시퀀스 생성기의 입력으로 사용되게 된다.

이상에서, VLMP-LFSR(21)과 비트 고정 시퀀스 생성기(27)는 본 발명에서 새로이 제안한 블록들이고 특성 다항식 디코더(23), 패턴 계수기(31)와 비트 계수기(29)는 종래의 기술에서도 공통적으로 필요한 블록이다.

특성 다항식 디코더(23)는 작은 크기의 간단한 조합 회로로 구현되며, 패턴 계수기(31)의 출력값을 이용하여서, 현재 인가할 패턴을 위한 특성 다항식을 가지는 LFSR로서 VLMP-LFSR(21)이 동작하도록 제어하기 위한 출력값을 생성한다. 그리고 전체 LFSR(21)에서 하위의 몇 비트가 0으로 채워져야 하는지를 나타내는 신호를 생성하여서 테스트 제어기(25)에 전달한다. 테스트 제어기(25)에서는 이 신호의 크기만큼 비트 0을 LFSR(21)에 쉬프트시켜서 입력한 후에 비트 1을 한 번 쉬프트시키고 난 후에 저장된 씨드값을 차례대로 LFSR(21)에 쉬프트시켜서 인가하게 된다.

테스트 제어기(25)는 전체 BIST 회로의 동작을 제어한다. 테스트 동작을 위한 신호가 인가되면 테스트 제어기(25)는 패턴 계수기(31)와 비트 계수기(29)를 동작시키면서 우선 의사 무작위 패턴을 인가하게 된다. 패턴 계수기(31)의 값이 미리 설정된 의사 무작위 패턴의 수와 같아지면 결정패턴 인가 모드로 동작하게 된다. 이 모드에서는 각 패턴을 인가하기 이전에 앞에서 설명한 데이터 인코딩 과정을 통해서 계산된 씨드값을 LFSR에 로드하는 과정이 필요하게 된다. 이 때 테스트 제어기(25)는 VLMP-LFSR(21)의 피드백 입력으로 인가되는 신호를 두 개의 멀티플렉서(33, 34)를 사용해 제어하여 씨드를 로드하거나 또는 패턴을 인가하게 된다.

다음에, 도2 및 도3과 같이 구성되는 본 발명의 장치의 전반적 구성 및 작용 에 대해서 구체적으로 설명한다.

본 발명에서 사용할 인코딩 데이터는 먼저 의사 무작위 패턴을 인가하여 검출이 가능한 고장에 대한 테스트를 먼저 수행하고 의사 무작위 패턴으로 검출되지 않는 고장에 대해서 ATPG를 수행하여 결정패턴을 인가하는 방식의 혼합 모드 BIST 방식에 대하여 결정하게 된다. ATPG를 수행하여 생성한 테스트패턴에 대해서 0이나 1로 고정되는 비트를 결정한다. 즉 테스트패턴의 각 비트에서 "0이나 don't care 값"만을 가지거나 "1이나 don't care 값"만을 가지는 위치를 결정하여서 LFSR의 씨드를 구하기 위한 선형 방정식을 생성할 때 해당 비트를 don't care로 설정하게 된다. 이 과정을 통해서 전체 테스트패턴의 지정비트의 수를 줄일 수 있게 되므로 원하는 테스트패턴을 생성하기 위한 LFSR의 길이를 줄이는 데 도움이 된다. 이 값은 비트고정 시퀀스 생성기(27)에서 패턴이 인가되는 과정에서 강제로 0이나 1값으로 고정되도록 제어하게 된다. 도3에 이와 같은 비트 고정 테스트패턴에 적용하는 예(a)와 비트고정 시퀀스 생성기(27)를 이용한 구현 예(b)를 나타내었다.

도4는 이와 같은 과정을 거쳐서 생성된 인코딩된 씨드 데이터의 예를 나타내고 있다. 각 테스트 데이터는 각각의 테스트패턴에 대응하는 LFSR의 씨드값을 나타낸다. 각 씨드값에서 LSB에 위치하는 1과 연속되는 0을 제외한다. 즉 도4에서 씨드 데이터 가운데 어둡게 배경처리된 부분만을 테스트 데이터로써 저장하고 나머지 부분은 저장하지 않고 테스트 제어기에서 자동으로 생성하도록 한다. 테스트 제어기(25)는 LFSR(21)에 씨드값을 LSB부터 로드하게 되는데 가장 긴 길이의 LFSR과 주어진 LFSR의 길이의 차이로 생기는 위치의 비트들과 도4의 밝게 배경처리된 부분을 0 으로 채우고 하나의 비트 1을 로드한 후에 저장된 씨드를 나머지 부분에 로드하도록 제어하게 된다.

이와 같은 방법을 통해서 가변 길이의 특성 다항식을 이용하여 생성한 테스트 데이터를 줄일 수 있을 뿐만 아니라 길이가 다른 LFSR에 대해서 씨드를 로드하는 과정을 동일하게 적용할 수 있어서 테스트 제어기(25)의 구조를 간단하게 할 수 있다. 즉 LFSR에 씨드를 로드할 때 길이가 다른 씨드에 대해서 동일한 방식으로 LFSR에 값을 채운다. 단지 비트 계수기(29)의 값을 참조하여 저장된 데이터나 또는 0이나 1을 선택하도록 하여서 서로 다른 길이의 씨드를 효율적으로 사용할 수 있게 된다.

도5는 씨드 데이터를 로드하는 테스트 제어기(25)의 하드웨어 구조를 나타낸다. 씨드 로드 모드(seed load mode)에서는 피드백 신호가 아닌 LFSR(21)에 새로운 씨드를 저장된 데이터로부터 로드하게 된다. 이 때 비트 계수기(29)의 값이 앞에서 설명한 특성 다항식 디코더(23)로부터의 입력 신호의 크기 이하인 경우에는 비트 0을 쉬프트시켜서 인가한 후에 두 값이 같아지면 비트 1을 한 번 더 인가한다. 그 후에 비트 계수기(29)의 값이 전체 LFSR의 길이보다 작은 동안에 저장된 씨드 데이터를 LFSR(21)로 쉬프트시켜서 인가하여 로드 동작을 수행하게 된다. 이와 같은 동작을 하게 되면 실제 로드해야 할 씨드 데이터의 길이가 변하더라도 항상 전체 LFSR의 길이만큼의 쉬프트 동작이 필요하기 때문에 씨드를 로드하는 시간이 그 만큼 길어지지만 하드웨어 구현이 훨씬 간단해지는 이점이 있다. 또한 LFSR의 길이는 스캔 체인의 길이보다 훨씬 짧기 때문에 전체 테스트 적용 시간에는 큰 영향을 미 치지 않는다.

VLMP-LFSR(21) 블록과 스캔 체인(28) 입력단의 사이에 위치한 2개의 논리 게이트(24, 26)와 비트고정 시퀀스 생성기(27)(Bit Fix Sequence Generator)는 VLMP-LFSR(21)의 출력값을 1 또는 0 값으로 고정시키는 역할을 한다. 앞에서 설명한 바와 같이 비트고정 시퀀스 생성기(27)는 결정패턴에서 0이나 1로 고정된 값을 가지는 비트라고 판단되면 "Fix to 0"와 "Fix to 1" 신호를 발생시켜서 스캔 체인으로 전달되는 VLMP-LFSR(21)의 출력값을 0 또는 1로 고정하게 된다. "Fix to 0" 신호가 0이 되면 LFSR(21)의 출력에 관계없이 스캔 체인으로 0이 인가되고, "Fix to 0" 신호가 0이고 "Fix to 1" 신호가 1이 되면 스캔 체인으로 1이 강제로 인가된다.

종래 기술과 비교를 해보자. 종래의 기술과 본 발명을 비교하기 위해서 ISCAS'89 벤치 회로에 대한 인코딩 효율의 비교를 표1에 나타내었다. 인코딩 효율은 생성하고자 하는 테스트패턴의 전체 지정비트의 수를 인코딩 데이터의 수로 나눈 값이다. 표1에 나타난 바와 같이 본 발명의 인코딩 효율은 모든 회로에 대해서 종래 기술의 인코딩 효율보다 높음을 알 수 있다.

회로	MP-LFSR	부분적 리씨딩	VLMP-LFSR	본 발명
s5378	0.90	0.982	1.72	1.96
s9234	0.97	0.932	1.44	1.59
s13207	0.53	0.938	2.27	2.92
s15850	NA	0.978	1.78	1.92
s38417	0.94	0.978	1.77	2.12
s38584	0.94	0.968	1.99	2.22
평균	0.89	0.963	1.83	2.12

종래의 결정패턴 내장 BIST 기술보다 인코딩 효율을 대폭 향상시켜서 반도체칩이나 SoC의 IP에 대한 테스트를 효율적으로 수행할 수 있도록 하여 테스트 비용을 줄일 수 있다. 또한 비교적 작은 하드웨어 오버헤드를 사용하여 구현이 가능하므로 BIST 기능을 삽입할 경우의 칩 제조 비용을 줄일 수 있는 장점이 있다.

Claims (5)

1. 인가된 테스트패턴의 수를 계수하는 패턴 계수기와, 인가된 테스트패턴 및 생성되는 패턴의 비트수를 계수하는 비트 계수기를 포함하는 BIST 시스템에 있어서, LFSR(linear feedback shift register)을 이용하여 결정패턴을 스캔 체인에 인가하기 위한 리씨딩 장치에 있어서,

   테스트 패턴을 생성하는 역할을 하며, 그 특성 다항식의 길이가 가변되는 VLMP-LFSR,

   BIST 동작 초기에는 VLMP-LFSR이 의사 무작위 패턴을 생성하도록 제어하며, 사전 결정된 수만큼의 의사 무작위 패턴이 생성되어 DUT에 인가되고 나면 상기 패턴 계수기에서 계수한 테스트 패턴의 수를 참조하여 VLMP-LFSR로 하여금 결정 패턴을 생성하도록 모드 변경하는 테스트 제어기,

   현재 생성할 패턴별로 VLMP-LFSR의 특성 다항식을 결정하기 위한 신호를 생성하는 특성 다항식 디코더,

   결정 패턴의 특정 비트를 0 또는 1로 고정시키는 비트고정 시퀀스 생성기를 포함하되,

   상기 VLMP-LFSR는 테스트 제어기에 의해서 결정 패턴을 생성하기 위한 LFSR의 특성 다항식 정보를 특성 다항식 디코더로부터 전달받고, 또한 결정 패턴을 생성하기 위한 Seed 데이터를 입력받으며,

   상기 특성 다항식 디코더는 각 패턴별로 LFSR의 특성 다항식을 제어하는 역할을 하되, 상기 패턴 계수기에서 출력되는 값을 기반으로 VLMP-LFSR로 전달하는 출력 신호를 생성하며,

   상기 비트 고정 시퀀스 생성기는, 사전에 미리 테스트패턴 데이터에서 0 또는 1로 고정시킬 수 있는 비트에 대한 정보에 의해서 VLMP-LFSR이 테스트 패턴을 생성할 때 상기 비트 계수기의 값을 참조하여, 고정시킬 수 있는 비트가 인가되는 시점에 VLMP-LFSR의 출력에 관계없이 DUT의 스캔 체인으로 전달되는 테스트 패턴의 해당 비트를 0 또는 1로 고정시키는 것을 특징으로 하는, 결정적 BIST에 있어서의 효율적인 리씨딩 장치.
2. 제1항에 있어서, 상기 특성 다항식 디코더는

   상기 패턴 계수기에서 출력되는 계수값에 따라서 특성 다항식 디코더의 출력이 맵핑되도록, 논리 게이트를 이용한 조합 회로로 구성되는 것을 특징으로 하는, 결정적 BIST에 있어서의 효율적인 리씨딩 장치.
3. 제1항에 있어서, 상기 VLMP-LFSR의 특성 다항식의 길이는,

   특성 다항식 디코더의 출력에서 최하위 비트가 1이면 특성 다항식의 길이는 전체 LFSR의 길이와 같고, 그렇지 않은 경우에는 특성 다항식 디코더의 하위 비트에서 처음 1이 나타나는 위치에 따라서 특성 다항식의 길이가 가변되는 것을 특징으로 하는, 결정적 BIST에 있어서의 효율적인 리씨딩 장치.
4. 제1항에 있어서,

   상기 특성 다항식 디코더는, 전체 LFSR에서 하위의 몇 비트가 0으로 채워져야 하는지를 나타내는 신호를 생성하여서 테스트 제어기에 전달하는 기능을 추가로 포함하고,

   상기 테스트 제어기는 상기 신호의 크기만큼 비트 0을 LFSR에 쉬프트시켜서 입력한 후에 비트 1을 한 번 쉬프트시키고 난 후에 저장된 씨드값을 차례대로 LFSR에 쉬프트시켜서 인가하는 것을 특징으로 하는, 결정적 BIST에 있어서의 효율적인 리씨딩 장치.
5. 제1항에 있어서, 상기 테스트 제어기는 결정패턴 인가 모드로 동작할 경우에, VLMP-LFSR의 피드백 입력으로 인가되는 신호를 두 개의 멀티플렉서를 사용해 제어하여 선택적으로 씨드를 로드하거나 패턴을 인가하는 것을 특징으로 하는, 결정적 BIST에 있어서의 효율적인 리씨딩 장치.

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