KR20020058597A - 플래시 메모리 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리의 플로우팅 게이트를 실린더 타입으로 형성하여 커플링값을 높일 수 있도록한 플래시 메모리 및 그의 제조 방법에 관한 것으로, 그 구조는 반도체 기판의 활성 영역상에 형성되는 하부층과 상기 하부층상에 수직한 벽 형태로 패터닝되는 상부층으로 구성된 실린더 형태의 플로우팅 게이트;상기 플로우팅 게이트와 반도체 기판의 사이에 형성되는 터널링 산화막;상기 플로우팅 게이트상에 형성되는 유전체층;상기 유전체층상에 형성되는 콘트롤 게이트를 포함한다.
Description
본 발명은 플래시 메모리에 관한 것으로, 특히 플로우팅 게이트를 실린더 타입으로 형성하여 커플링값을 높일 수 있도록한 플래시 메모리 및 그의 제조 방법에 관한 것이다.
일반적인 플래시 메모리에서 플로팅 게이트(Floating Gate)와 콘트롤 게이트(Control Gate)간의 커플링 물질(coupling material)로 ONO(Oxide-Nitride-Oxide)가 사용되고 있다.
그의 구조는 폴로팅 게이트와 콘트롤 게이트간에 거의 스택 형태를 이용한다. 또한 일부 플로팅 게이트의 측벽까지도 이용하여 커플링비를 높이고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 플래시 메모리에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 플래시 메모리의 구조 단면도이다.
종래 기술의 플래시 메모리는 반도체 기판(11)의 소자격리 영역에 셀간 격리를 위하여 형성되는 소자 격리층(12)과, 상기 소자 격리층(12)에 의해 정의되는 활성 영역상에 형성되는 섬모양으로 패터닝된 평판형의 플로우팅 게이트(14)와, 상기 플로우팅 게이트(14)와 반도체 기판(11)의 사이에 형성되는 터널링 산화막(13)과, 상기 플로우팅 게이트(14)상에 형성되는 ONO 구조의 유전체층(15)과, 상기 유전체층(15)상에 형성되는 콘트롤 게이트(16)를 포함한다.
이와 같은 종래 기술의 플래시 메모리는 디바이스의 크기가 다운 축소(down shrink)되면서 충분한 커패시턴스값을 확보하기가 어렵다.
따라서, 플래시 메모리에서도 Ta2O5와 같은 고유전 물질이 요구되고 있다.
그러나 이와 같은 종래 기술의 플래시 메모리에 있어서는 다음과 같은 문제가 있다.
플로우팅 게이트가 평판형으로 형성되어 셀 커패시턴스를 충분히 확보하기가 어렵다. 이는 소자의 데이터 저장 특성의 안정성 측면에서 불리하다.
본 발명은 이와 같은 종래 기술의 플래시 메모리의 문제를 해결하기 위한 것으로, 플로우팅 게이트를 실린더 타입으로 형성하여 커플링값을 높일 수 있도록한 플래시 메모리 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 플래시 메모리의 구조 단면도
도 2a내지 도 2d는 본 발명에 따른 플래시 메모리의 공정 단면도
도 3a와 도 3b는 플로우팅 게이트의 형태에 따른 레이 아웃도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. 터널링 산화막 24. 제 1 폴리 실리콘층
25. 제 1 절연층 26. 제 2 절연층
27. 제 2 폴리 실리콘층 28. 플로우팅 게이트
29. 유전체층 30. 콘트롤 게이트
이와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리는 반도체 기판의 활성 영역상에 형성되는 하부층과 상기 하부층상에 수직한 벽 형태로 패터닝되는 상부층으로 구성된 실린더 형태의 플로우팅 게이트;상기 플로우팅 게이트와 반도체 기판의 사이에 형성되는 터널링 산화막;상기 플로우팅 게이트상에 형성되는 유전체층;상기 유전체층상에 형성되는 콘트롤 게이트를 포함하는 것을 특징으로 하고, 본 발명에 따른 플래시 메모리의 제조 방법은 반도체 기판상에 터널링 산화막을 형성하는 단계;상기 터널링 산화막상에 제 1 폴리 실리콘층을 형성하고 선택적으로 패터닝한후 제 1 폴리 실리콘이 제거된 부분에 제 1 절연층을 채우는 단계;전면에 제 2 절연층을 형성하고 선택적으로 식각하여 기둥층 형태를 갖도록 패터닝하여 플로우팅 게이트 패턴층을 형성하는 단계;상기 플로우팅 게이트 패턴층을 포함하는 전면에 제 2 폴리 실리콘층을 형성하고 상기 플로우팅 게이트 패턴층의 상부 표면이 노출되도록 선택적으로 제거하여 셀간 격리가 이루어진 플로우팅 게이트를 형성하는 단계;상기 플로우팅 게이트의 표면에 유전층을 형성한후 유전층상에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 플래시 메모리 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2d는 본 발명에 따른 플래시 메모리의 공정 단면도이고,도 3a와 도 3b는 플로우팅 게이트의 형태에 따른 레이 아웃도이다.
본 발명은 플래시 메모리의 플로우팅 게이트, 콘트롤 게이트간의 커패시턴스 값을 증가시키기 위해 플로팅 게이트를 두 번의 폴리 실리콘 증착을 통해서 이루어지게 되는데, 두 번째 폴리 실리콘의 증착전에 첫 번째 폴리 실리콘 위의 산화막을 마스크 적용하여 식각하여 트렌치 타입으로 형성한다.
이후, 두 번째 폴리 실리콘을 증착하고 CMP를 하여 셀간 격리된 실린더 타입의 플로팅 게이트를 만들어 표면적을 증가시킨다.
그 구조는 반도체 기판(21)의 소자격리 영역에 셀간 격리를 위하여 형성되는 소자 격리층(22)과, 상기 소자 격리층(22)에 의해 정의되는 활성 영역상에 형성되고 섬모양 또는 라인 형태으로 패터닝되는 하부층과 콘트롤 게이트(30)와 오버랩되는 부분에만 남도록 수직한 벽 형태로 패터닝되는 상부층으로 구성된 실린더형의 플로우팅 게이트(28)와, 상기 플로우팅 게이트(28)와 반도체 기판(21)의 사이에 형성되는 터널링 산화막(23)과, 상기 플로우팅 게이트(28)상에 형성되는 유전체층(29)과, 상기 유전체층(29)상에 형성되는 콘트롤 게이트(30)를 포함한다.
여기서, 유전체층(29)은 ONO 또는 Ta2O3, Al2O3등의 고유전 물질로 형성된다.
본 발명에서는 플래시 메모리에서의 플로팅 게이트와 콘트롤 게이트간의 절연막의 커플링비를 높이기 위해 다음과 같은 절차로 공정을 진행한다.
도 2a에서와 같이, STI(Shallow Trench Isolation) 공정으로 소자 격리층(22)이 형성된 반도체 기판(21)상에 터널링 산화막(23)을 형성한다.
그리고 상기 터널링 산화막(23)상에 제 1 폴리 실리콘층(24)을 형성하고 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 1 폴리 실리콘층(24)을 포함하는 전면에 제 1 절연층(25)을 형성하고 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다.
그리고 상기 평탄화된 제 1 절연층(25) 및 패터닝되어진 제 1 폴리 실리콘층(24)을 포함하는 전면에 제 2 절연층(26)을 형성한다.
여기서, 제 2 절연층(26)은 산화막으로 형성하고 이 두께에 의해 후속 공정으로 형성되는 플로우팅 게이트의 실린더 높이가 결정된다.
이어, 도 2b에서와 같이, 상기 제 2 절연층(26)을 선택적으로 식각하여 기둥층 형태로 남겨 플로우팅 게이트 패턴층(26a)을 형성한다.
그리고 도 2c에서와 같이, 상기 플로우팅 게이트 패턴층(26a)을 포함하는 전면에 제 2 폴리 실리콘층(27)을 형성한다.
이어, 도 2d에서와 같이, 상기 제 2 폴리 실리콘층(27)을 에치백 또는 CMP 공정으로 플로우팅 게이트 패턴층(26a)이 노출되도록 패터닝하여 실린더 구조의 플로우팅 게이트(28)를 형성한다.
이와 같은 CMP 또는 에치백 공정으로 셀간 격리가 이루어지고, CMP 공정을 진행하기 전에 포토레지스트 또는 산화막을 채운 후에 CMP 공정을 진행할 수도 있다.
그리고 상기 플로우팅 게이트(28)상에 ONO 또는 Ta2O3, Al2O3등의 고유전 물질을 사용하여 유전체층(29)을 형성한다.
이어, 상기 유전체층(29)상에 콘트롤 게이트(30)를 형성한다.
이와 같은 공정으로 플로우팅 게이트(28)의 표면적이 증가되어 콘트롤 게이트(30)와의 커플링비를 크게 증가시킬 수 있다.
그리고 도 3a는 (가)부분에서와 같이 플로우팅 게이트를 형성하기 위한 제 1 폴리 실리콘층(24)을 콘트롤 게이트(32)와 수직한 방향으로 라인 형태로 패터닝하고 제 2 폴리 실리콘층(27)을 콘트롤 게이트(31)와 오버랩되는 부분(32)에만 남도록 패터닝한 것이다.
그리고 도 3b는 (가)부분이 플로우팅 게이트를 형성하기 위한 제 1 폴리 실리콘층(24)이 형성되는 부분이 콘트롤 게이트(31)와 오버랩되는 부분(32)에만 남도록 섬 모양으로 패터닝한 것이다.
이와 같은 본 발명의 플래시 메모리 및 그의 제조 방법은 다음과 같은 효과가 있다.
플로우팅 게이트를 표면적으로 증가시킬 수 있도록 실린더 형태로 패터닝하여 콘트롤 게이트와의 커플링비를 증가시키는 효과가 있다.
이는 소자의 신뢰성을 높이고 저전압 동작이 가능하도록 하는 효과가 있다.
Claims (7)
- 반도체 기판의 활성 영역상에 형성되는 하부층과 상기 하부층상에 수직한 벽 형태로 패터닝되는 상부층으로 구성된 실린더 형태의 플로우팅 게이트;상기 플로우팅 게이트와 반도체 기판의 사이에 형성되는 터널링 산화막;상기 플로우팅 게이트상에 형성되는 유전체층;상기 유전체층상에 형성되는 콘트롤 게이트를 포함하는 것을 특징으로 하는 플래시 메모리.
- 제 1 항에 있어서, 플로우팅 게이트의 하부층은 콘트롤 게이트와 수직한 방향으로 지나는 라인 형태 또는 콘트롤 게이트와 오버랩되는 부분에만 형성되는 섬모양 형태인 것을 특징으로 하는 플래시 메모리.
- 반도체 기판상에 터널링 산화막을 형성하는 단계;상기 터널링 산화막상에 제 1 폴리 실리콘층을 형성하고 선택적으로 패터닝한후 제 1 폴리 실리콘이 제거된 부분에 제 1 절연층을 채우는 단계;전면에 제 2 절연층을 형성하고 선택적으로 식각하여 기둥층 형태를 갖도록 패터닝하여 플로우팅 게이트 패턴층을 형성하는 단계;상기 플로우팅 게이트 패턴층을 포함하는 전면에 제 2 폴리 실리콘층을 형성하고 상기 플로우팅 게이트 패턴층의 상부 표면이 노출되도록 선택적으로 제거하여셀간 격리가 이루어진 플로우팅 게이트를 형성하는 단계;상기 플로우팅 게이트의 표면에 유전층을 형성한후 유전층상에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조 방법.
- 제 3 항에 있어서, 제 2 폴리 실리콘층의 선택적인 제거 공정을 CMP에 의한 평탄화 공정 또는 에치백을 이용하여 진행하는 것을 특징으로 하는 플래시 메모리의 제조 방법.
- 제 4 항에 있어서, CMP 공정을 사용하는 경우 기둥층 형태의 제 2 절연층에 의해 형성되는 함몰부를 포토레지스트 또는 산화막을 채운후 진행하는 것을 특징으로 하는 플래시 메모리의 제조 방법.
- 제 3 항에 있어서, 제 1 폴리 실리콘층을 콘트롤 게이트와 수직한 방향으로 라인 형태로 패터닝하고 제 2 폴리 실리콘층을 콘트롤 게이트와 오버랩되는 부분에만 남도록 패터닝하는 것을 특징으로 하는 플래시 메모리의 제조 방법.
- 제 3 항에 있어서, 제 1,2 폴리 실리콘층을 콘트롤 게이트와 오버랩되는 부분에만 남도록 패터닝하는 것을 특징으로 하는 플래시 메모리의 제조 방법.
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