KR20020054264A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 자기 정합 방식으로 개구되는 컨택트홀을 갖는 반도체 장치에 관한 것으로, 배선과 컨택트 플러그의 쇼트를 방지하면서 컨택트 저항을 억제하는 것을 목적으로 한다.
인접한 2개의 배선(14) 간에 자기 정합 방식으로 형성되는 컨택트 플러그(26)를 구비한다. 컨택트 플러그의 바닥면과 도통하는 기판층(10) 상에 층간 산화막(12)을 구비한다. 컨택트홀 부분을 제외하고 층간 산화막(12)의 전면을 덮도록 질화계 절연막으로 형성된 하부 절연막(32)을 설치한다. 하부 절연막(32) 상에 배선(12)과, 질화계 절연막으로 형성된 상부 절연막(16)과, 질화계 절연막으로 형성된 측벽(18)을 구비한다. 컨택트홀은 층간 산화막(12)과 동일층에 배선(14)의 간격보다 큰 직경을 갖는다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 자기 정합 방식으로 개구되는 컨택트홀을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치의 집적도가 향상하고, 메모리 셀이 미세화됨에 따라, 배선의 쇼트를 생기게 하지 않고 배선 간에 컨택트를 개구하는 것이 곤란해지고 있다. 종래, 배선의 쇼트를 방지하면서 컨택트홀을 개구하기 위한 방법 중 하나로서 자기 정합법이라는 수법이 이용되고 있다.
도 1의 (a) ∼ 도 1의 (f)는 자기 정합법을 이용하여 컨택트홀을 개구하는 종래의 방법을 설명하기 위한 일련의 단면도를 나타낸다. 종래의 방법에 따르면, 우선 도 1의 (a)에 도시된 바와 같이, 반도체 기판(10) 상에 층간 산화막(12)이 피착된다. 층간 산화막(12) 상에는 실리콘막(14)이 피착되고 또한 그 위에는 실리콘막(14)을 보호하기 위한 질화막(16)이 피착된다.
다음에, 도 1의 (b)에 도시된 바와 같이, 실리콘막(14)과 질화막(16)이 원하는 배선 형상으로 패터닝된다.
그 후, 도 1의 (c)에 도시된 바와 같이, 실리콘막(14)의 측면을 보호하기 위한 측벽(18)이 질화막에 의해 형성된다. 배선 형상으로 패터닝되어 있는 실리콘막(14)은 이 단계에서 질화막에 의해 덮여져 있는 상태가 된다.
측벽(18)이 형성된 후, 도 1의 (d)에 도시된 바와 같이, 반도체 웨이퍼의 전면에 층간 산화막(20)이 피착된다. 계속해서, 층간 산화막(20)의 매립 특성이나 평탄성을 높이기 위해서 소정의 열 처리가 행해진다.
도 1의 (e)에 도시된 바와 같이, 층간 산화막(20) 상에는 포토 레지스트(22)가 패터닝된다. 이 포토 레지스트(22)를 마스크로 하여, 컨택트홀(24)을 개구하기 위한 산화막 에칭이 실행된다. 이 에칭은 질화막에 대하여 높은 선택비로 산화막을 제거하기 위한 조건으로 행해진다. 이러한 경우, 질화막(14) 및 측벽(18)이 에칭의 진행을 멈추는 스토퍼막으로서 기능하기 때문에 포토 레지스트(22)의 개구가 배선 간격보다 넓은 경우라도 배선을 컨택트홀(24) 내에 노출시키지 않고 반도체 기판(10)에 도달할 때까지 컨택트홀(24)을 개구할 수 있다. 이와 같이 하여 컨택트홀을 자기 정합적으로 올바른 위치에 개구하는 수법이 자기 정합법이다.
포토 레지스트(22)는 컨택트홀(24)의 개구 후에 제거된다. 컨택트홀(24)의 내부에 실리콘이 채워지도록 반도체 웨이퍼의 전면에 실리콘막이 피착된다. 이와 같이 하여 피착된 실리콘이 원하는 형상으로 패터닝됨으로써, 도 1의 (f)에 도시된 바와 같은 컨택트 플러그(26) 및 배선(28)이 형성된다.
상술한 종래의 방법에서는 배선 형상으로 패터닝된 실리콘막(14)의 측면이 측벽(18)으로 덮인 상황 하에서 컨택트홀(24)을 개구하기 위한 에칭이 행해진다. 이러한 경우, 컨택트홀(24)의 하단 부근의 폭은 인접하는 두개의 측벽(18)의 간격보다 좁아진다. 또한, 컨택트홀(24)을 개구하기 위한 에칭, 즉 질화막에 대하여 산화막을 높은 선택비로 제거하기 위한 이방성 에칭에 따르면 측벽(18)보다 하측에위치하는 층간 산화막(12)은 테이퍼형으로 에칭된다.
그 결과, 컨택트홀(24)의 바닥부의 직경은 실리콘막(14)의 간격, 즉 배선의 간격에 비하여 대폭 작아지게 된다. 이 때문에, 종래의 방법에 따르면 컨택트 저항의 증대 혹은 트랜지스터의 구동 능력의 열화 등의 문제가 생기기 쉽다.
상술한 문제를 해결하는 수법으로서는, 예를 들면 드라이 에칭에 의해 컨택트홀(24)을 개구시킨 후에 HF계의 웨트 에칭 등을 행하여 층간 산화막(12)을 후퇴시키는 것이 고려된다.
그러나, 이러한 웨트 에칭이 실행되면, 도 2에 도시된 바와 같이, 실리콘막(14)의 바닥면의 일부에 노출부(30), 즉 컨택트홀(24)의 내부에 노출하는 부분이 형성될 수 있다. 이 경우, 컨택트홀(24) 내부에 컨택트 플러그(26)가 형성되면, 실리콘막(14)과 컨택트 플러그(26)에 쇼트가 생긴다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 바닥부의 확대된 컨택트홀을 구비하고 또한 배선과 컨택트 플러그의 쇼트 방지에 적합한 구조를 갖는 반도체 장치를 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 상기 특성을 갖는 반도체 장치를 제조하기 위한 제조 방법을 제공하는 것을 제2 목적으로 한다.
도 1은 종래의 제조 방법을 설명하기 위한 단면도.
도 2는 종래의 제조 방법에 컨택트홀을 확대하는 기술을 적용한 경우의 문제점을 설명하기 위한 도면.
도 3은 본 발명의 실시 형태 1의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 실시 형태 2의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 실시 형태 3의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 실시 형태 4의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 실시 형태 5의 반도체 장치의 구조를 설명하기 위한 평면도.
도 8은 본 발명의 실시 형태 5의 제조 방법을 설명하기 위한 단면도(그 1).
도 9는 본 발명의 실시 형태 5의 제조 방법을 설명하기 위한 단면도(그 2).
도 10은 본 발명의 실시 형태 6의 제조 방법을 설명하기 위한 단면도.
도 11은 본 발명의 실시 형태 7의 제조 방법을 설명하기 위한 단면도.
도 12는 본 발명의 실시 형태 8의 제조 방법을 설명하기 위한 단면도.
도 13은 본 발명의 실시 형태 5의 제조 방법에 있어서, 비트선 컨택트홀을개구하기 위한 에칭 공정이 개시되는 시점에서의 메모리 셀의 단면도.
도 14는 본 발명의 실시 형태 9의 제조 방법에 있어서, 비트선 컨택트홀을 개구하기 위한 에칭 공정이 개시되는 시점에서의 메모리 셀의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
12, 20 : 층간 산화막
14 : 실리콘막
16, 32 : 질화막
18 : 측벽
22 : 포토 레지스트
24 : 컨택트홀
26 : 컨택트 플러그
28 : 배선
40 : 활성 영역
42 : 게이트 전극
44, 46, 48 : 패드 컨택트 플러그
50 : 비트선 컨택트 플러그
52 : 비트선
54, 56 : 스토리지 노드 컨택트 플러그
96 : 플라즈마계 질화막
청구항 1에 기재된 발명은, 인접하는 두개의 배선 간에 자기 정합 방식으로 개구되는 컨택트홀을 갖는 반도체 장치에 있어서,
상기 컨택트홀 중에 형성된 컨택트 플러그와,
상기 컨택트 플러그의 바닥면과 도통하는 기판층과,
상기 기판층 상에 형성된 층간 산화막과,
상기 컨택트홀의 부분을 제외하고 상기 층간 산화막의 전면을 덮도록 질화계 절연막으로 형성된 하부 절연막과,
상기 하부 절연막 상에 상기 컨택트홀을 사이에 두고 형성된 상기 두개의 배선과,
개개의 배선의 상면을 덮도록 상기 배선과 동일한 폭으로 질화계 절연막에 의해 형성된 상부 절연막과,
개개의 배선의 측면 및 상기 상부 절연막의 측면을 덮도록 질화계 절연막으로 형성된 측벽을 구비하고,
상기 컨택트홀은 상기 층간 산화막과 동일한 층에 상기 두개의 배선의 간격보다 큰 직경을 갖는 확대부를 갖는 것을 특징으로 하는 것이다.
청구항 2에 기재된 발명은, 인접하는 두개의 배선 간에 자기 정합 방식으로 개구되는 컨택트홀을 갖는 반도체 장치에 있어서,
상기 컨택트홀 중에 형성된 컨택트 플러그와,
상기 컨택트 플러그의 바닥면과 도통하는 기판층과,
상기 기판층 상에 형성된 층간 산화막과,
상기 층간 산화막보다 상부 층에 상기 컨택트홀을 사이에 두고 형성된 상기 두개의 배선과,
상기 층간 산화막과 개개의 배선 간에 상기 배선과 동일한 폭으로, 질화계절연막에 의해 형성된 하부 절연막과,
개개의 배선의 상면을 덮도록 상기 배선과 동일한 폭으로, 질화계 절연막에 의해 형성된 상부 절연막과,
개개의 배선의 측면 및 상기 상부 및 하부 절연막의 측면을 덮도록 질화계 절연막으로 형성된 측벽을 구비하고,
상기 컨택트홀은 상기 층간 산화막과 동일한 층에 상기 두개의 배선의 간격보다 큰 직경을 구비하고,
상기 측벽의 바닥면은 상기 하부 절연막의 바닥면에 비하여 소정 길이만큼 상기 기판층측으로 어긋나 있는 것을 특징으로 하는 것이다.
청구항 3에 기재된 발명은, 인접하는 두개의 배선 간에 자기 정합 방식으로 개구되는 컨택트홀을 갖는 반도체 장치에 있어서,
상기 컨택트홀 중에 형성된 컨택트 플러그와,
상기 컨택트 플러그의 바닥면과 도통하는 기판층과,
상기 기판층 상에 형성된 층간 산화막과,
상기 층간 산화막 상에 상기 컨택트홀을 사이에 두고 형성된 상기 두개의 배선과,
개개의 배선의 상면을 덮도록 상기 배선과 동일한 폭으로 질화계 절연막에 의해 형성된 상부 절연막과,
개개의 배선의 측면 및 상기 상부 절연막의 측면을 덮도록 질화계 절연막으로 형성된 측벽과,
상기 컨택트 플러그의 측면의 전면을 덮도록 단일 절연 소재로 형성된 단락 방지막을 구비하고,
상기 컨택트홀은 상기 층간 산화막과 동일한 층에 상기 두개의 배선의 간격보다 큰 직경을 갖는 것을 특징으로 하는 것이다.
[발명의 실시 형태]
<실시 형태 1>
이하, 도 3의 (a) ∼ 도 3의 (h)를 참조하여 본 발명의 실시 형태 1에 대하여 설명한다. 또한, 각 도 3에 있어서 공통되는 요소에는 동일한 부호를 붙여서 중복된 설명을 생략한다.
도 3의 (a)에 도시된 바와 같이, 본 실시 형태의 제조 방법에서는, 우선 반도체 기판(10) 상에 층간 산화막(12)이 형성된다. 층간 산화막(12)은 감압 또는 상압 CVD법에 의해 피착된 불순물을 포함하지 않은 산화막으로 50 ∼ 100㎚의 막 두께가 부여된다.
층간 산화막(12) 상에는 질화막(32)이 20 ∼ 100㎚의 막 두께로 형성된다. 또한, 층간 산화막(12) 상에 형성되는 막은 드라이 에칭 시에 실리콘 산화막에 대하여 선택비를 확보할 수 있는 막이면 되고, 질화막(32) 대신에 질화 산화막 혹은 질화막과 질화 산화막의 중첩막 등을 이용해도 된다.
질화막(32) 상에는 50 ∼ 200㎚의 막 두께로 실리콘막(14)이 형성된다. 실리콘막(14)은 CVD법으로 피착된 다결정 실리콘이나 비정질 실리콘의 도핑된 실리콘막으로, P 혹은 As 등의 불순물을 포함하고 있다. 또한, 질화막(32) 상에 형성되는 막은 도전성의 막이면 되고, 실리콘막(14) 대신에, 예를 들면 Ti, TiN 또는 W 등의 고융점 금속막의 실리사이드막, 상술한 도핑된 실리콘막 및 실리사이드막의 중첩막 혹은 W, Al 등의 도전성 금속막을 이용해도 된다.
실리콘막(14) 상에는 질화막(16)이 피착된다. 질화막(16)에는 상술한 질화막(32)의 경우와 마찬가지로 20 ∼ 100㎚의 막 두께가 부여된다. 또한, 본 실시 형태에 있어서, 질화막(16)은 질화 산화막, 질화막과 질화 산화막의 중첩막 등으로 대용해도 좋다.
도시되지 않은 포토 레지스트를 마스크로 하여 RIE법 등의 드라이 에칭이 행해짐으로써 도 3의 (b)에 도시된 바와 같이, 질화막(16) 및 실리콘막(14)이 원하는 배선 형상으로 패터닝된다. 이 때, 상기한 드라이 에칭은 질화막(32)의 제거가 도중까지 진행한 단계에서, 즉 반도체 웨이퍼의 전면에 질화막(32)이 잔존하는 단계에서 끝난다.
다음에, 반도체 웨이퍼의 전면에 20 ∼ 80㎚의 막 두께로 실리콘 질화막이 피착된다. RIE법 등의 드라이 에칭에 의해 반도체 웨이퍼의 전면이 에치백됨으로써, 도 3의 (c)에 도시된 바와 같이, 실리콘막(16)의 측면을 덮는 측벽(18)이 형성된다. 이 때, 상기한 에치백은 질화막(32)이 완전하게 제거되지 않은 단계에서 끝난다. 따라서, 에치백이 종료한 단계에서 질화막(32)은 반도체 웨이퍼의 전면에 잔존하고 있다.
상술한 바와 같이 에치백한 후에, 반도체 웨이퍼의 전면에 도 3의 (d)에 도시된 바와 같이 층간 산화막(20)이 피착된다. 층간 산화막(20)은 감압 또는 상압CVD법에 의해 불순물을 포함하지 않은 실리콘 산화막을 500 ∼ 1000㎚의 막 두께로 피착시킴으로써 형성된다.
층간 산화막(20)은 비도핑의 실리콘 산화막 대신에 P나 B가 도핑된 실리콘 산화막을 피착시키는 것으로 형성해도 된다. 이러한 경우, 실리콘 산화막의 피착 후에 H2O, O2혹은 N2분위기 중에서 700 ∼ 900℃의 온도로 어닐링을 행하는 방법(리플로우법)에 의해 층간 산화막(20)의 매립 특성이나 평탄성을 높일 수 있다.
상기한 매립성이나 평탄성을 높이는 데다가 N2분위기 중에서 어닐링을 행하는 것보다 H2O 또는 O2분위기 중에서 어닐링을 행하는 것이 효율적이다. 그러나, 종래의 제조 방법에서는 실리콘막(14)의 하부가 산화될 우려가 있어, 층간 산화막(20)의 어닐링은 N2분위기 중에서 밖에 행할 수 없었다. 이에 대하여, 본 실시 형태에서는 실리콘막(14)의 바닥면을 덮고 또한 반도체 웨이퍼의 전면을 덮도록 질화막(32)이 형성되어 있기 때문에, H2O 또는 O2분위기 중에서 어닐링이 실행되어도 실리콘막(14)이 산화되지는 않는다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, H2O 또는 O2가스를 어닐링 가스로서 이용함으로써, 층간 산화막(20)의 매립성이나 평탄성을 충분히 높일 수 있다.
도 3의 (e)에 도시된 바와 같이, 층간 산화막(20) 상에는 포토 레지스트(22)가 패터닝된다. 포토 레지스트(22)를 마스크로 하여 RIE법 등에 의해 층간 산화막(20)이 드라이 에칭됨으로써 컨택트홀(24)이 개구된다. 이 때, 상기한 드라이 에칭은 실리콘 산화막을 실리콘 질화막에 비하여 높은 선택비로 제거할 수 있는 조건으로 행해진다. 이 때문에, 질화막(16, 32) 및 측벽(18)은 에칭의 진행을 멈추는 스토퍼막으로서 기능한다.
포토 레지스트(22)가 제거된 후, 다음에 컨택트홀(24)의 바닥부에 노출하고 있는 질화막(32) 및 그 하부에 위치하는 층간 산화막(12)이 RIE법 등의 드라이 에칭에 의해 제거된다. 그 결과, 도 3의 (f)에 도시된 바와 같이, 반도체 기판(10)의 표면에 도달하는 컨택트홀(24)이 형성된다.
상술한 바와 같이, 본 실시 형태에서는 컨택트홀(24)의 개구 과정에서 에칭의 진행을 질화막(32)에 의해 일단 멈출 수 있다. 컨택트홀(24)을 정밀도 좋게 개구하기 위한 에칭의 조건 관리는 그 에칭의 진행이 스토퍼막에 의해 일단 멈추는 쪽이 에칭이 멈추어지지 않고 컨택트홀(24)이 한번에 형성되는 경우에 비하여 용이하다. 이 때문에, 본 실시 형태의 제조 방향에 따르면 스토퍼막으로서 기능하는 질화막(32)이 존재하지 않은 경우에 비하여, 컨택트홀(24)을 간단한 조건 관리 하에서 정밀도 좋게 형성할 수 있다.
다음에, HF 등을 이용한 웨트 에칭이 실행된다. 그 결과, 도 3의 (g)에 도시된 바와 같이 층간 산화막(12)이 후퇴하고, 질화막(32)의 하부에서 컨택트홀(24)의 직경이 확대된다. 이 때, 상기한 웨트 에칭은 컨택트홀(24)이 측벽(18) 바로 아래의 영역을 넘어서, 실리콘막(14) 바로 아래의 영역에 도달할 때까지 계속된다. 본 실시 형태에서는 실리콘막(14) 하부에 질화막(32)이 형성되어 있기 때문에, 컨택트홀(24)이 이와 같이 확대되어도 실리콘막(14)의 일부가 컨택트홀(24)의 내부에노출되지는 않는다.
다음에, 컨택트홀(24) 내부에 실리콘이 채워지도록 반도체 웨이퍼의 전면에 실리콘막이 피착된다. 이 실리콘막은 P나 As가 도핑된 다결정 실리콘 또는 비정질 실리콘이고, 층간 산화막(20) 상에 50 ∼ 200㎚의 막 두께를 가지고 있다. 이와 같이 하여 피착된 실리콘은 RIE법 등의 드라이 에칭에 의해 원하는 형상으로 패터닝된다. 그 결과, 도 3의 (h)에 도시된 바와 같이 컨택트 플러그(26) 및 배선(28)이 형성된다.
본 실시 형태에서는 컨택트홀(24)의 바닥부의 직경이 상기한 바와 같이 확대되고 있기 때문에, 컨택트 플러그(26)와 반도체 기판(10) 간에 큰 접촉 면적이 확보된다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, 컨택트 플러그(26)와 반도체 기판(10)과의 접촉 저항을 충분히 작게 할 수 있어, 컨택트 저항의 증대나 트랜지스터의 구동 능력의 저하 등의 문제가 생기는 것을 유효하게 방지할 수 있다.
또한, 본 실시 형태에 있어서는 상기한 바와 같이 실리콘막(14)이 컨택트홀(24)의 내부에 노출되지 않기 때문에, 컨택트홀(24)이 확대되고 있음에도 불구하고, 실리콘막(14)과 컨택트 플러그(26)의 쇼트를 확실하게 방지할 수 있다. 따라서, 본 실시 형태의 제조 방법에 따르면 컨택트 저항이 작고 안정된 동작 특성을 나타내는 반도체 장치를 안정적으로 제조할 수 있다.
<실시 형태 2>
이하, 도 4의 (a) ∼ 도 4의 (g)를 참조하여 본 발명의 실시 형태 2에 대하여 설명한다.
도 4의 (a)에 도시된 바와 같이, 본 실시 형태의 제조 방법에서는 우선 반도체 기판(10) 상에 실시 형태 1의 경우와 마찬가지로, 층간 산화막(12), 질화막(32), 실리콘막(14) 및 질화막(16)의 적층막이 형성된다.
도시되지 않은 포토 레지스트를 마스크로 하여 RIE법 등의 드라이 에칭이 행해짐으로써, 도 4의 (b)에 도시된 바와 같이, 질화막(16), 실리콘막(14) 및 질화막(32)이 원하는 배선 형상으로 패터닝된다. 이 때, 상기한 드라이 에칭은 층간 산화막(12)이 10 ∼ 50㎚ 정도 에칭된 단계에서 종료된다. 그 결과, 배선 형상으로 패터닝된 실리콘막(16) 하측에서만 질화막(32)이 잔존하고 또한 질화막(32)의 바닥면과, 층간 산화막(12)의 노출면 간에 10 ∼ 50㎚의 단차가 존재하는 상태가 형성된다.
다음에, 반도체 웨이퍼의 전면에 20 ∼ 80㎚의 막 두께로 실리콘 질화막이 피착된다. RIE법 등의 드라이 에칭에 의해 반도체 웨이퍼의 전면이 에치백됨으로써, 도 4의 (c)에 도시된 바와 같이, 실리콘막(16)의 측면을 덮는 측벽(18)이 형성된다. 본 실시 형태에서는 이 단계에서 질화막(32)의 바닥면과 측벽(18)의 바닥면 간에 10 ∼ 50㎚의 단차가 형성된다.
상술한 바와 같이 에치백한 후, 반도체 웨이퍼의 전면에 도 4의 (d)에 도시된 바와 같이 층간 산화막(20)이 피착된다. 층간 산화막(20)은 감압 또는 상압 CVD법에 의해 불순물을 포함하지 않은 실리콘 산화막을 500 ∼ 1000㎚의 막 두께로 피착시킴으로써 형성된다.
층간 산화막(20)은 실시 형태 1의 경우와 마찬가지로, 비도핑의 실리콘 산화막 대신에 P나 B가 도핑된 실리콘 산화막을 피착시키는 것으로 형성해도 된다. 이 경우, H2O, O2혹은 N2분위기 중에서 어닐링(리플로우법)을 행함으로써, 층간 산화막(20)의 매립 특성이나 평탄성을 높일 수 있다. 상기한 어닐링의 단계에서 질화막(32)은 실시 형태 1의 경우와 달리 반도체 웨이퍼의 전면에는 잔존하지 않는다. 그러나, 본 실시 형태에서도, 실리콘막(14)의 바닥면은 질화막(32)으로 덮여져 있기 때문에, H2O 또는 O2분위기 중에서의 어닐링이 가능하다. 이 때문에, 본 실시 형태의 제조 방법에 의해서도 실시 형태 1의 경우와 마찬가지로, 층간 산화막(20)에 대하여 우수한 매립성 및 평탄성을 부여할 수 있다.
도 4의 (e)에 도시된 바와 같이, 층간 산화막(20) 상에는 포토 레지스트(22)가 패터닝된다. 포토 레지스트(22)를 마스크로 하여 RIE법 등에 의해 층간 산화막(20)이 드라이 에칭됨으로써, 컨택트홀(24)이 개구된다. 이 때, 상기한 드라이 에칭은 실리콘 산화막을 실리콘 질화막에 비하여 높은 선택비로 제거할 수 있는 조건으로 행해지기 때문에, 질화막(16) 및 측벽(18)은 에칭의 진행을 멈추는 스토퍼막으로서 기능한다. 이 때문에, 상기한 드라이 에칭에 따르면, 실리콘막(14)을 노출시키지 않고, 반도체 기판(10)에 도달할 때까지 컨택트홀(24)을 개구시킬 수 있다.
포토 레지스트(22)가 제거된 후, 다음에 HF 등을 이용한 웨트 에칭이 실행된다. 그 결과, 도 4의 (f)에 도시된 바와 같이 층간 산화막(12)이 후퇴하고, 측벽(18)의 하부 및 질화막(32)의 하부에서 컨택트홀(24)의 직경이 확대된다. 이때, 상기한 웨트 에칭은 컨택트홀(24)이 측벽(18) 바로 아래의 영역을 넘어서 실리콘막(14) 바로 아래의 영역에 도달할 때까지 계속된다. 본 실시 형태에서는 실리콘막(14) 하에 질화막(32)이 형성되어 있기 때문에, 컨택트홀(24)이 이와 같이 확대되어도 실리콘막(14)의 일부가 컨택트홀(24)의 내부에 노출되지는 않는다.
그런데, 도 4의 (f) 중에 도시된 L1은 반도체 기판(10)의 표면과 측벽(18)의 바닥면과의 거리이다. 자기 정합의 수법에서 컨택트홀(24)을 형성하는 경우, 도 4의 (c)에 도시된 바와 같이, 이 거리 L1에 대응하는 부분에서 컨택트홀(24)이 테이퍼형이 된다. 이 때문에, 거리 L1은 컨택트홀(24)에 개구 불량을 생기게 하지 않은 거리로 규정할 필요가 있다.
한편, 도 4의 (f) 중에 도시된 L2는 반도체 기판(10)의 표면과 실리콘막(14)의 바닥면과의 거리이다. 반도체 장치의 내부에서의 선 간 용량은 반도체 기판(10)의 표면과 실리콘막(14)의 바닥면이 멀리 떨어져 있을수록 작아진다. 따라서, 그 선 간 용량을 억제하기 위해서는 거리 L2가 클수록 유리하다.
상기한 바와 같이, 본 실시 형태에서는 측벽(18)의 바닥면이 질화막(32)의 바닥면보다 10 ∼ 50㎚ 정도 반도체 기판(10)측으로 내려가고 있다. 이 때문에, 본 실시 형태의 구조에 따르면, 측벽(18)의 바닥면과 질화막(32)의 바닥면이 동일한 높이에 위치하는 경우에 비하여, 거리 L1과 거리 L2 간에 큰 차를 확보할 수 있다. 따라서, 본 실시 형태의 제조 방법은 선 간 용량을 억제하는 데 있어서, 종래의 제조 방법 혹은 실시 형태 1의 제조 방법에 비하여 우수하다.
다음에, 컨택트홀(24) 내부에 실리콘이 채워지도록 반도체 웨이퍼의 전면에실리콘막이 피착된다. 이 실리콘막은 P나 As가 도핑된 다결정 실리콘 또는 비정질 실리콘으로, 층간 산화막(20) 상에 50 ∼ 200㎚의 막 두께를 갖고 있다. 이와 같이 하여 피착된 실리콘은 RIE법 등의 드라이 에칭에 의해 원하는 형상으로 패터닝된다. 그 결과, 도 4의 (g)에 도시된 바와 같이, 컨택트 플러그(26) 및 배선(28)이 형성된다.
상술한 바와 같이, 본 실시 형태의 제조 방법에 따르면, 실리콘막(14)을 컨택트홀(24)의 내부에 노출시키지 않고 컨택트홀(24)의 바닥부의 직경을 확대할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, 실시 형태 1의 경우와 마찬가지로, 컨택트 저항이 작고, 안정된 동작 특성을 나타내는 반도체 장치를 안정적으로 제조할 수 있다.
<실시 형태 3>
이하, 도 5의 (a) ∼ 도 5의 (g)를 참조하여 본 발명의 실시 형태 3에 대하여 설명한다.
도 5의 (a)에 도시된 바와 같이, 본 실시 형태의 제조 방법에서는 우선 반도체 기판(10) 상에 실시 형태 1의 경우와 마찬가지로, 층간 산화막(12), 질화막(32), 실리콘막(14) 및 질화막(16)의 적층막이 형성된다.
도시되지 않은 포토 레지스트를 마스크로 하여 RIE법 등의 드라이 에칭이 행해짐으로써 도 5의 (b)에 도시된 바와 같이, 질화막(16) 및 실리콘막(14)이 원하는 배선 형상으로 패터닝된다. 이 때, 상기한 드라이 에칭은 질화막(32)이 도중까지 에칭된 단계에서 종료된다. 그 결과, 이 단계에서 질화막(32)은 반도체 웨이퍼의전면에 잔존한다.
다음에, 반도체 웨이퍼의 전면에 20 ∼ 80㎚의 막 두께로 실리콘 질화막이 피착된다. RIE법 등의 드라이 에칭에 의해 반도체 웨이퍼의 전면이 에치백됨으로써, 도 5의 (c)에 도시된 바와 같이 실리콘막(16)의 측면을 덮는 측벽(18)이 형성된다. 본 실시 형태에서는 이 단계에서 실리콘막(14)의 하부와 측벽(18)의 하부에 질화막(32)이 잔존한다.
상술한 바와 같이 에치백한 후, 반도체 웨이퍼의 전면에, 도 5의 (d)에 도시된 바와 같이 층간 산화막(20)이 피착된다. 층간 산화막(20)은 감압 또는 상압 CVD법에 의해 불순물을 포함하지 않은 실리콘 산화막을 500 ∼ 1000㎚의 막 두께로 피착시킴으로써 형성된다.
층간 산화막(20)은 실시 형태 1 또는 2의 경우와 마찬가지로, 비도핑의 실리콘 산화막 대신에, P나 B가 도핑된 실리콘 산화막을 피착시키는 것으로 형성해도 된다. 이 경우, H2O, O2혹은 N2분위기 중에서 어닐링(리플로우법)을 행함으로써, 층간 산화막(20)의 매립 특성이나 평탄성을 높일 수 있다. 상기한 어닐링의 단계에서 질화막(32)은 실시 형태 1 또는 2의 경우와 달리, 실리콘막(14)의 하부와 측벽(18)의 하부밖에 잔존하지 않는다. 그러나, 본 실시 형태에서도 실리콘막(14)의 바닥면은 질화막(32)으로 덮여져 있기 때문에, H2O 또는 O2분위기 중에서의 어닐링이 가능하다. 이 때문에, 본 실시 형태의 제조 방법에 의해서도 실리콘막(14)의 바닥면이 질화막(32)으로 덮여져 있지 않은 경우에 비하여 층간 산화막(20)에 대하여 우수한 매립성 및 평탄성을 부여할 수 있다.
도 5의 (e)에 도시된 바와 같이, 층간 산화막(20) 상에는 포토 레지스트(22)가 패터닝된다. 포토 레지스트(22)를 마스크로 하여 RIE법 등에 의해 층간 산화막(20)이 드라이 에칭됨으로써 컨택트홀(24)이 개구된다. 이 때, 상기한 드라이 에칭은 실리콘 산화막을 실리콘 질화막에 비하여 높은 선택비로 제거할 수 있는 조건으로 행해지기 때문에, 질화막(16), 측벽(18) 및 질화막(32)은 에칭의 진행을 멈추는 스토퍼막으로서 기능한다. 이 때문에, 상기한 드라이 에칭에 따르면, 실리콘막(14)을 노출시키지 않고, 반도체 기판(10)에 도달할 때까지 컨택트홀(24)을 개구시킬 수 있다.
포토 레지스트(22)가 제거된 후, 다음에, HF 등을 이용한 웨트 에칭이 실행된다. 그 결과, 도 5의 (f)에 도시된 바와 같이 층간 산화막(12)이 후퇴하고, 측벽(18)의 하부 및 질화막(32)의 하부에서 컨택트홀(24)의 직경이 확대된다. 이 때, 상기한 웨트 에칭은, 컨택트홀(24)이 측벽(18) 바로 아래의 영역을 넘어서, 실리콘막(14) 바로 아래의 영역에 도달할 때까지 계속된다. 본 실시 형태에서는 실리콘막(14) 하에 질화막(32)이 형성되어 있기 때문에, 컨택트홀(24)이 이와 같이 확대되어도 실리콘막(14)의 일부가 컨택트홀(24)의 내부에 노출되지는 않는다.
다음에, 컨택트홀(24) 내부에 실리콘이 채워지도록 반도체 웨이퍼의 전면에 실리콘막이 피착된다. 이 실리콘막은 P+나 As가 도핑된 다결정 실리콘 또는 비정질 실리콘으로, 층간 산화막(20) 상에 50 ∼ 200㎚의 막 두께를 가지고 있다. 이와 같이 하여 피착된 실리콘은 RIE법 등의 드라이 에칭에 의해 원하는 형상으로 패터닝된다. 그 결과, 도 5의 (g)에 도시된 바와 같이, 컨택트 플러그(26) 및 배선(28)이 형성된다.
상술한 바와 같이, 본 실시 형태의 제조 방법에 따르면, 실리콘막(14)을 컨택트홀(24)의 내부에 노출시키지 않고 컨택트홀(24)의 바닥부의 직경을 확대할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, 실시 형태 1의 경우와 마찬가지로, 컨택트 저항이 작고, 안정된 동작 특성을 나타내는 반도체 장치를 안정적으로 제조할 수 있다.
<실시 형태 4>
다음에, 도 6의 (a) ∼ 도 6의 (i)를 참조하여, 본 발명의 실시 형태 4에 대하여 설명한다. 도 6의 (a) ∼ 도 6의 (e)는 종래 기술의 설명으로 참조한 도 1의 (a) ∼ 도 1의 (e)와 동일하다. 또, 도 6의 (f)는 종래의 방법과, 컨택트홀(24)을 확대하는 처리를 조합한 경우에 생기는 문제를 설명하기 위해서 참조한 도 2와 동일하다.
즉, 본 실시 형태의 제조 방법에서는 우선, 종래의 제조 방법에 의해 반도체 기판(10)에 도달하는 컨택트홀(24)이 형성된다[도 6의 (a) ∼ 도 6의 (e)].
계속해서, 실리콘막(14)의 노출부(30)가 형성되도록 웨트 에칭에 의해서 컨택트홀(24)의 바닥부가 확대된다[도 6의 (f)].
다음에, 도 6의 (g)에 도시된 바와 같이, 컨택트홀(24)의 내부 및 층간 산화막(20) 상부에, CVD법에 의해 10 ∼ 50㎚ 정도의 막 두께로 질화막(34)이 피착된다. 또한, 질화막(34)은 질화 산화막 혹은 질화막과 질화 산화막과의 중첩막으로대용해도 된다.
계속해서, 도 6의 (h)에 도시된 바와 같이, RIE법 등의 드라이 에칭에 의해서 반도체 웨이퍼의 전면이 에치백된다. 그 결과, 층간 절연막(20)의 표면 및 컨택트홀(24)의 바닥부로부터 질화막(34)이 제거된다. 이 때, 컨택트홀(24)의 측면에 피착되어 있던 질화막(34)은 제거되지 않기 때문에, 실리콘막(14)의 노출부(30)는 질화막(34)에 덮여진 상태로 유지된다.
다음에, 컨택트홀(24)의 내부에 실리콘이 채워지도록 반도체 웨이퍼의 전면에 실리콘막이 피착된다. 이 실리콘막은 P나 As가 도핑된 다결정 실리콘 또는 비정질 실리콘으로, 층간 산화막(20) 상에 50 ∼ 200㎚의 막 두께를 가지고 있다. 이와 같이 하여 피착된 실리콘은 RIE법 등의 드라이 에칭에 의해 원하는 형상으로 패터닝된다. 그 결과, 도 6의 (i)에 도시된 바와 같이, 컨택트 플러그(26) 및 배선(28)이 형성된다.
상술한 바와 같이, 본 실시 형태의 제조 방법에 따르면, 컨택트홀(24)의 바닥부의 직경을 확대하면서, 실리콘막(14)이 컨택트홀(24)의 내부에 노출되는 것을 방지할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, 실시 형태 1 ∼ 3의 경우와 마찬가지로, 컨택트 저항이 작고, 안정된 동작 특성을 나타내는 반도체 장치를 안정적으로 제조할 수 있다.
본 실시 형태에서는 컨택트홀(24)의 바닥부의 직경이 상기한 바와 같이 확대되고 있어, 컨택트 플러그(26)와 반도체 기판(10) 간에 큰 접촉 면적이 확보된다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, 실시 형태 1 ∼ 3의 경우와 마찬가지로, 컨택트 플러그(26)와 반도체 기판(10)과의 접촉 저항을 충분히 작게 할 수 있어, 컨택트 저항의 증대나 트랜지스터의 구동 능력의 저하 등의 문제가 생기는 것을 유효하게 방지할 수 있다.
<실시 형태 5>
다음에, 도 7, 도 8의 (a) ∼ 도 8의 (f) 및 도 9의 (a) ∼ 도 9의 (f)를 참조하여 본 발명의 실시 형태 5에 대하여 설명한다.
도 7은 DRAM의 메모리 셀의 구조를 평면에서 보아 나타낸 도면이다.
도 7에 도시된 바와 같이, DRAM의 메모리 셀은 반도체 기판의 표면에 형성된 활성 영역(40)을 구비하고 있다. 활성 영역(40)에는 트랜지스터의 소스 드레인 영역으로서 기능하는 불순물층(후술)과, 트랜지스터의 채널 영역으로서 기능하는 채널 영역이 포함되고 있다. 개개의 활성 영역(40)은 반도체 기판 상에 있어서 트렌치 분리(후술)에 의해 구분되고 있다.
반도체 기판 상에는, 또한 소정의 간격을 띄워서 복수의 게이트 전극(42)이 형성되어 있다. 또한, 도 7에 도시된 2개의 게이트 전극(42) 간 및 이들의 게이트 전극(42)의 외측에는 활성 영역(40)의 불순물층과 도통하는 패드 컨택트 플러그(44, 46, 48)가 형성되어 있다. 패드 컨택트 플러그(44)는 비트선 컨택트 플러그(50)를 통해 비트선(52)과 도통하고 있다. 한편, 패드 컨택트 플러그(46, 48)는 스토리지 노드 컨택트 플러그(54, 56)를 통해 각각 스토리지 노드(58, 60)와 도통하고 있다.
도 7에 도시된 메모리 셀은 비트선(52) 및 스토리지 노드 컨택트(54, 56)가상술한 실시 형태 1의 경우와 마찬가지의 구조를 갖는 점에 특징을 갖고 있다. 이하, 도 8의 (a) ∼ 도 9의 (f)를 참조하여, 도 7에 도시된 메모리 셀의 제조 방법에 대하여 설명한다.
도 8의 (a) ∼ 도 9의 (f)는 도 7에 도시된 메모리 셀의 제조 방법을 설명하기 위한 일련의 단면도이다. 이들의 도면에 있어서, 지면의 좌측 열에 나타내는 도면[(a), (c), (e)]은 메모리 셀을 도 7에 도시된 A-A' 직선을 따라 절단함으로써 얻어진 단면도이다. 또한, 지면의 우측 열에 나타내고 있는 도면[(b), (d), (f)]는 메모리 셀을 도 7에 도시된 B-B' 직선을 따라 절단함으로써 얻어지는 단면도이다.
본 실시 형태의 제조 방법에서는, 우선 도 8의 (a) 및 도 8의 (b)에 도시된 바와 같이, 반도체 기판(10)의 표면 부근에 개개의 활성 영역을 구분하는 트렌치 분리(62)가 형성된다. 계속해서, 반도체 기판(10) 상에 게이트 산화막(64) 및 게이트 전극(42)이 형성된다. 게이트 전극(42)은 각각 감압 CVD법으로 피착된 실리콘막(66), 실리콘 산화막(68) 및 실리콘 질화막(70)에 의해 구성되어 있다.
게이트 전극(42)에 포함되는 상기한 실리콘막(64)은 다결정 실리콘이나 비정질 실리콘의 도핑된 실리콘막으로, P 혹은 As 등의 불순물을 포함하고 있다. 또한, 실리콘막(64)은, 예를 들면 Ti, TiN 또는 W 등의 고융점 금속막의 실리사이드막이나 상술한 도핑된 실리콘막과 실리사이드막과의 중첩막 혹은 W, Al 등의 도전성 금속막으로 대용해도 된다.
본 실시 형태의 제조 방법에서는, 다음에 도 8의 (b)에 도시된 바와 같이,반도체 기판(10)의 활성 영역 상에 트랜지스터의 소스 드레인 영역이 되는 불순물층(72)이 형성된다.
다음에, 반도체 웨이퍼의 전면에 감압 CVD법에 의해 실리콘 질화막이 피착된다. RIE법 등의 드라이 에칭에 의해 반도체 웨이퍼의 전면이 에치백됨으로써, 도 8의 (c)에 도시된 바와 같이, 게이트 전극(42)의 측면을 덮는 측벽(74)이 형성된다.
그 후, 도 8의 (c) 및 도 8의 (d)에 도시된 바와 같이, 반도체 웨이퍼의 전면에 감압 CVD법에 의해 실리콘 질화막(76)이 피착된다.
이 때, 상기한 에치백은 질화막(32)이 완전하게 제거되지 않은 단계에서 끝난다. 따라서, 에치백이 종료한 단계에서 질화막(32)은 반도체 웨이퍼의 전면에 잔존하고 있다.
다음에, 도 8의 (e) 및 도 8의 (f)에 도시된 바와 같이, 감압 혹은 상압 CVD에 의해 반도체 웨이퍼의 전면에 P 혹은 B 등의 불순물이 도핑된 층간 산화막(78)이 피착된다. 층간 산화막(78)은 그 매립성이나 평탄성을 높이기 위해서 리플로우 처리에 부가된다. 층간 산화막(78)에는 자기 정합의 수법에서 반도체 기판(10)의 활성 영역에 도달하는 패드 컨택트홀이 형성된다.
다음에, 패드 컨택트홀의 내부에 실리콘이 채워지도록 반도체 웨이퍼의 전면에, P나 As가 도핑된 다결정 실리콘 또는 비정질 실리콘이 피착된다. 이와 같이 하여 피착된 실리콘이 RIE 법 등의 드라이 에칭에 의해 에치백됨으로써, 층간 산화막(78)에 매립된 패드 컨택트 플러그(44, 48)가 형성된다.
이후, 실시 형태 1의 제조 방법을 응용하여 비트선(52)이나 스토리지 노드 컨택트 플러그(54) 등이 형성된다.
즉, 상술한 일련의 처리에 의해 패드 컨택트 플러그(44, 48)가 형성되면, 다음에 도 9의 (a) 및 도 9의 (b)에 도시된 바와 같이, 층간 산화막(78) 상에 층간 산화막(12)과 질화막(32)이 형성된다. 층간 산화막(12) 및 질화막(32)에는 원하는 위치에 패드 컨택트 플러그(44)에 개구하는 비트선 컨택트홀(80)이 형성된다.
그 후, 도 9의 (c)에 도시된 바와 같이, 질화막(32) 상에 비트선(52)의 구성 요소가 되는 실리콘막(14)과 질화막(16)이 피착된다. 그리고, 실시 형태 1의 방법에 따라 처리가 진행됨으로써[도 3의 (a) ∼ 도 3의 (h) 참조], 도 9의 (d)에 도시된 바와 같이, 패드 컨택트 플러그(48)와 도통하는 스토리지 노드 컨택트 플러그[54: 실시 형태 1에서의 플러그(26) 및 배선(28)에 상당]가 형성된다.
상술한 제조 방법에 따르면, 비트선(52)의 배선층인 실리콘막(14)과 스토리지 노드 컨택트 플러그(54)를 단락시키지 않고, 그 플러그(54)의 바닥부를 크게 확대할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, 비트선(52)과 스토리지 노드 컨택트 플러그(54)와의 쇼트를 생기게 하지 않고, 스토리지 노드 컨택트 플러그(54)와 패드 컨택트 플러그(48)와의 접촉 저항을 충분히 작게 억제할 수 있다.
본 실시 형태에서는 다음에 도 9의 (e)에 도시된 바와 같이, 층간 산화막(20) 상에 감압 CVD에 의해 실리콘 질화막(82)이 피착된다. 실리콘 질화막(82) 상에는 또한 감압 또는 상압 CVD에 의해 P 또는 B가 도핑된 실리콘 산화막(84)이 피착된다.
그 후, 도 9의 (f)에 도시된 바와 같이, RIE법 등의 드라이 에칭에 의해 실리콘 산화막(84) 내부에 캐패시터의 스토리지 노드를 형성하기 위한 스페이스가 형성된다. 그 스페이스 내에는 P 및 As가 도핑된 다결정 실리콘막 또는 비정질 실리콘막 혹은 이들의 중첩막이 캐패시터의 하부 전극(86)으로서 형성된다.
하부 전극(86)이 비정질 실리콘으로 구성되는 경우에는, 로 내에 SiH4가스를 흘려 실리콘 산화막(84)의 표면에 Si 핵을 붙인 후, PH3가스를 흘려서 고온 어닐링을 행하는 것으로 Si 결정을 성장시키는 수법이 일반적으로 행해진다. 이 수법에 따르면, 하부 전극(86)의 표면을 도전성의 입상 결정으로 할 수 있다.
하부 전극(86)의 표면에는 캐패시터 절연막(88)이 피착된다. 캐패시터 절연막(88)으로서는 CVD법으로 피착된 실리콘 질화막의 표면을 열 산화함으로써 얻어지는 소위 ON막이나, Ta2O5막 등이 이용된다. 캐패시터 절연막(88) 상에는 상부 전극(90)이 피착된다. 상부 전극(90)은 캐패시터 절연막(88)이 ON막인 경우에는 P 또는 As가 도핑된 다결정 또는 비정질 실리콘막을 CVD법으로 피착시킴으로써 형성할 수 있다. 또한, 캐패시터 절연막(88)이 Ta2O5막인 경우, 상부 전극(90)은 Ti나 TiN 등의 고융점 금속막으로 형성할 수 있다.
<실시 형태 6>
다음에, 도 9의 (a) 및 도 9의 (b)와 함께, 도 10의 (a) ∼ 도 10의 (d)를 참조하여 본 발명의 실시 형태 6에 대하여 설명한다.
본 실시 형태의 제조 방법에서는, 실시 형태 5의 경우와 마찬가지의 수순으로, 도 9의 (a) 및 도 9의 (b)에 도시된 구조가 제조된다. 다음에, 실시 형태 2의 제조 방법을 응용하여 비트선(52)이나 스토리지 노드 컨택트 플러그(54) 등이 형성된다.
즉, 본 실시 형태에서는 실시 형태 5의 경우와 마찬가지의 수법에서 비트선 컨택트홀(80)이 형성된 후[도 9의 (a) 및 도 9의 (b)], 도 10의 (a)에 도시된 바와 같이, 질화막(32) 상에, 비트선(52)의 구성 요소가 되는 실리콘막(14)과 질화막(16)이 피착된다. 그리고, 실시 형태 2의 방법에 따라 처리가 진행됨으로써[도 4의 (a) ∼ 도 4의 (g) 참조], 도 10의 (b)에 도시된 바와 같이, 질화막(32)의 바닥면보다 하측으로 연장되는 측벽(18)과 함께, 패드 컨택트 플러그(48)에 도통하는 스토리지 노드 컨택트 플러그[54: 실시 형태 2에서의 플러그(26) 및 배선(28)에 상당]가 형성된다.
상술한 제조 방법에 따르면, 비트선(52)의 배선층인 실리콘막(14)과 스토리지 노드 컨택트 플러그(54)를 단락시키지 않고, 그 플러그(54)의 바닥부를 크게 확대할 수 있다. 또한, 본 실시 형태의 제조 방법에 따르면, 층간 산화막(78)과 실리콘막(14) 간에 큰 간격을 확보하여, 메모리 셀 내의 배선 용량을 충분히 작게 할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, 우수한 전기 특성을 나타내는 DRAM을 안정적으로 제조할 수 있다.
이후, 실시 형태 5의 경우와 마찬가지의 수순으로, 캐패시터의 하부 전극(86), 캐패시터 절연막(88) 및 캐패시터 상부 전극(90) 등이 형성됨으로써, 도10의 (c) 및 도 10의 (d)에 도시된 메모리 셀 구조가 실현된다.
<실시 형태 7>
다음에, 도 9의 (a) 및 도 9의 (b)와 함께, 도 11의 (a) ∼ 도 11의 (d)를 참조하여, 본 발명의 실시 형태 7에 대하여 설명한다.
본 실시 형태의 제조 방법에서는, 실시 형태 5의 경우와 마찬가지의 수순으로, 도 9의 (a) 및 도 9의 (b)에 도시된 구조가 제조된다. 다음에, 실시 형태 3의 제조 방법을 응용하여 비트선(52)이나 스토리지 노드 컨택트 플러그(54) 등이 형성된다.
즉, 본 실시 형태에서는 실시 형태 5의 경우와 마찬가지의 수법으로 비트선 컨택트홀(80)이 형성된 후[도 9의 (a) 및 도 9의 (b)], 도 11의 (a)에 도시된 바와 같이, 질화막(32) 상에 비트선(52)의 구성 요소가 되는 실리콘막(14)과 질화막(16)이 피착된다. 그리고, 실시 형태 3의 방법에 따라 처리가 진행됨으로써[도 5의 (a) ∼ 도 5의 (g) 참조], 도 11의 (b)에 도시된 바와 같이, 실리콘막(14)의 하부와 측벽(18)의 하부에만 존재하는 질화막(32)과 함께, 패드 컨택트 플러그(48)에 도통하는 스토리지 노드 컨택트 플러그[54:실시 형태 3에서의 플러그(26) 및 배선(28)에 상당]가 형성된다.
상술한 제조 방법에 따르면, 비트선(52)의 배선층인 실리콘막(14)과 스토리지 노드 컨택트 플러그(54)를 단락시키지 않고 그 플러그(54)의 바닥부를 크게 확대할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 따르면 비트선(52)과 스토리지 노드 컨택트 플러그(54)와의 쇼트를 생기게 하지 않고, 스토리지 노드 컨택트플러그(54)와 패드 컨택트 플러그(48)와의 접촉 저항을 충분히 작게 억제할 수 있다.
이후, 실시 형태 5의 경우와 마찬가지의 수순으로, 캐패시터의 하부 전극(86), 캐패시터 절연막(88) 및 캐패시터 상부 전극(90) 등이 형성됨으로써, 도 11의 (c) 및 도 11의 (d)에 도시된 메모리 셀 구조가 실현된다.
<실시 형태 8>
다음에, 도 8의 (e) 및 도 8의 (f)와 함께, 도 12의 (a) ∼ 도 12의 (f)를 참조하여, 본 발명의 실시 형태 8에 대하여 설명한다.
본 실시 형태의 제조 방법에서는, 실시 형태 5의 경우와 마찬가지의 수순으로, 도 8의 (e) 및 도 8의 (f)에 도시된 구조가 제조된다. 다음에, 실시 형태 4의 제조 방법을 응용하여, 비트선(52)이나 스토리지 노드 컨택트 플러그(54) 등이 형성된다.
즉, 본 실시 형태에서는 실시 형태 5의 경우와 마찬가지의 수법으로 패드 컨택트 플러그(44, 48)가 형성된 후[도 8의 (e) 및 도 8의 (f)], 도 12의 (a) 및 도 12의 (b)에 도시된 바와 같이, 층간 산화막(78) 상에 또한 층간 산화막(12)이 형성된다. 그리고, 층간 산화막(12)에는 원하는 위치에 패드 컨택트 플러그(44)에 개구하는 비트선 컨택트홀(80)이 형성된다.
다음에, 도 12의 (c)에 도시된 바와 같이 층간 산화막(12) 상에 비트선(52)의 구성 요소가 되는 실리콘막(14)과 질화막(16)이 피착된다. 그리고, 실시 형태 4의 방법에 따라 처리가 진행됨으로써[도 6의 (a) ∼ 도 6의 (i) 참조] ,도 12의(d)에 도시된 바와 같이, 스토리지 노드 컨택트홀의 측면을 덮는 질화막(34)과 함께, 패드 컨택트 플러그(48)와 도통하는 스토리지 노드 컨택트 플러그[54:실시 형태 4에서의 플러그(26) 및 배선(28)에 상당]가 형성된다.
상술한 제조 방법에 따르면, 비트선(52)의 배선층인 실리콘막(14)과 스토리지 노드 컨택트 플러그(54)를 단락시키지 않고, 그 플러그(54)의 바닥부를 크게 확대할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, 비트선(52)과 스토리지 노드 컨택트 플러그(54)와의 쇼트를 생기게 하지 않고, 스토리지 노드 컨택트 플러그(54)와 패드 컨택트 플러그(48)와의 접촉 저항을 충분히 작게 억제할 수 있다.
<실시 형태 9>
다음에, 도 13 및 도 14를 참조하여 본 발명의 실시 형태 9에 대하여 설명한다.
도 13은 상술한 실시 형태 5에 있어서, 비트선 컨택트홀(80)을 개구하기 위한 에칭 공정이 개시되는 시점에서의 메모리 셀의 A-A' 단면을 나타낸다. 또한, 도 14는 본 실시 형태에 있어서, 마찬가지의 에칭이 개시되는 시점에서의 메모리 셀의 A-A' 단면을 나타낸다.
상술한 실시 형태 5에 있어서는, 층간 산화막(12)이 질화막(32)으로 덮여진 상태에서 비트선 컨택트홀(80)을 개구하기 위한 에칭이 실행된다. 이러한 경우, 사진 제판에 의해 포토 레지스트(92)를 정밀도 좋게 패터닝하기 위해서는 질화막(32) 상에, 유기 ARC 등의 반사 방지막(94)을 형성할 필요가 생긴다.
도 14에 도시된 바와 같이, 본 실시 형태의 제조 방법에서는 층간 산화막(12) 상에 질화막(32) 대신에 산소를 포함하는 플라즈마계 질화막(p-SiON막: 96)이 형성된다. 또한, 본 실시 형태의 제조 방법은 상기한 점을 제외하고, 실시 형태 5의 제조 방법과 동일하다.
p-SiON막(96)은 실리콘 산화막의 드라이 에칭 시에 질화막(32)과 마찬가지로 스토퍼막으로서 기능시킬 수 있음와 함께, 사진 제판 시에 반사 방지막으로서도 사용할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, p-SiON막(96) 상에 반사 방지막(94)을 형성하지 않고, 포토 레지스트(92)를 고정밀도로 패터닝할 수 있다. 이 때문에, 본 실시 형태의 제조 방법에 따르면, 실시 형태 5의 제조 방법에 비하여 적은 공정으로 메모리 셀을 제조할 수 있다.
그런데, 상술한 실시 형태 9에서는 p-SiON막(96)을 실시 형태 5의 방법과 조합하여 이용하는 경우를 설명하고 있지만, p-SiON막(96)과 조합하여 이용할 수 있는 제조 방법은 실시 형태 5의 방법에 한정되지는 않는다. 즉, p-SiON막(96)은 실시 형태 6 또는 7의 제조 방법과 조합하여 이용하는 것으로 해도 된다.
본 발명은 이상 설명한 바와 같이 구성되어 있기 때문에, 이하에 도시된 바와 같은 효과를 발휘한다.
제1 발명에 따르면, 배선의 바닥면이 하부 절연막으로 덮여져 있기 때문에, 컨택트홀이 확대부를 갖고 있어도, 배선과 컨택트 플러그에 쇼트는 생기지 않는다. 또한, 본 발명에 따르면, 층간 산화막의 거의 전면이 하부 절연막으로 덮여져 있기때문에, 층간 산화막의 리플로우 시에 배선이 산화되는 것을 유효하게 방지할 수 있다. 이 때문에, 본 발명에 따르면, 특성이 안정된 반도체 장치를 실현할 수 있다.
제2 발명에 따르면, 측벽의 바닥면이 하부 절연막의 바닥면보다 기판층측으로 연장되고 있다. 이 경우, 컨택트홀의 개구 불량을 야기하지 않고 기판층과 배선 간에 큰 간격을 확보하는 것이 가능해진다. 이 때문에, 본 발명에 따르면, 배선 용량이 적은 반도체 장치를 실현할 수 있다.
제3 발명에 따르면, 측벽의 바닥면을 하부 절연막의 바닥면보다 10㎚ 이상 기판층측으로 연장시킬 수 있다. 이 때문에, 본 발명에 따르면, 반도체 장치 내의 배선 용량을 충분히 작게 할 수 있다.
제4 발명에 따르면, 측벽의 바닥면과 하부 절연막의 바닥면과의 단차가 50㎚ 이내가 된다. 이 때문에, 본 발명에 따르면 실용적인 구조로 효율적으로 배선 용량의 저감을 도모할 수 있다.
제5 발명에 따르면, 컨택트홀이 확대됨으로써 그 내부에 노출한 배선을 단락 방지막으로 피복할 수 있다. 이 때문에, 본 발명에 따르면, 배선 하부에 하부 절연막이 형성되어 있지 않음에도 불구하고 배선과 컨택트 플러그의 쇼트를 확실하게 방지할 수 있다.
제6 발명에 따르면, 단락 방지막을 실리콘 산화막에 대하여 에칭 선택비를 확보하기 쉬운 질화계 절연막으로 형성할 수 있다.
제7 발명에 따르면, 하부 절연막이나 상부 절연막 혹은 측벽 등을 실리콘 산화막에 대하여 에칭 선택비를 확보하기 쉬운 실리콘 질화막으로 형성할 수 있다.
제8 발명에 따르면, 하부 절연막이나 상부 절연막 혹은 측벽 등을 실리콘 산화막에 대하여 에칭 선택비를 확보하기 쉬운 실리콘 질화 산화막으로 형성할 수 있다.
제9 발명에 따르면, 컨택트홀을 확대함으로써 컨택트 저항의 저감을 도모하는 경화를 DRAM의 메모리 셀에서 실현할 수 있다.
제10 발명에 따르면, 하부 절연막을 반사 방지막으로서 이용함으로써 공정의 간단화를 도모할 수 있다.

Claims (3)

  1. 인접하는 두개의 배선 간에 자기 정합 방식으로 개구되는 컨택트홀을 갖는 반도체 장치에 있어서,
    상기 컨택트홀 중에 형성된 컨택트 플러그와,
    상기 컨택트 플러그의 바닥면과 도통하는 기판층과,
    상기 기판층 상에 형성된 층간 산화막과,
    상기 컨택트홀의 부분을 제외하고, 상기 층간 산화막의 전면을 덮도록 질화계 절연막으로 형성된 하부 절연막과,
    상기 하부 절연막 상에 상기 컨택트홀을 사이에 두고 형성된 상기 두개의 배선과,
    개개의 배선 상면을 덮도록 상기 배선과 동일한 폭으로 질화계 절연막에 의해 형성된 상부 절연막과,
    개개의 배선의 측면 및 상기 상부 절연막의 측면을 덮도록 질화계 절연막으로 형성된 측벽을 구비하고,
    상기 컨택트홀은 상기 층간 산화막과 동일한 층에 상기 두개의 배선의 간격보다 큰 직경을 갖는 확대부를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 인접하는 두개의 배선 간에 자기 정합 방식으로 개구되는 컨택트홀을 갖는 반도체 장치에 있어서,
    상기 컨택트홀 중에 형성된 컨택트 플러그와,
    상기 컨택트 플러그의 바닥면과 도통하는 기판층과,
    상기 기판층 상에 형성된 층간 산화막과,
    상기 층간 산화막보다 상부 층에 상기 컨택트홀을 사이에 두고 형성된 상기 두개의 배선과,
    상기 층간 산화막과 개개의 배선 간에 상기 배선과 동일한 폭으로 질화계 절연막에 의해 형성된 하부 절연막과,
    개개의 배선 상면을 덮도록 상기 배선과 동일한 폭으로 질화계 절연막에 의해 형성된 상부 절연막과,
    개개의 배선의 측면 및 상기 상부 및 하부 절연막의 측면을 덮도록 질화계 절연막으로 형성된 측벽을 구비하고,
    상기 컨택트홀은 상기 층간 산화막과 동일한 층에 상기 두개의 배선의 간격보다 큰 직경을 구비하고,
    상기 측벽의 바닥면은 상기 하부 절연막의 바닥면에 비하여 소정 길이만큼 상기 기판층측으로 어긋나 있는 것을 특징으로 하는 반도체 장치.
  3. 인접하는 두개의 배선 간에 자기 정합 방식으로 개구되는 컨택트홀을 갖는 반도체 장치에 있어서,
    상기 컨택트홀 중에 형성된 컨택트 플러그와,
    상기 컨택트 플러그의 바닥면과 도통하는 기판층과,
    상기 기판층 상에 형성된 층간 산화막과,
    상기 층간 산화막 상에 상기 컨택트홀을 사이에 두고 형성된 상기 두개의 배선과,
    개개의 배선의 상면을 덮도록 상기 배선과 동일한 폭으로, 질화계 절연막에 의해 형성된 상부 절연막과,
    개개의 배선의 측면 및 상기 상부 절연막의 측면을 덮도록 질화계 절연막으로 형성된 측벽과,
    상기 컨택트 플러그의 측면의 전면을 덮도록 단일 절연 소재로 형성된 단락 방지막을 구비하고,
    상기 컨택트홀은 상기 층간 산화막과 동일한 층에 상기 두개의 배선의 간격보다 큰 직경을 갖는 것을 특징으로 하는 반도체 장치.
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