KR20020047522A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 다결정실리콘 상부에 얇은 산화막을 증착하고 패터닝 하여 인-시튜 방법으로 산화막 및 다결정실리콘을 게이트 전극의 60% 내지 90% 정도를 부분 식각 한 뒤, 감광막을 제거하고 얇은 산화막을 마스크로 남겨진 다결정실리콘을 고 선택비로 식각함으로써, 하드마스크로 사용되는 산화막을 얇게 형성할 수 있게 되어 그 만큼 게이트전극 형성 후, 소정의 식각공정에 의해 산화막을 쉽게 제거할 수 있으므로 자기정합 실리사이드의 공정에 적용할 수 있을 뿐만 아니라, 다결정실리콘을 감광막패턴을 이용하여 부분 식각한 후, 감광막패턴을 제거하고 얇은 산화막을 마스크로 하여 잔재된 부분을 제거함으로써, 고 선택비를 쉽게 구현할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다결정실리콘 상부에 얇은 산화막을 증착하고 패터닝 하여 인-시튜 방법으로 산화막 및 다결정실리콘을 게이트 전극의 60% 내지 90% 정도를 부분 식각 한 뒤, 감광막을 제거하고 얇은 산화막을 마스크로 남겨진 다결정실리콘을 고 선택비로 식각함으로써, 하드마스크로 사용되는 산화막을 얇게 형성할 수 있게 되어 그 만큼 게이트전극 형성 후, 소정의 식각공정에 의해 산화막을 쉽게 제거할 수 있으므로 자기정합 실리사이드의 공정에 적용할 수 있을 뿐만 아니라, 다결정실리콘을 감광막패턴을 이용하여 부분 식각한 후, 감광막패턴을 제거하고 얇은 산화막을 마스크로 하여 잔재된 부분을 제거함으로써, 고 선택비를 쉽게 구현할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근, 반도체 소자가 고집적화되어 감에 따라, 게이트전극의 구조에 대한 연구가 활발히 진행되고 있다.
특히, 고속의 반도체 소자를 제작하기 위해 20nm이하의 두께로 게이트산화막을 형성함과 아울러 소정의 반도체 기판 상부에 P형 게이트전극과 N형 게이트전극이 공존하는 듀얼형 게이트전극이 보편화되어 있다.
듀얼형 게이트전극은 우선, 액티브영역과 필드영역을 분리하기 위한 소정의필드산화막이 형성된 소정의 반도체 기판 상부에 게이트산화막이 증착된 후, 전체 구조 상부에 다결정실리콘이 증착된다.
이후, P형 게이트전극이 형성될 부위에 소정의 마스크를 위치한 후, N형 불순물을 주입하여 N형 게이트전극이 형성될 부위의 다결정실리콘이 N형 불순물로 도핑된다.
이후, 다결정실리콘을 포함하는 전체 구조 상부에 산화막이 형성된다. 이후, 소정 형태로 패터닝된 감광막패턴을 마스크로 한 건식식각공정에 의해 게이트산화막의 소정 부위가 노출되도록 산화막과 다결정실리콘이 순차적으로 식각되어 게이트전극이 형성된다.
이후, 게이트전극을 포함한 전체 구조 상부에 저농도 P형 및 N형 불순물을 주입하여 반도체 기판의 소정 영역에 LDD 구조가 형성된다.
이후, 게이트전극의 양측면에 후속 식각공정시 자신을 보호하기 위한 스페이서가 형성된 후, 고농도 P형 및 N형 불순물을 주입하여 소오스 및 드레인영역이 형성된다.
그러나, 도 1에 도시된 바와 같이 다결정실리콘을 식각하기 위한 건식식각공정시, 게이트산화막의 소정 부분이 식각되어 게이트산화막이 얇아지게 된다. 이로 인해, 반도체 기판이 침식(attack)되는 문제가 발생한다.
이와 같은 문제를 방지하기 위해서는 다결정실리콘의 식각 속도에 비해 게이트산화막의 식각 속도가 거의 0이 되도록 해야한다. 그러나, 게이트구조를 형성하기 위한 마스크로 사용되는 감광막패턴에서 나온 탄소 성분이 게이트산화막내의 산소와 쉽게 결합하기 때문에 게이트산화막의 선택비를 높게 유지하는 것은 매우 어렵다.
또한 상기 언급된 듀얼형 게이트전극의 제작은 동시에 N형 다결정실리콘과 P형 또는 도핑 되지 않은 다결정실리콘 등 두 가지 이상의 물질을 식각 하여야 하는데 식각 메커니즘 상, N형 다결정실리콘은 P 형 다결정실리콘에 비해 식각 속도가 매우 빨라서 두 가지 물질을 동일한 형상으로 식각하는 것은 매우 어렵다.
이로 인해, 도 2에 도시된 바와 같이, N형 다결정실리콘의 형상 왜곡이 발생하게 된다.
이러한 문제를 해결하기 위해 현재 사용되고 있는 방식은 식각 반응로 내에서 비교적 높은 바이어스 전력을 인가하여 식각 속도를 최대한 비슷하게 하는 방법이 사용되고 있지만, 하지만, 이 방법은 선택비가 저하되는 문제가 발생한다.
최근 들어, 선택비의 개선을 위해 다결정실리콘 상부에 산화막을 1000Å내지 3000Å을 증착하고 패터닝하는 소위 하드 마스크 공정이 제안되어 사용되고 있지만, 자기 정합 실리 사이드(SALICIDE)를 구현하기 위해서는 다결정실리콘 상부에 형성되는 산화막에 의해 게이트전극에 실리사이드가 형성되는 것을 방해하게 되는 문제가 발생한다.
따라서, 본 발명은 게이트전극을 형성하기 위한 건식식각공정시, 반도체 기판의 소정 부위가 침식되는 것을 방지하기 위한 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 다결정실리콘 상부에 얇은 산화막을 증착하고 패터닝 하여 인-시튜 방법으로 산화막 및 다결정실리콘을 게이트 전극의 60% 내지 90% 정도를 부분 식각 한 뒤, 감광막을 제거하고 얇은 산화막을 마스크로 남겨진 다결정실리콘을 고 선택비로 식각함으로써, 하드마스크로 사용되는 산화막을 얇게 형성할 수 있게 되어 그 만큼 게이트전극 형성 후, 소정의 식각공정에 의해 산화막을 쉽게 제거할 수 있으므로 자기정합 실리사이드의 공정에 적용할 수 있을 뿐만 아니라, 다결정실리콘을 감광막패턴을 이용하여 부분 식각한 후, 감광막패턴을 제거하고 얇은 산화막을 마스크로 하여 잔재된 부분을 제거함으로써, 고 선택비를 쉽게 구현할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법에 의해 발생되는 반도체 기판의 침식을 도시한 SEM 사진.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법에 의해 발생되는 게이트전극의 형상왜곡을 도시한 SEM 사진.
도 3(a) 내지 도 3(h)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 필드산화막
3 : 게이트산화막 4 : 다결정실리콘
5 : 산화막 6 : P형 게이트전극
7 : N형 게이트전극 8 : 저농도 접합영역
9 : 스페이서 10 : 고농도 접합영역
100,102,103 : 마스크 101 : 감광막패턴
본 발명은 소정의 구조가 형성된 반도체 기판 상부에 게이트산화막을 형성하는 단계와; 상기 게이트산화막 상부에 다결정실리콘을 형성하는 단계와; 상기 다결정실리콘 상부에 산화막을 형성하고 소정의 감광막패턴을 이용하여 상기 산화막을 식각함과 아울러 상기 다결정실리콘의 소정 부분이 잔재하도록 부분 식각하는 단계와; 상기 감광막을 제거한 후, 상기 산화막을 마스크로 하여 잔재된 상기 다결정실리콘을 완전히 식각한 후, 상기 산화막을 제거하여 게이트전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(h)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다.
도 3(a)를 참조하면, 우선 액티브영역과 필드영역을 분리하기 위한 필드산화막(2)을 포함한 소정의 구조가 형성된 반도체 기판(1) 상부에 게이트산화막(3)이 형성된다.
이후, 게이트산화막(3)을 포함한 전체 구조 상부에 다결정실리콘(4)이 형성되고, 다결정실리콘(4)중 P형 게이트전극 영역에 대응되게 형성된 다결정실리콘(4) 상부에 소정의 마스크(100)가 위치된 후, 전체 구조 상부에 N형 불순물이 주입되어 N형 게이트전극 영역에 대응되게 형성된 다결정실리콘(4)이 N형 불순물에 의해 도핑된다.
도 3(b)를 참조하면, 이후, 다결정실리콘(4)의 소정 부위를 N형 불순물로 도핑하기 위해 사용된 마스크(100)가 제거되고, 다결정실리콘(4)을 포함한 전체 구조 상부에 100∼300Å의 두께로 산화막(5)이 형성된 후, 산화막(5) 상부에 게이트전극 패턴을 형성하기 위한 감광막패턴(101)이 위치된다.
도 3(c)를 참조하면, 이후, 감광막패턴(101)을 마스크로 하여 CF계열 또는 HBr 또는 Cl2가스를 함유한 기체분위기에서 산화막(5)이 식각됨과 아울러 다결정실리콘(4)이 100∼300W의 바이어스전력과, 1∼8mT의 압력에 의해 두께의 60∼90%정도만 부분 식각되고, 10∼30%정도의 두께는 게이트산화막(3) 상부에 잔재하도록 건식식각된다.
도 3(d)를 참조하면, 이후, 마스크로 사용된 감광막패턴(7)은 소정의 스트립공정에 의해 제거된다.
이후, 게이트산화막(3) 상부에 잔재하는 10∼30%정도의 다결정실리콘(4)은 산화막(5)을 마스크로 하여 10∼70W의 낮은 바이어스전력과 7∼20mT의 높은 압력에 의해 식각되어 P형 게이트전극(6)과 N형 게이트전극(7)이 형성된다.
도 3(e)를 참조하면, 게이트전극(6,7)을 형성하기 위한 마스크로 사용된 산화막(5)은 묽은 HF에 의한 식각공정 또는 건식식각공정에 의해 제거되거나, 스페이서(9)를 형성하기 위한 소정의 식각공정시에 제거된다.
이후, 게이트전극(6,7)을 포함한 전체 구조 상부에 저농도 N형 및 P형 불순물이 순차적으로 주입되어 N형 게이트전극(7) 영역에는 N형 불순물이 주입되고 P형 게이트전극(6) 영역에는 P형 불순물이 주입되어 반도체 기판(1)의 소정 영역에 저농도 접합영역(8)이 형성된다.
이후, 게이트전극(6,7)의 양측면에는 스페이서(9)가 증착된 후, 패터닝되어 형성된다.
도 3(f)를 참조하면, 이후, N형 게이트전극(7) 상부에 소정의 마스크(102)를 위치시킨 후, 전체 구조 상부에 고농도 P형 불순물을 주입하여 P형 게이트전극(6)을 P형 불순물로 도핑시킴과 아울러 반도체 기판(1)의 저농도 접합영역(8)의 하부에는 고농도 접합영역(10)이 형성된다.
도 3(g)를 참조하면, 이후, P형 게이트전극(6) 영역에 고농도 접합영역(10)을 형성하기 위해 사용된 마스크(102)는 소정의 스트립공정에 의해 제거된다.
이후, P형 게이트전극(6) 상부에 소정의 마스크(103)를 위치시킨 후, 전체 구조 상부에 고농도 N형 불순물을 주입하여 N형 게이트전극(7)을 N형 불순물로 도핑시킴과 아울러 반도체 기판(1)의 저농도 접합영역(8)의 하부에는 고농도 접합영역(10)이 형성된다.
도 3(h)를 참조하면, 이후, N형 게이트전극(7) 영역에 고농도 접합영역(10)을 형성하기 위해 사용된 마스크(103)는 소정의 스트립공정에 의해 제거된다.
전술한 바와 같이, 본 발명은 다결정실리콘 상부에 얇은 산화막이 증착된 후, 소정의 감광막패턴을 이용한 소정의 식각공정에 의해 산화막이 식각됨과 아울러 다결정실리콘이 60% 내지 90% 정도로 부분 식각된다. 이후, 감광막패턴이 제거됨과 아울러 얇은 산화막을 마스크로 이용한 소정의 식각공정에 의해 부분 식각공정시 식각되지 않고 남겨진 다결정실리콘이 식각된다.
상술한 바와 같이, 본 발명은 다결정 실리콘 상부에 얇은 산화막을 증착하고 패터닝 하여 인-시튜 방법으로 산화막 및 다결정실리콘을 게이트 전극의 60% 내지 90% 정도를 부분 식각 한 뒤, 감광막패턴을 제거하고 얇은 산화막을 마스크로 남겨진 다결정실리콘을 고 선택비로 식각함으로써, 하드마스크로 사용되는 산화막을 얇게 형성할 수 있게 되어 그 만큼 게이트전극 형성 후, 소정의 식각공정에 의해 산화막을 쉽게 제거할 수 있으므로 자기정합 실리사이드의 공정에 적용할 수 있다.
또한, 다결정실리콘을 감광막패턴을 이용하여 부분 식각한 후, 감광막패턴을 제거하고 얇은 산화막을 마스크로 하여 잔재된 부분을 제거함으로써, 고 선택비를 쉽게 구현할 수 있다.
이와 아울러, 다결정실리콘의 식각공정을 두 번에 나누어 실시함으로써, 바이어스 전력 증대, 압력 조절 등 형상 제어를 위한 파라메터 조절을 쉽게 조절할 수 있다.
Claims (6)
- 소정의 구조가 형성된 반도체 기판 상부에 게이트산화막을 형성하는 단계와;상기 게이트산화막 상부에 다결정실리콘을 형성하는 단계와;상기 다결정실리콘 상부에 산화막을 형성하고 소정의 감광막패턴을 이용하여 상기 산화막을 식각함과 아울러 상기 다결정실리콘의 소정 부분이 잔재하도록 부분 식각하는 단계와;상기 감광막을 제거한 후, 상기 산화막을 마스크로 하여 잔재된 상기 다결정실리콘을 완전히 식각한 후, 상기 산화막을 제거하여 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막은 100∼300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막 형성전에 상기 다결정실리콘의 소정 부위에 N형 불순물을 주입하여 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 다결정실리콘을 부분 식각하는 단계는 100∼300W의 바이어스전력과, 1∼8mT의 압력과, CF계열 또는 HBr 또는 Cl2가스를 함유한 기체분위기에서 두께의 60∼90%정도만 식각되고, 10∼30%정도는 상기 게이트산화막 상부에 잔재하도록 건식식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 다결정실리콘을 완전히 식각하는 단계는 10∼70W의 낮은 바이어스전력과 7∼20mT의 높은 압력에서 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막은 묽은 HF를 이용한 소정의 식각공정 또는 건식식각공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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| KR100573485B1 (ko) | 2006-04-24 |
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