KR20020046470A - 높은 선택비를 갖는 질화막 식각장비를 이용한산화막-질화막-산화막 구조를 가진 반도체소자의 형성방법 - Google Patents
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Abstract
본 발명은 높은 선택비를 갖는 질화막 식각장비를 이용한 ONO구조를 가진 반도체소자의 제조방법에 있어서, 기판상에 게이트 형성을 위한 폴리실리콘을 증착하는 단계와; 상기 폴리실리콘층상에 하부 산화막과 질화막 및 상부 산화막을 차례로 증착하여 ONO구조를 형성하는 단계; 사진식각공정을 통해 상기 ONO구조 및 폴리실리콘층을 소정의 게이트 패턴으로 패터닝하는 단계; 결과물상에 하부 산화막과 질화막을 증착하는 단계; 높은 선택비를 갖는 질화막 식각장비를 이용하여 상기 질화막을 스페이서 식각하는 단계; 상기 게이트 위쪽에 남아 있는 잔여 산화막을 습식방식으로 식각하는 단계; 및 결과물상에 습식 산화방식을 이용하여 산화막을 형성하고, 이 위에 HLD를 얇게 증착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
Description
본 발명은 높은 선택비를 갖는 질화막 식각장비를 이용한 반도체소자의 제조방법에 관한 것으로, 특히 높은 선택비를 갖는 질화막 식각장비를 이용하여 VST셀에 사용되는 ONO(Oxide-Nitride-Oxide)구조를 형성하는 방법에 관한 것이다.
기존의 VST셀 제조에 있어서, 도1에 나타낸 바와 같이 우선 기판상에 터널산화막(11)을 형성한 후, 게이트로 사용할 폴리실리콘(12)을 증착하고, 그 위에 ONO 형성공정을 진행하게 된다. 먼저 하부 산화막(13)을 형성하고 이위에 질화막(14)을 증착한 후, 다시 상부 산화막(15)을 형성하기 위해 산화 공정을 진행한다. 이어서 사진식각공정을 통해 도1에 나타낸 바와 같은 구조를 만든다.
이어서 게이트 측면에 ONO막을 형성하기 위해 다시 하부 산화막(16)으로 HTO(High Temperature Oxide)를 증착하고 질화막(17)을 형성한다. 그리고 질화막 스페이서 식각을 행하면 도2와 같이 된다.
다음에 ONO 상부의 산화막을 형성하는데 이 산화막은 높은 전압영역의 게이트산화막으로도 사용되기 때문에 매우 중요하다. 따라서 이 상부 산화막(18)으로는 HTO를 증착하고 그 위에 제어게이트로 사용할 폴리실리콘(19)을 증착하면 도3과 같이 된다.
상기와 같은 종래 기술에서는 HTO가 아닌 산화공정을 이용하여 형성한 산화막을 사용할 경우, 산화막이 질화막(14)위에는 거의 성장하지 않기 때문에 질화막 스페이서 식각시 폴리실리콘 게이트(12)위의 질화막(14)이 손상을 입을 가능성이 높다. 그리고 질화막 스페이서 식각후 HTO가 아닌 일반적인 산화공정을 이용할 경우, 폴리실리콘(12)의 측면에 형성된 질화막(17)상에는 상기한 바와 같이 산화막이 거의 성장하지 않기 때문에 제어게이트 형성용 폴리실리콘(19)을 증착하더라도 이 폴리실리콘과 질화막 사이의 산화막이 너무 얇아서 심각한 결과를 초래하게 된다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 높은 선택비를 갖는 질화막 식각장비를 이용하여 기존의 SST셀과 동일한 특성을 갖는 셀을 구현할 수 있도록 하는 높은 선택비를 갖는 질화막 식각장비를 이용한 ONO 구조를 갖는 반도체소자 제조방법을 제공하는데 목적이 있다.
도1 내지 도3은 종래 기술에 의한 ONO구조의 형성방법을 도시한 공정순서도.
도4 내지 도7은 본 발명에 의한 높은 선택비를 갖는 질화막 식각장비를 이용한 산화막-질화막-산화막 구조를 가진 반도체소자의 형성방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 질화막 2 : 상부 산화막(HDL)
3 : 질화막 4 : 하부 산화막
5 : 터널산화막 6 : 폴리실리콘
7 : 습식 산화막 8 : HDL
9 : 폴리실리콘(제어 게이트) 11 : 터널산화막
12 : 폴리실리콘(플로팅게이트) 13 : 하부 산화막
14 : 질화막 15 : 상부 산화막
16 : 하부 산화막 17 : 질화막 스페이서
18 : ONO 상부산화막 19 : 제어게이트
상기 목적을 달성하기 위한 본 발명은, 높은 선택비를 갖는 질화막 식각장비를 이용한 ONO구조를 가진 반도체소자의 제조방법에 있어서, 기판상에 게이트 형성을 위한 폴리실리콘을 증착하는 단계와; 상기 폴리실리콘층상에 하부 산화막과 질화막 및 상부 산화막을 차례로 증착하여 ONO구조를 형성하는 단계; 사진식각공정을통해 상기 ONO구조 및 폴리실리콘층을 소정의 게이트 패턴으로 패터닝하는 단계; 결과물상에 하부 산화막과 질화막을 증착하는 단계; 높은 선택비를 갖는 질화막 식각장비를 이용하여 상기 질화막을 스페이서 식각하는 단계; 상기 게이트 위쪽에 남아 있는 잔여 산화막을 습식방식으로 식각하는 단계; 및 결과물상에 습식 산화방식을 이용하여 산화막을 형성하고, 이 위에 HLD를 얇게 증착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명에 의한 높은 선택비를 갖는 질화막 식각장비를 이용한 VST셀 제조방법을 도4 내지 도7을 참조하여 상세히 설명한다.
먼저, 도4를 참조하면, 터널산화막(5)위에 플로팅 게이트 형성을 위한 제1폴리실리콘(6)을 증착한 후, 그 위에 하부 산화막(4), 질화막(3), 상부 산화막(2)을 차례로 형성하고, 사진식각공정을 통해 플로팅 게이트를 패터닝한다. 상기 상부 산화막(2)은 HDL을 증착하여 형성한다. 이어서 다시 그 위에 하부 산화막과 질화막(1)을 증착한다.
이어서 도5를 참조하면, 높은 선택비를 갖는 질화막 식각장비를 이용하여 상기 형성한 ONO막에 손상을 입히지 않도록 상기 질화막(1)을 스페이서 식각하여 플로팅 게이트(6) 측면에 질화막 스페이서를 형성하고, 플로팅 게이트 위쪽에 남아있는 잔여 산화막을 습식방식으로 식각한다.
다음에 도6에 나타낸 바와 같이 습식 산화방식을 이용하여 산화막((7)을 형성하고, 이 위에 HLD(8)를 얇게 증착한다.
이어서 도7에 나타낸 바와 같이 제어 게이트를 형성하기 위하여 제2폴리실리콘(9)을 증착한다. 이후의 공정은 기존 공정과 동일하게 진행된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 높은 선택비를 갖는 질화막 식각장비를 사용하여 VST셀을 제조하는 방법에 관한 것으로, 다음과 같은 효과가 있다.
본 발명은 VST셀 제조에서 필요한 HTO 공정이 대응이 안되는 경우, 새롭게 장비를 구입하거나 개조하지 않고서도 기존과 동일한 특성을 갖는 셀을 제조할 수 있는 장점을 가진다.
Claims (1)
- 기판상에 게이트 형성을 위한 폴리실리콘을 증착하는 단계;상기 폴리실리콘층상에 하부 산화막과 질화막 및 상부 산화막을 차례로 증착하여 ONO구조를 형성하는 단계;사진식각공정을 통해 상기 ONO구조 및 폴리실리콘층을 소정의 게이트 패턴으로 패터닝하는 단계;결과물상에 하부 산화막과 질화막을 증착하는 단계;높은 선택비를 갖는 질화막 식각장비를 이용하여 상기 질화막을 스페이서 식각하는 단계;상기 게이트 위쪽에 남아 있는 잔여 산화막을 습식방식으로 식각하는 단계; 및결과물상에 습식 산화방식을 이용하여 산화막을 형성하고, 이 위에 HLD를 얇게 증착하는 단계를 포함하여 이루어진 높은 선택비를 갖는 질화막 식각장비를 이용한 ONO구조를 가진 반도체소자의 제조방법.
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