KR20020039572A - 칩스케일패키지 - Google Patents

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KR20020039572A
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attached
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김창규
황규성
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이중구
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Abstract

칩스케일패키지를 개시한다. 본 발명은 금속재로 된 기판;과, 기판의 일면에 부착되는 반도체 칩;과, 기판의 타면에 부착되며, 본딩핑거부와 솔더볼 랜드부가 패턴화된 패턴층;과, 패턴층중 본딩핑거부와 솔더볼 랜드부를 제외한 영역을 매립하는 광솔더레지스터;와, 반도체 칩의 전극패드부와 본딩핑거부를 와이어본딩시키는 와이어;와, 솔더볼 랜드부에 부착되어 외부기판의 단자와 접속되는 솔더볼;과, 와이어본딩되는 부분을 매립하는 제1 몰딩재;를 포함한다.

Description

칩스케일패키지{Chip scale package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 금속판을 기판으로 하여 미세한 회로패턴층을 형성시키도록 구조가 개선된 칩스케일패키지에 관한 것이다.
최근, 마이크로프로세서나 주문형 반도체(ASIC)등 비메모리 제품을 중심으로 경박단소화에 대한 요구가 급진전되면서 다핀화에 유리하도록 외부단자를 반도체 패키지의 아랫면에 배열하는 비지에이(ball grid array,BGA)가 주력 반도체 패키지 형태로 자리잡고 있다. 실제로, 각종 CPU들은 미니카트리지, 비지에이등과 같은 여러종류의 첨단 패키징방식을 지원함으로써 시스템 설계방식에 따른 유연성을 제공하여 시스템 설계시 다양한 디자인을 적용할 수 있다. 이에 따라, 반도체 칩과 패키지의 크기가 거의 차이가 없을 정도로 얇고 작은 각종 칩스케일패키지(chip scale package,CSP) 기술이 등장하기 시작했으며, 이 기술은 반도체 패키지의 소형, 고속, 고집적화 추세에 힘입어 빠르게 확산되고 있다.
미국특허 제5,629,835호에는 금속을 기판으로 사용하는 엠비지에이(metal ball grid array,MBGA,10) 반도체 패키지를 개시하고 있다.
도 1을 참조하면, 상기 엠비지에이(10)는 금속, 이를테면 알루미늄 합금으로 된 기판(11)과, 상기 기판(11)의 외면에 산화피막층이 형성된 절연체층(12)과, 상기 절연체층(12)의 윗면에 접착부재(13)에 의하여 접착된 반도체 칩(14)과, 회로패턴이 형성된 패턴층(15)과, 상기 반도체 칩(14)과 패턴층(15)의 본딩 핑거부(bonding finger portion,15a)를 서로 와이어본딩시키는 골드 와이어(16)와, 상기 패턴층(15)의 솔더볼 랜드부(solder ball land portion,15b)의 아랫면에 접착되는 솔더 볼(17)과, 상기 와이어 본딩부를 매립하는 몰딩재(molding compound,18)를 포함한다.
반도체 패키지를 제조하는 공정에 있어서, 상기 엠비지에이(10)는 상기 기판(11)의 외면에 양극산화(anodization)에 의하여 전기적으로 고립되는 절연체층(12)을 입히는 공정과, 상기 절연체층(12)의 윗면에 전도성 잉크를 스크린 프린트법으로 패턴화시켜 패턴층(15)을 형성시키는 공정이 중요하다.
그런데, 종래의 기술에 따르면, 알루미늄 합금으로 된 상기 기판(11)을 양극산화처리하여 절연체층(12)의 두께를 균일하게 유지하는 것은 전기분해시 국부적인 전류밀도의 변화나, PH 농도의 조절이나, 가해지는 시간의 변화등의 여러 가지 변수로 인하여 매우 어렵다. 따라서, 불균일한 두께를 가지게 되는 상기 절연체층(12)은 반도체 패키지를 제조하는 과정에서나, 구동중에 크랙등이 발생할 수 있다.
또한, 상기 패턴층(15)은 전도성 잉크를 이용한 스크린 프린트법으로 회로패턴을 형성하게 되므로 각 패턴층(15)간의 간격을 미세하게 조절하는 것이 어렵게 되어 상기 솔더볼(17)이 솔더볼 랜드(15b)에 부착될 경우에 그 신뢰성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로서, 솔더볼이 부착되는 금속판의 일면에 미세한 간격을 유지하는 패턴층이 형성되고, 그 반대면에 반도체 칩이 부착되도록 구조가 개선된 칩스케일패키지를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체패키지를 도시한 단면도,
도 2는 본발명의 제1 실시예에 따른 칩스케일패키지를 도시한 단면도,
도 3은 도 2의 사시도,
도 4는 본 발명의 제2 실시예에 따른 칩스케일패키지를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
10,20,40...씨에스피 반도체 패키지
11,21,41...기판12...절연체층
14,23,43...반도체 칩15,25,45...패턴층
15a,25a...본딩핑거부15b,25b...솔더볼 랜드부
16,27...골드 와이어17,210...솔더 볼
18,200...몰딩재26...도금층
28...광솔더레지스터
상기와 같은 목적을 달성하기 위하여 본 발명의 일 측면에 따른 칩스케일패키지는,
금속재로 된 기판;
상기 기판의 일면에 제1 접착제를 매개로 하여 부착되는 반도체 칩;
상기 기판의 타면에 제2 접착제를 매개로 하여 부착되며, 본딩핑거부와 솔더볼 랜드부가 패턴화된 패턴층;
상기 패턴층중 본딩핑거부와 솔더볼 랜드부를 제외한 영역을 매립하는 광솔더 레지스터;
상기 반도체 칩의 전극패드부와 본딩핑거부를 와이어본딩시키는 와이어;
상기 솔더볼 랜드부에 부착되어 외부기판의 단자와 접속되는 솔더볼; 및
상기 와이어본딩되는 부분을 매립하는 제1 몰딩재;를 포함하는 것을 특징으로 한다.
또한, 상기 본딩핑거부와 솔더볼 랜드부의 윗면에는 본딩성과 땜납성을 향상시키기 위하여 도금층이 형성된 것을 특징으로 한다.
게다가, 상기 기판에는 반도체 칩의 전극패드부와 본딩핑거부와의 와이어본딩이 가능한 공간부를 제공하도록 개구공이 형성된 것을 특징으로 한다.
더욱이, 상기 개구공은 상기 기판의 일면에 제1 접착제가 부착되고, 타면에 제2 접착제와 패턴층이 순차적으로 형성된 다음에 펀칭으로 형성된 것을 특징으로 한다.
나아가, 상기 기판은 도전재가 충진된 쓰루홀을 통하여 패턴층과 접속되는것을 특징으로 한다.
이하에서 첨부된 도면을 참조하면서 본 발명의 일 실시예에 따른 칩스케일패키지를 상세하게 설명하고자 한다.
도 2는 본 발명의 제1 실시예에 따른 칩스케일패키지(20)를 도시한 것이다.
도면을 참조하면, 상기 칩스케일패키지(20)는 기판(21)이 마련된다. 상기 기판의 일면에는 제1 접착부재(22)를 매개로 하여 반도체 칩(23)이 부착되어 있다. 상기 기판(21)으로는 알루미늄이나 구리로 된 합금등의 금속재를 사용하는 것이 상기 반도체 칩(23)을 지지하는데 유리하다.
상기 반도체 칩(23)이 부착되는 기판(21)의 타면에는 제2 접착부재(24)를 매개로 하여 회로부가 패턴화된 패턴층(25)이 형성되어 있다. 상기 패턴층(25)은 구리 호일(Cu foil)로 형성되는 것이 바람직하다. 상기 패턴층(25)은 본딩핑거부(25a)와, 솔더볼 랜드부(25b)를 포함한다. 상기 본딩핑거부(25a)와 솔더볼 랜드부(25b)의 윗면에는 도금층(26)이 형성되어 있다. 상기 도금층(26)은 다중 도금층으로 이루어지는데, 예컨대, 니켈과 금 도금층이 순차적으로 도금되어 있다.
상기 반도체 칩(23)의 전극패드부(23a)와, 본딩핑거부(25a)는 골드 와이어(27)로 와이어본딩되어 있다. 상기 본딩 핑거부(25a)와, 솔더볼 랜드부(25b)가 형성된 이외의 영역에는 감광제의 일종인 광솔더레지스터(photo solder resist,PSR,28)가 도포되어 있다. 그리고, 와이어본딩되는 부분에는 이를 매립하기 위하여 제1 몰딩재(200)가 형성되어 있다. 상기 솔더볼 랜드부(25b)의 아랫부분에는 외부기판의 단자와 전기적으로 접속하도록 솔더볼(210)이 접합되어 있다. 한편,상기 반도체 칩(23)의 측벽으로부터 기판(21)의 가장자리로는 제2 몰딩재(220)가 형성되어 있다.
본 발명의 기술에 따른 특징부를 보다 상세하게 설명하고자 한다.
도 3은 도 2의 칩스케일패키지(20)를 도시한 사시도이다.
도면을 참조하면, 상기 칩스케일패키지(20)는 상기 반도체 칩(23)의 일면에 제1 접착제(22)에 의하여 금속재로 된 기판(21)이 설치되어 있다. 상기 기판(21)에는 접착성과 절연성을 향상시키기 위하여 산화피막층을 형성시킬 수도 있을 것이다. 상기 반도체 칩(23)과 부착되는 기판(21)의 다른 면에는 제2 접착제(24)에 의하여 패턴층(25)이 부착되어 있다.
상기 패턴층(25)에는 반도체 칩(23)에 형성된 전극패드부(23a)에 와이어 본딩되는 부분인 본딩핑거부(25a)가 일단에 형성되어 있다. 그리고, 상기 패턴층(25)은 외부기판과 전기적으로 연결되는 솔더볼(210)이 부착가능하도록 솔더볼 랜드부(25b,도 2참조)가 형성되어 있다.
이때, 상기 본딩핑거부(25a)와, 솔더볼 랜드부(25b)의 윗면에는 와이어본딩시나 솔더볼(210)이 부착시 본딩력과 땜납성을 향상시키고, 구리호일등과 같은 금속 박막으로 패턴화된 패턴층(25)의 산화를 방지하기 위하여 니켈, 금등과 같은 다중 도금층(26)이 순차적으로 도금되어 있다. 상기 본딩핑거부(25a)와 솔더볼 랜드부(25b)가 형성된 부분을 제외한 패턴층(25)이 형성된 영역에는 광솔더레지스터(28)가 전면 도포되어 있다.
여기서, 와이어 본딩부가 형성되는 영역에는 드릴링(drilling)이나펀칭(punching)등에 의하여 개구공(230)이 형성되어 있다. 즉, 상기 기판(21)의 일면에는 제1 접착제(22)를 매개로 하여 반도체 칩(23)이 부착되고, 상기 기판(21)의 타면에는 제2 접착제(24)를 매개로 하여 패턴층(25)을 형성시킬 구리호일이 접착되는데, 상기 반도체 칩(23)의 전극패드부(23a)가 노출가능한 위치에 개구공(230)이 형성되어 있다. 상기 본딩핑거부(25a)는 상기 개구공(230)이 형성된 영역의 가장자리를 따라서 다수개 형성되어 있다. 이에 따라, 상기 전극패드부(23a)와, 본딩핑거부(25a)는 골드 와이어(27)에 의하여 와이어 본딩이 가능하다.
이렇게 와이어 본딩부가 형성되는 영역은 추후 반도체 패키지를 제조하는 과정에서 제1 몰딩재(200)에 의하여 매립되어 있다. 이 영역으로부터 상기 제1 몰딩재(200)가 다른 부위로 범람하는 것을 방지하도록 상기 본딩핑거부(25a)가 형성되는 지점의 외곽 가장자리를 따라서 연속적으로 연결된 형태를 가지며 댐역할을 하는 광솔더레지스터가 더 형성될 수도 있을 것이다.
한편, 상기 반도체 칩(23)의 측벽으로부터 기판(21)의 가장자리에는 제2 몰딩재(220)가 더 형성되어 있다.
상기와 같은 구조를 가지는 씨에스피패키지(20)는 솔더볼 랜드부(25b)에 부착된 솔더볼(210)이 외부기판의 단자와 상호 융접되어 전기적 신호가 전달되면, 상기 솔더볼(210)을 통하여 전기적으로 연결된 본딩핑거부(25a)와 와이어본딩된 반도체 칩(23)의 전극패드부(23a)로 신호가 전달되어 반도체 칩(23)과 외부기판과의 전기적 신호전달 체계가 완성된다.
이와 같은 구조를 가지는 씨에스피패키지(20)의 제조 과정을 상세하게 설명하면 다음과 같다.
우선, 금속재로 된 기판(21)이 마련된다. 상기 기판(21)은 도전성이 우수한 구리나 알루미늄이나 알로이 42가 바람직하다. 상기 기판(21)의 일면에는 제2 접착제(24)를 매개로 하여 구리호일이 부착된다.
다음으로, 상기 기판(21)의 양면에 드라이필름레지스트(dry film resistor)를 라미네이팅시키고, 노광, 현상, 에칭 및 박리등 일련의 포토리소그래피 공정을 통하여 패턴층(25)을 형성시킨다. 상기 패턴층(25)에는 본딩핑거부(25a)와, 솔더볼 랜드부(25b)가 형성된다.
이어서, 상기 본딩핑거부(25a)와 솔더볼 랜드부(25b)를 제외한 패턴층(25)의 전 영역에 광솔더레지스터(28)를 전면 도포하고, 노광, 현상 및 경화를 시키게된다.
다음으로, 상기 본딩핑거부(25a)와, 솔더볼 랜더부(25b)의 윗면에 본딩성과 땜납성을 향상시키기 위하여 다중의 도금층(26), 이를테면 니켈 도금층과, 금 도금층을 순차적으로 도금하게 된다.
도금이 완료되면, 와이어본딩부가 형성될 영역에 해당되는 부분을 드릴링이나 펀칭과정을 통해서 개구공(230)을 형성시킨다.
이어서, 상기 기판(21)의 타면에는 제1 접착제(22)를 매개로 하여 반도체 칩(23)이 접착된다.
상기 반도체 칩(23)이 접착된 다음에는, 전극패드부(23a)는 골드 와이어(27)를 이용하여 본딩핑거부(25a)와 와이어본딩하게 된다. 이렇게 와이어본딩이 완료되면, 상기 개구공(230)이 형성된 부분인 와이어본딩부는 제1 몰딩재(200)로 매립하게 된다. 또한, 상기 반도체 칩(23)의 측면으로부터 기판(21)의 가장자리에 해당되는 영역까지에도 제2 몰딩재(220)로 몰딩하게 된다.
한편, 상기 솔더볼 랜드부(25b)에는 납-주석 합금으로 된 솔더볼(210)이 부착된다.
도 4는 본 발명의 제2 실시예에 따른 씨에스피패키지(40)를 도시한 것이다.
도면을 참조하면, 상기 칩스케일패키지(40)는 기판(41)이 마련된다. 상기 기판(41)의 일면에는 제1 접착부재(42)를 매개로하여 반도체 칩(43)이 부착되어있고, 타면에는 제2 접착부재(44)를 매개로 하여 회로부가 패턴화된 패턴층(45)이 형성되어 있다.
이때, 상기 기판(41)으로는 알루미늄이나 구리로 된 합금등의 금속재를 사용하는 것이 바람직하다. 그리고, 상기 패턴층(45)에는 본딩핑거부(45a)와, 솔더랜드부(45b)를 포함하고 있고, 그 윗면에는 도금층(46)이 형성되어 있다. 상기 패턴층(45) 상에는 광솔더레지스터(48)가 선택적으로 도포되어 있다.
상기 반도체 칩(43)의 전극패드부(43a)는 본딩핑거부(45a)와 골드 와이어(47)에 의하여 와이어본딩되어 있다. 와이어본딩되는 부분에는 이를 매립하기 위하여 제1 몰딩재(400)가 형성되어 있다. 상기 반도체 칩(43)의 측벽으로부터 기판(41)의 가장자리로는 제2 몰딩재(420)가 형성되어 있다. 상기 솔더볼 랜드부(45b)의 아랫부분에는 외부기판의 단자와 전기적으로 접속이 가능한 솔더볼(410)이 접합되어 있다.
한편, 상기 기판(41)은 도전재(420)가 개재된 쓰루홀(410)을 통하여 상기 패턴층(45)과 전기적으로 연결되어 있다. 상기 패턴층(45)의 윗면에는 접지용 솔더볼(430)이 접합되어 외부기판의 단자와 연결시 접지기능을 수행할 수도 있다.
본 실시예에서는 제1 실시예의 경우와는 달리 와이어본딩되는 공간을 제공하는 개구공을 형성시키는 공정이 다르다. 즉, 상기 기판(41)의 일면에 반도체 칩(43)을 부착시키기 위한 제1 접착제(42)를 부착시키고, 타면에 패턴층(45)과 도금층(46)을 형성시키고 난 다음에 펀칭이나 드릴링을 통하여 개구공을 형성시킨다.
이상의 설명에서와 같이 본 발명의 씨에스피패키지는 다음과 같은 효과를 얻을 수 있다.
첫째, 씨에스피패키지의 기판으로서 반도체 칩을 지지가능한 금속재를 사용함으로써 박막화가 가능하며, 접지성과 방열성도 우수하다.
둘째, 포토리소그래피공정을 통하여 미세한 회로패턴을 가지는 패턴층을 형성하고, 패턴층의 본딩핑거부와 솔더볼 랜드부를 제외한 영역에 광솔더레지스터가 도포되며, 솔더볼 랜드부에 솔더볼이 부착이 가능하여 실장밀도를 증가시킬 수 있고, 그 신뢰성이 향상된다고 볼 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (6)

  1. 금속재로 된 기판;
    상기 기판의 일면에 제1 접착제를 매개로 하여 부착되는 반도체 칩;
    상기 기판의 타면에 제2 접착제를 매개로 하여 부착되며, 본딩핑거부와 솔더볼 랜드부가 패턴화된 패턴층;
    상기 패턴층중 본딩핑거부와 솔더볼 랜드부를 제외한 영역을 매립하는 광솔더레지스터;
    상기 반도체 칩의 전극패드부와 본딩핑거부를 와이어본딩시키는 와이어;
    상기 솔더볼 랜드부에 부착되어 외부기판의 단자와 접속되는 솔더볼; 및
    상기 와이어본딩되는 부분을 매립하는 제1 몰딩재;를 포함하는 것을 특징으로 하는 씨에스피패키지.
  2. 제1항에 있어서,
    상기 본딩핑거부와 솔더볼 랜드부의 윗면에는 본딩성과 땜납성을 향상시키기 위하여 도금층이 형성된 것을 특징으로 하는 씨에스피패키지.
  3. 제1항에 있어서,
    상기 기판에는 반도체 칩의 전극패드부와 본딩핑거부와의 와이어본딩이 가능한 공간부를 제공하도록 개구공이 형성된 것을 특징으로 하는 씨에스피패키지.
  4. 제3항에 있어서,
    상기 개구공은 상기 기판의 일면에 제1 접착제가 부착되고, 타면에 제2 접착제와 패턴층이 순차적으로 형성된 다음에 펀칭으로 형성된 것을 특징으로 하는 씨에스피패키지.
  5. 제1항에 있어서,
    상기 기판은 도전재가 충진된 쓰루홀을 통하여 패턴층과 접속되는 것을 특징으로 하는 씨에스피패키지.
  6. 제1항에 있어서,
    상기 상기 반도체 칩의 측벽으로부터 기판의 가장자리에는 제2 몰딩재가 더 몰딩되는 것을 특징으로 하는 씨에스피패키지.
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