KR20020028597A - 다층인쇄회로기판의 제조방법, 이에 의해 제조되는 기판및 ｆｃｉｐ - Google Patents

Abstract

다층인쇄회로기판의 제조방법, 이에 의해 제조되는 칩실장용 기판 및 FCIP가 제공된다.

본 발명은, Core재의 양면에 미세 표면조도를 형성한후 Cr과 Cu를 순차적으로 sputtering함으로써 결합층을 형성하는 단계; 상기 결합층이 형성된 기판에 감광성 필름을 부착한후 통상의 사진식각공정으로 현상하여 회로가 형성될 부분의 결합층을 노출시키고, 이어 전해동도금하여 도전체를 형성하는 단계; 상기 도전체가 형성된 기판상에 잔존하는 감광성필름을 박리한후 노출된 결합층을 에칭으로 제거함으로써 제 1인쇄회로패턴을 형성하는 단계; 상기 제 1인쇄회로패턴이 형성된 기판에 중간절연층을 적층하여 가열,가압한후 소정의 위치에 레이저를 조사함으로써 비어홀을 형성하는 단계; 상기와 같이 비어홀이 형성된 기판에 미세 표면조도를 형성한후 Cr과 Cu를 순차적으로 sputtering함으로써 결합층을 형성하는 단계; 상기 결합층이 형성된 기판에 감광성 필름을 부착한후 통상의 사진식각공정으로 현상하여 회로가 형성될 부분의 결합층을 노출시키고, 이어 전해동도금하여 도전체를 형성하는 단계; 상기 도전체가 형성된 기판상에 잔존하는 감광성필름을 박리한후 노출된 결합층을 에칭으로 제거함으로써 제 2인쇄회로패턴을 형성하는 단계; 및 상기와 같이 중간절연층을 적층하고 비어홀을 형성한후 회로패턴을 형성하는 공정을 반복함으로써 제 n차 인쇄회로패턴을 형성하는 단계를 포함하여 구성되는 다층인쇄회로기판 제조방법, 이에 의해 제조되는 칩실장용 기판 및 FCIP에 관한 것이다.

Description

다층인쇄회로기판의 제조방법, 이에 의해 제조되는 기판 및 ＦＣＩＰ{A method for manufacturing a multi-layer circuit board for packaging the semi-conductor chips, substrate and FCIP obtained therefrom}

본 발명은 다층인쇄회로기판의 제조방법, 및 이에 의해 얻어지는 칩실장용 기판과 FCIP(Flip Chip in package)에 관한 것으로, 보다 상세하게는, Cr과 Cu를순차적으로 sputtering하여 결합층(seed layer)을 형성함으로써 중간절연층과 내층 ·외층회로패턴간의 안정적인 밀착력의 확보가 가능하고 초고밀도의 회로형성이 가능한 다층인쇄회로기판의 제조방법 및 이에 의해 얻어지는 칩실장용 기판등에 관한 것이다.

반도체 칩 제조기술이 발전함에 따라 반도체 칩을 실장하기 위한 패키지 기판 제조에 관한 기술개발이 활발하게 진행되고 있다.

상세하게 설명하면, 1990년도 중반이후에는 IC와 기판을 연결하는 방식으로 Wirebonding방식을 채택한 Plastic BGA가 범용화되었으나, 반도체 IC의 I/O가 증가함에 따라 이러한 방법으로는 고속동작의 고성능 IC를 작은 Size로 실장하기가 불가능하다는 한계가 있었다. 따라서, IC와 기판를 전기적으로 연결함에 있어서 Flip Chip Interconnect을 이용하는 기술이 근래에 개발되었으며, 이 기술을 이용하여 패키지용 기판과 Flip Chip연결을 하여 실장된 패키지 제품을 FCIP(Flip Chip in package)라 통칭되고 있다.

상술한 FCIP용 기판의 경우 35㎛/35㎛ 이하의 회로선폭(line/space)를 갖는 고밀도의 다층회로형성이 요구되는 것으로 알려져 있는데, 이러한 HDI(High Density Interconnection)을 구현할 수 있는 방법으로 Laser Build-up 방법을 들 수 있다. 이 방법에서는 직조된 유리섬유에 BT나 FR4, 또는 다른 레진을 함침시켜 Core를 제조한다. 그리고 이러한 Core의 양면에 18~35㎛ 두께로 동박을 적층하여 기판제조업체에 공급함으로써 내층회로를 형성하고, 이후 subtractive 공정이나Semi-additive 공정등을 이용하여 칩실장용 기판을 제조하는 것이다.

상기 내층인쇄회로패턴이 형성된 기판에 Build-up을 구현하기 위한 subtractive 공정으로 RCC를 이용하는 방법이 도 1에 나타나 있다.

상술하면, 먼저, 도 1(a)는 Core(100)에 통상의 공법으로 형성된 내층인쇄회로패턴(110)를 나타낸다.

그리고 이러한 내층인쇄회로패턴(110)이 형성된 기판에 동박(135)를 포함하여 구성되는 RCC(resin coated copper foil:130)을 적층(도 1(b))한후, 도 1(c)와 같이 비어홀(150)을 형성한다.

상기 비어홀(150)이 형성된 기판에 도 1(d)와 같이 무전해 및 전해동 도금후, 도 1(e~h)의 통상의 건식필름부착(170), 노광/현상, 에칭 및 박리공정을 통하여 외층인쇄회로패턴(190)을 형성함으로써 상기 내층인쇄회로패턴(110)과 외층인쇄회로패턴(190)을 전기적으로 연결하는 칩실장용 기판을 제조할 수 있는 것이다.

그러나 상기 방법에서는 RCC등 레진재료의 선택이 자유롭지 못하며, 미세회로선(fine line) 형성을 형성을 위하여 동박두께를 낮추어야 하나 이는 비용면에서 바람직하지 않다. 또한, 이 방법은 Subtractive 공법이므로 50㎛/50㎛ 이하의 초고밀도 회로형성이 곤란하며, 아울러 패턴과 절연층사이에 밀착성을 부여하기 위하여 전해동도금전에 많은 시간이 소요되는 무전해 동도금을 행함에 따라 생산성이 나빠진다. 더욱이, 상기 방법으로 제조된 기판을 네트워크용 칩과 같이 고속으로 작동하는 칩 실장용으로 이용할 경우 RCC의 동박상에 존재하는 거칠기(Roughness)때문에 심한 noise현상이 초래되므로, FCIP용으로 사용됨에는 많은 문제가 있다.

상기 내층인쇄회로패턴이 형성된 기판에 Build-up을 구현하기 위한 Semi-additive공정으로서 열경화성 레진을 형성하는 방법이 도 2에 나타나 있다.

즉, 도 2(a~b)에 나타난 바와같이, Core재(200)에 내층인쇄회로패턴(210)이 형성된 기판에 잉크형태의 열경화성 레진(220)을 도포하거나 건식 필름형태의 레진을 부착한후 경화시키며, 이어, 도 2(c)와 같이 기판 소정의 위치에 레이저를 조사하여 비어홀(230)을 형성한다.

그리고 도 2(d)와 같이 이러한 비어홀(230)이 형성된 기판 표면에 조도를 형성하고, 이후 무전해동도금을 통하여 상기 기판표면에 결합층(seed layer(240))을 형성한다(도2(e)).

이러한 결합층(240)이 형성된 기판상에 감광성고분자(250)을 부착한후, 도 2(f)와 같이 노광/현상의 통상의 사진식각공정을 통하여 패턴이 형성될 부분을 노출시킨다.

마지막으로, 도 2(g~i)에 나타난 바와 같이, 상기 기판에 전해동도금을 행하여 도전체를 형성한후, 불필요한 감광성 고분자부분을 박리시키고 최종적으로 플래쉬(flash)에칭으로 결합층을 제거하여 외층인쇄회로패턴(260)을 형성함으로써 상기 내층인쇄회로패턴(210)과 외층인쇄회로패턴(260)을 전기적으로 연결하는 칩실장용 기판을 제조할 수 있는 것이다.

그러나, 상기 방법에서는 열경화성 레진과 내,외층인쇄회로패턴간의 밀착력이 낮아서 전기적으로 신뢰성있는 기판의 제조가 쉽지 않다는 문제가 있다. 또한, 원하는 기판품질을 만족하는 레진의 선정이 자유롭지 못하며, 또한 잉크형태의 레진일 경우 균일한 잉크도포 자체가 쉽지 않다는 문제가 있다.

상기 내층인쇄회로패턴이 형성된 기판에 Build-up을 구현하기 위한 Semi-additive 공정의 또다른 방법으로 중간절연층으로 감광성고분자를 이용하는 방법이 도 3에 나타나 있다.

즉, 도 3(a~b)에 나타난 바와 같이, Core재(300)에 내층인쇄회로패턴(310)이 형성된 기판상에 감광성고분자(320)를 부착시킨다. 그리고 도 3(c~d)와 같이, 감광성 고분자(320)이 부착된 기판상에 노광/현상의 통상의 사진식각공정을 통하여 비어홀(330)을 형성한후, 그 표면에 물리적/화학적처리를 행하여 표면조도를 형성한다.

이러한 표면조도가 형성된 기판상에 도 3(e)와 같이 무전해동도금하여 결합층(340)을 형성한후, 건식필름(350)을 부착하여 노광/현상의 통상의 사진식각공정을 통하여 회로패턴이 형성될 부분(355)을 노출시킨다.

다음으로, 도 3(f~h)에 나타난 바와 같이, 상기 기판상에 전해동도금을 행하여 도전체를 형성한후, 불필요한 건식필름(350)을 박리하고 플래쉬에칭을 통하여 결합층(340)을 제거하여 외층인쇄회로패턴(360)을 형성함으로써 상기 내층인쇄회로패턴(310)과 외층인쇄회로패턴(360)을 전기적으로 연결하는 칩실장용 기판을 얻을 수 있는 것이다.

그러나, 상기 방법에서는 중간절연층으로 사용된 감광성 고분자와 내층 및 내층인쇄회로패턴간의 밀착력이 낮아 전기적으로 신뢰성있는 기판제조가 쉽지 않다. 또한, 적절한 감광성 고분자의 선정이 곤란할 뿐 아니라 형성되는 비어홀 직경을 75㎛ 이상이어서 고밀도의 기판제조가 쉽지 않다는 문제가 있다.

상술한 바와 같이, 상기에서 설명한 제공정들은 중간절연층과 내,외층패턴간의 밀착력확보, 미세 비어홀 형성 및 미세 회로선폭 형성과 같은 조건들을 동시에 만족할 수 없다는 한계가 있으며, 이에 따라 고속으로 작동하는 반도체칩을 실장하는 패키지용 기판을 효과적으로 제조할 수 없다는 문제가 있다.

따라서, 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 중간절연층과 내,외층인쇄회로패턴간에 고밀착력을 부여할뿐만 아니라 50㎛이하의 미세 비어홀 형성이 가능하고 회로선폭 35㎛/35㎛이하의 초고밀도의 회로형성이 가능한 다층인쇄회로기판 제조방법 및 이에 의해 제조되는 칩실장용 기판을 제공함에 그 목적이 있다.

또한, 본 발명은 상기 제조방법에 의해 얻어진 기판의 I/O연결부를 반도체칩과 플립칩 연결(Flip Chip Interconnect)기술을 이용하여 접속시킴으로써 얻어지는 FFCIP를 제공함에 그 목적이 있다.

도 1은 종래의 칩실장용 다층인쇄회로기판의 제조공정을 나타내는 개략도

도 2는 종래의 또다른 칩실장용 다층인쇄회로기판의 제조공정을 나타내는 개략도

도 3은 종래의 또다른 칩실장용 다층인쇄회로기판의 제조공정을 나타내는 개략도

도 4는 본 발명에 따른 칩실장용 다층인쇄회로기판의 제조공정을 나타내는 개략도

도 5는 본 발명에 따른 제조공정에서 비어홀에 Cu 도전체 충전됨을 나타내는 확대 개략도

이하, 본 발명을 설명한다.

FCIP용 기판의 경우 35㎛/35㎛이하의 회로선폭을 갖는 다층 고밀도회로형성이 필요함이 일반적인데, 이러한 회로선폭을 낮추는 방법으로 상술한 subtractive 공법보다는 semi-additive(내지 full-additive)공정이 유리한 것으로 알려져 있다.

그러나, 상술한 바와 같이 semi-additive공정에서는 중간절연층과 내,외층인쇄회로패턴과의 밀착력에 문제가 있으므로 종전에는 밀착력 확보를 위하여 절연층 표면에 3~10㎛범위의 조도를 형성한후 무전해도금을 행하였는데, 이러한 표면조도는 도체에도 3~10㎛의 조도를 형성시켜 고속으로 작동하는 반도체칩의 경우 noise현상을 초래하여 전자 신호의 왜곡을 초래하는 문제가 있다.

또한, 상기 semi-additive공정에서는 적층 비어(stack via)을 형성하기 위하여 하지의 비어홀 Top이 평탄한 도전체로 될 것이 요구되므로, 이를 위하여 평탄하지 않게 형성된 비어홀에 도전성 paste(conductive paste)를 채워야 했다. 그러나 이는 공정비용의 증가뿐만 아니라 제품수율등의 저하를 초래하는 문제가 있다.

이에 본 발명자는 상기 semi-additive공정에서 결합층(seed layer)을 형성함에 있어서 무전해 내지 전해동도금법이 아니라 Cr과 Cu를 sputtering하여 형성시킴으로써 중간절연층과 인쇄회로패턴간의 조도를 최소화하면서 우수한 밀찰력을 확보할 수 있으며, 아울러 중간절연층에 형성된 비어홀에 전해도금법으로 도체를 완전히 충진하여 적층 비어(stack via)를 효과적으로 형성할 수 있어 회로선폭이 적은 고밀도칩실장용 기판의 제조가 가능함을 발견하고 본 발명을 제안하는 것이다.

따라서, 본 발명은, Core재의 양면에 미세 표면조도를 형성한후 Cr과 Cu를 순차적으로 sputtering함으로써 결합층을 형성하는 단계; 상기 결합층이 형성된 기판에 감광성 필름을 부착한후 통상의 사진식각공정으로 현상하여 회로가 형성될 부분의 결합층을 노출시키고, 이어 전해동도금하여 도전체를 형성하는 단계; 상기 도전체가 형성된 기판상에 잔존하는 감광성필름을 박리한후 노출된 결합층을 에칭으로 제거함으로써 제 1인쇄회로패턴을 형성하는 단계; 상기 제 1인쇄회로패턴이 형성된 기판에 중간절연층을 적층하여 가열,가압한후 소정의 위치에 레이저를 조사함으로써 비어홀을 형성하는 단계; 상기와 같이 비어홀이 형성된 기판에 미세 표면조도를 형성한후 Cr과 Cu를 순차적으로 sputtering함으로써 결합층을 형성하는 단계; 상기 결합층이 형성된 기판에 감광성 필름을 부착한후 통상의 사진식각공정으로 현상하여 회로가 형성될 부분의 결합층을 노출시키고, 이어 전해동도금하여 도전체를 형성하는 단계; 상기 도전체가 형성된 기판상에 잔존하는 감광성필름을 박리한후 노출된 결합층을 에칭으로 제거함으로써 제 2인쇄회로패턴을 형성하는 단계; 및 상기와 같이 중간절연층을 적층하고 비어홀을 형성한후 회로패턴을 형성하는 공정을 반복함으로써 제 n차 인쇄회로패턴을 형성하는 단계를 포함하여 구성되는 칩실장용 다층인쇄회로기판 제조방법에 관한 것이다.

또한, 본 발명은 상기 제조방법에 의해 제조되는 반도체칩 실장용 다층인쇄회로기판에 관한 것이다.

또한, 본 발명은, 상기 제조방법에 의해 제조되는 반도체칩 실장용 다층인쇄회로기판의 I/O연결부를 반도체칩(IC)에 플립칩 연결(Flip Chip Interconnect)기술을 이용하여 접속시킴으로 얻어지는 FCIP에 관한 것이다.

이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.

도 4는 본 발명에 따른 반도체 칩실장용 다층인쇄회로기판의 제조공정을 나타내는 개략도이다.

먼저, 도 4(a)와 같은 Core재(410)를 마련하는데, 본 발명에서 이러한 Core재는 polyimide, PTFE, BT, FR4와 같은 플라스틱 수지로 마련됨이 바람직하다.

상기와 같이 마련된 Core재(410)에는 도 4(b)와 같이 관통홀인 미세 비어홀(413)을 형성함이 바람직한데, 이는 이러한 비어홀의 형성으로 Core재(410)을 중심으로 상하부의 인쇄회로패턴을 상호 전기적으로 연결할 수 있기 때문이다.

또한, 형성된 비어홀의 직경은 후속하는 전해도금공정에서 얻어지는 도전체의 두께의 2배보다 작게함이 바람직한데, 이는 전해도금공정에서 비어홀의 완전한 충진을 꾀하기 위함이다. 보다 바람직하게는 상기 비어홀의 직경을 10~30㎛로 제한하는 것이다.

본 발명에서는 상기와 같이 비어홀이 형성된 Core재의 상부면 (411a),하부면(411b) 및/또는 미세 비어홀의 벽면(413a)에 이온 에칭(ion etch) 내지 sputtering etch를 통하여 미세 조도를 형성하는데, 바람직하게는 10~100Å의조도로 제한하는 것이다.

상기와 같이 미세 표면조도가 형성된 Core재의 양면에 도 4(c)와 같이 Cr과 Cu를 sputtering함으로써 결합층(seed layer:415)를 형성한다. 상기 Core재(410)상에 부착되는 Cr의 두께가 10~400Å, Cu의 두께가 500~10000Å가 되도록 sputtering함이 보다 바람직하다.

상기와 같이 본 발명에서는 sputtering에 의해 결합층을 형성함에 있어서 Cr을 먼저 부착시키고 다음으로 Cu를 부착시키는데, 이는 Cr이 Cu에 비해 반응성이 좋아 고분자인 Core재의 C 내지 O와 반응하여 Cr-C 또는 Cr-O의 강한 결합을 하게 되어, 후속하여 이 위에 sputtering되는 Cu는 Cr과 용이하게 금속결합(metallic bonding)을 할 수 있기 때문이다.

상기 표면조도 형성후 Core재를 대기중에 노출시키면 밀착력이 저하될 수 있다. 따라서, 본 발명에서는 상기 조도형성후 대기에 노출없이 연속하여 Cr과 Cu를 sputtering하여 결합층을 형성함이 바람직하다,

또한, 본 발명에서는 Core재와 중간절연층 레진이 갖는 전이온도(Tg)를 고려할때 200℃이하의 온도조건에서 Cr과 Cu를 sputtering함이 바람직하다.

상기와 같이 sputtering에 의해 결합층(415)이 형성되면, 도 4(d)와 같이 감광성 고분자인 필름(417)을 결합층위에 부착한다. 이러한 감광성 필름(417)은 회로를 형성할 도전체의 두께보다 두꺼운 재질을 사용함이 바람직하다.

이어, 본 발명에서는 도 4(e~f)와 같이 상기 감광성 필름(417)이 부착된 기판에 통상의 사진식각공정으로 현상하여 회로가 형성될 부분의 결합층을 노출시키고, 이어 전해동도금하여 도전체를 형성한다.

이때, 본 발명에서는 형성된 비어홀(413)의 직경이 회로를 형성하는 도전체(conductor)의 두께에 비해 상대적으로 충분히 작으므로 비어홀 내부가 완전히 Cu로 충진됨을 특징으로 한다.

즉, 본 발명에서 형성되는 도전체의 두께는 15㎛이상이나 감광성 필름두께보다는 작다. 따라서, 본 발명에서는 전해동도금시 상기 비어홀(413)에 도전체인 Cu가 완전히 충전되도록 비어홀(413)의 직경을 적정치로 제어함이 아주 중요한데, 이에 의해 적층 비어(stack via)를 효과적으로 얻을 수 있는 것이다.

도 5에 나타난 바와같이, 본 발명에서는 전해동도금시 비어홀(413)의 상부면과 하부면에는 딤플(dimple:A, B)이 형성되지만 비어홀을 관통하는 through 홀은 형성되지 않는다.

다음으로, 도 4(g)와 같이 기판상에 잔존하는 불필요한 감광성 필름(417)을 을 박리시키고, 이에 따라 노출된 결합층(415)는 도 4(h)에 나타난 바와 같이 에칭으로 제거함으로써 제 1인쇄회로패턴(419)을 형성한다.

상기 노출된 결합층(415)는 Cr/Cu로 구성되어 있으므로, 먼저 Cu를 제거하는 에칭을 실시하며, 다음으로 Cr를 제거하는 에칭을 실시한다.

상기 Cu를 제거하는 에칭을 실시할때, 인쇄회로패턴(419)을 형성하는 도전체도 전해도금으로 형성된 Cu이므로 이러한 에칭에 의해 영향을 받을 수 있다. 상술하면, 결합층을 구성하는 Cu의 두께가 1000~10000Å이므로, 이러한 에칭동안 회로패턴(419)을 구성하는 도전체도 1000~10000Å내외로 에칭이 될 수 있겠지만 이는 그 전체 두께에 비하여 무시할 수 있는 정도의 에칭 두께로 볼 수 있다.

상기와 같이 제 1인쇄회로패턴(419)이 형성된 기판에는 도 4(i)와 같이 중간절연층(430)을 적층하여 가압,가열되며, 이후 소정의 위치에 레이저를 조사함으로써 비어홀(433)을 형성한다(도 4(j)).

본 발명에서는 레이저 가공이 가능하고 강화섬유를 가지는 중간절연층 재료를 사용하는데, 바람직하게는 강화섬유가 포함된 에폭시계, polyimide계, BT계열의 수지재료를 사용하는 것이다. 이러한 레이저가공이 가능한 강화섬유로는 non-woven glass fiber나 아라미드 섬유를 적용할 수 있다.

또한, 형성된 비어홀의 직경은 후속하는 전해도금공정에서 얻어지는 도전체의 두께의 2배보다 작게함이 바람직한데, 이는 전해도금공정에서 비어홀의 완전한 충진을 꾀하기 위함이다. 보다 바람직하게는 상기 비어홀의 직경을 10~30㎛로 제한하는 것이다.

상기와 같이 비어홀이 형성된 기판은 다시 이온 에칭(ion etch) 내지 sputtering etch를 통하여 중간 절연층 표면에 미세 조도를 형성하는데, 바람직하게는 10~100Å의 조도로 제한하는 것이다.

그리고 상기 조도가 형성된 기판은 도 4(k)와 같이 대기에 노출함이 없이 연속하여 Cr과 Cu를 sputtering함으로서 결합층(435)를 형성하는데, 이때 상기 중간절연층(430)상에 Cr과 Cu가 10~400Å, 500~1000Å의 두께로 형성되도록 sputtering함이 바람직하다.

본 발명에서는 sputtering에 의해 결합층을 형성함에 있어서 Cr을 먼저 부착시키고 다음으로 Cu를 부착시키는데, 이는 Cr이 Cu에 비해 반응성이 좋아 고분자인 Core재의 C 내지 O와 반응하여 Cr-C 또는 Cr-O의 강한 결합을 하게 되어, 후속하여 이 위에 sputtering되는 Cu는 Cr과 용이하게 금속결합(metallic bonding)을 할 수 있기 때문이다. 또한, 본 발명에서는 중간절연층 레진이 갖는 전이온도(Tg)를 고려할때 200℃이하의 온도조건에서 Cr과 Cu를 sputtering함이 바람직하다.

비어홀을 이용한 다층인쇄회로기판의 제조에 있어서, 다층간의 전기적 접속을 위한 결합층 형성방법으로 통상적으로 무전해동도금법을 사용하였다. 특히, 본 발명과 유사한 종래의 semi-additive 공정에서는 중간절연층과 도전체의 밀착력 확보를 위하여 중간절연층의 표면에 3~10㎛의 조도를 형성해야 했다. 이에 따라서, 중간 절연층위에 형성되는 도전체도 3~10㎛의 조도를 가지게 되어 고속으로 전기적 신호가 이 도전체를 통해 전송될때 전기적 noise를 발생시켜 패키지 및 실장된 전자회로의 성능저하를 초래하였다.

이에 대하여, 상술한 바와 같이, 본 발명에서는 Cr과 Cu를 순차적으로 sputtering하여 결합층을 형성함으로써 중간절연층와 도전체의 밀착력 확보를 도모함과 아울러, 동시에 미세 표면조도를 유지할 수 있어 전기적 noise 발생을 효과적으로 방지할 수 있는 것이다.

상기와 같이 sputtering에 의해 결합층(435)가 형성되면, 도 4(l)와 같이 감광성 고분자인 필름(437)을 결합층위에 부착한다. 이러한 감광성 필름(437)은 회로를 형성할 도전체의 두께보다 두꺼운 재질을 사용함이 바람직하다.

그리고, 도 4(m~n)와 같이 상기 감광성 필름(437)이 부착된 기판에 통상의 사진식각공정으로 현상하여 회로가 형성될 부분의 결합층을 노출시키고, 이어 전해동도금하여 도전체를 형성한다. 이때, 상술한 바와 같이, 본 발명에서는 전해동도금시 상기 비어홀(433)에 도전체인 Cu가 완전히 충전되도록 비어홀(433)의 직경을 적정치로 제어함이 아주 중요한데, 이에 의해 적층 비어(stack via)를 효과적으로 얻을 수 있는 것이다.

상기 전해동도금후 도 4(o)와 같이 필요한 표면처리(440)을 할 수 있다. 본 발명에서는 Ni/Au 전해도금으로 표면을 처리할 수 있을 뿐만 아니라 필요에 따라 Ni/Au 무전해도금, SOP(Solder on Pad), OSP(organic surface protection)등과 같은 표면처리를 행할 수 있다.

또한, 이러한 표면처리절차는 후술하는 결합층(435)를 에칭하여 제거하는 공정이후 행하여 질 수도 있다.

다음으로, 도 4(p)와 같이 기판상에 잔존하는 불필요한 감광성 필름(437)을을 박리시키고, 이에 따라 노출된 결합층(435)는 도 4(q)에 나타난 바와 같이 에칭으로 제거하여 제 2인쇄회로패턴(439)을 형성함으로써 회로패턴상호간 전기적으로 연결될 수 있는 것이다. 이러한 결합층(435)의 에칭제거에 대한 설명은 상술한 결합층(415)의 에칭제거에 대한 설명을 적용할 수 있다.

본 발명에서는 상기와 같은 공정으로 칩실장용 다층인쇄회로기판을 제조하고, 이후 필요한 Solder resist를 형성하는 등의 후처리를 행할 수 있다.

또한, 추가적인 배선이 필요한 경우, 도 4(o)와 같은 표면처리를 행하지 않고 도 (r~t)와 같이 상기 제 2인쇄회로패턴(439)이 형상된 기판에 다시 중간절연층(450)을 적층, 비어홀 형성, Cr과 Cu sputtering의한 결합층(455)형성등의 제반공정을 걸쳐 제 3인쇄회로패턴(459)을 형성할 수 있으며, 이러한 공정들을 반복하여 제 n차 인쇄회로패턴을 갖는 고밀도의 칩실장용 다층인쇄회로기판을 제조할 수 있는 것이다.

또한, 본 발명은 상기와 같은 공정을 통하여 제조된 다층기판의 I/O연결부를 반도체칩(IC)에 플립칩 연결(Flip Chip interconnect)기술을 이용하여 접속시킴으로써 얻어지는 FCIP를 효과적으로 얻을 수 있다.

상술한 바와 같이, 본 발명은 Cr과 Cu를 sputtering하여 결합층을 형성함으로써 중간절연층과 도전체와의 고밀착력을 부여할뿐만 아니라 50㎛이하의 미세 비어홀 형성이 가능하고 회로선폭 35㎛/35㎛이하의 초고밀도의 회로형성이 가능한 다층인쇄회로기판 제조등에 그 유용한 효과가 있다.

Claims (17)

1. Core재의 양면에 미세 표면조도를 형성한후 Cr과 Cu를 순차적으로 sputtering함으로써 결합층을 형성하는 단계;

   상기 결합층이 형성된 기판에 감광성 필름을 부착한후 통상의 사진식각공정으로 현상하여 회로가 형성될 부분의 결합층을 노출시키고, 이어 전해동도금하여 도전체를 형성하는 단계;

   상기 도전체가 형성된 기판상에 잔존하는 감광성필름을 박리한후 노출된 결합층을 에칭으로 제거함으로써 제 1인쇄회로패턴을 형성하는 단계;

   상기 제 1인쇄회로패턴이 형성된 기판에 중간절연층을 적층하여 가열,가압한후 소정의 위치에 레이저를 조사함으로써 비어홀을 형성하는 단계;

   상기와 같이 비어홀이 형성된 기판에 미세 표면조도를 형성한후 Cr과 Cu를 순차적으로 sputtering함으로써 결합층을 형성하는 단계;

   상기 결합층이 형성된 기판에 감광성 필름을 부착한후 통상의 사진식각공정으로 현상하여 회로가 형성될 부분의 결합층을 노출시키고, 이어 전해동도금하여 도전체를 형성하는 단계; 상기 도전체가 형성된 기판상에 잔존하는 감광성 필름을 박리한후 노출된 결합층을 에칭으로 제거함으로써 제 2인쇄회로패턴을 형성하는 단계; 및

   상기와 같이 중간절연층을 적층하고 비어홀을 형성한후 회로패턴을 형성하는 공정을 반복함으로써 제 n차 인쇄회로패턴을 형성하는 단계를 포함하여 구성됨을 특징으로 하는 칩실장용 다층인쇄회로기판 제조방법.
2. 제 1항에 있어서, 상기 Core재는 polymide, PTFE, BT 및 FR4와 같은 플라스틱 수지로 이루어짐을 특징으로 하는 제조방법.
3. 제 1항에 있어서, 상기 Core재는 비어홀을 가짐을 특징으로 하는 제조방법.
4. 제 1항에 있어서, 상기 sputtering전에 상기 Core재와 중간절연층은 10~100Å 의 표면조도를 가짐을 특징으로 하는 제조방법.
5. 제 4항에 있어서, 상기 표면조도는 이온에칭(ion etch)으로 부여됨을 특징으로 하는 제조방법.
6. 제 1항에 있어서, 상기 중간절연층은 레이저가공이 가능한 강화섬유를 포함하는 에폭시계, polyimide계, BT계열의 수지재료로 이루어짐을 특징으로 하는 제조방법.
7. 제 1항 또는 3항에 있어서, 상기 비어홀은 전해동도금시 도전체에 의해 완전히 충진됨을 특징으로 하는 제조방법.
8. 제 1항 또는 3항에 있어서, 상기 비어홀의 직경은 상기 전해동 도금으로 얻어지는 도전체 두께의 2 배보다 작음을 특징으로 하는 제조방법.
9. 제 8항에 있어서, 상기 비어홀은 그 직경이 10~30㎛ 임을 특징으로 하는 제조방법.
10. 제 7항에 있어서, 상기 비어홀의 직경은 상기 전해동 도금으로 얻어지는 도전체 두께의 2 배보다 작음을 특징으로 하는 제조방법.
11. 제 10항에 있어서, 상기 비어홀은 그 직경이 10~30㎛ 임을 특징으로 하는 제조방법.
12. 제 1항에 있어서, 상기 결합층을 형성함에 있어서 Cr과 Cu는 각각 그 두께가 10~400Å, 500~10000Å가 되도록 sputtering됨을 특징으로 하는 제조방법.
13. 제 1항 또는 제 12항에 있어서, 상기 sputtering은 200℃이하의 온도에서 수행됨을 특징으로 하는 제조방법.
14. 제 1항 또는 12항에 있어서, 상기 미세 표면조도 형성후 대기에 노출없이 연속하여 Cr과 Cu를 sputtering함을 특징으로 하는 제조방법.
15. 제 13항에 있어서, 상기 미세 표면조도 형성후 대기에 노출없이 연속하여 Cr과 Cu를 sputtering함을 특징으로 하는 제조방법.
16. 제 1항의 제조방법에 의해 얻어진 다층인쇄회로기판.
17. 제 1항의 제조방법에 의해 얻어진 다층인쇄회로기판의 I/O연결부를 반도체칩(IC)에 플립칩 연결(Flip Chip Interconnect)기술을 이용하여 접속시킴으로 제조되는 FCIP.