KR20020026614A - 마이크론 이하의 기술을 위한 선-금속 유전체 급속 열 공정 - Google Patents

마이크론 이하의 기술을 위한 선-금속 유전체 급속 열 공정 Download PDF

Info

Publication number
KR20020026614A
KR20020026614A KR1020027002897A KR20027002897A KR20020026614A KR 20020026614 A KR20020026614 A KR 20020026614A KR 1020027002897 A KR1020027002897 A KR 1020027002897A KR 20027002897 A KR20027002897 A KR 20027002897A KR 20020026614 A KR20020026614 A KR 20020026614A
Authority
KR
South Korea
Prior art keywords
gas
semiconductor wafer
silicate glass
vapor
process chamber
Prior art date
Application number
KR1020027002897A
Other languages
English (en)
Inventor
존 다스
Original Assignee
추후제출
스티그 알티피 시스템즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후제출, 스티그 알티피 시스템즈, 인코포레이티드 filed Critical 추후제출
Publication of KR20020026614A publication Critical patent/KR20020026614A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Glass Compositions (AREA)

Abstract

시스템 및 공정은 전체 또는 패턴화되는 영역 상에 높은 반사성 물질로 코팅된 반도체 웨이퍼를 급속하게 가열하기 위해서 기술된다. 웨이퍼는 다수의 램프에 의해서 열 공정 챔버 내에서 가열된다. 높은 반사성 물질로 코팅된 웨이퍼가 보다 낮은 전력 강도로 온도를 보다 급속하게 증가시키도록, 차폐 부재는 웨이퍼 및 다수의 램프 사이에 위치한다. 차폐 부재는 세라믹과 같은 광 에너지에 노출될 때 온도가 증가하는 높은 발열성 물질로 제조된다. 일단 가열될 대, 차폐 부재는 교대로 보다 일정하게 반도체 웨이퍼를 가열한다. 일실시예에서, 가열될 때, 차폐 부재는 웨이퍼의 온도를 결정하는 데 또한 사용될 수 있다.

Description

마이크론 이하의 기술을 위한 선-금속 유전체 급속 열 공정{PRE-METAL DIELECTRIC RAPID THERMAL PROCESSING FOR SUB-MICRON TECHNOLOGY}
일반적으로, 반도체 웨이퍼의 얇은 접합 집적도는 단지 포스트-접합 플로우 공정의 열 지출 요구를 한정함으로써 유지될 수 있다. 이러한 감소된 열 지출은 마이크론보다 작은 디바이스의 매우-얇은 접합 집적도를 유지하기 위해서 도펀트의 측면 및 수직 확산을 최소화시키는 데 필수적이다. 그러나, 이러한 방법으로 열 지출을 감소시키는 것은 PMD BPSG 막에 바람직한 갭-충진 요구 및 표면 평탄화를 유지시킬 필요가 있다.
상기에서 이미 언급한 바와 같이, 종래의 BPSG 막 및 어닐링 기술은 내부 유전층의 "갭 충진"에 대한 요구 및 플로우를 만족시키는 데 더 이상 적절하지 않다.완벽한 갭 충진은 어닐링 공정이 증착되는 막의 플로우를 허용한다면, 단지 이러한 구조에서 현실적으로 가능하다.
퍼니스에서, 습식 증기 리플로우 공정의 사용은 동일한 어닐링 조건하에서 건식 질소 상으로의 BPSG 플로우를 향상시켰다. 이와 같이, 습식 증기 리플로우 공정은 퍼니스 플로우 공정에서 건식 질소 위로 전달되는 것이 바람직하다. 퍼니스에서의 적용과 유사하게, 유사한 연구가 급속 열 공정 내의 습식 증기의 사용을 위해서 적용되어 왔다. 이러한 연구는 상당히 감소된 공정 열 지출에서 RTP 공정 BPSG막에 대한 유사한 리플로우 결과를 나타내었다.
예를 들어, PMD 용 RTP 공정 BPSG 막은 300㎜ 제조 공정에서 최근에 설명되고 있다(Schaffer등의 "Solid State Technology", p.117, Sept.1997). 설명 중에, 막은 RTP내에 처음에 고농도화되고, 화학적 기계적 평탄화 공정(CMP)에 의해서 평탄화된다. 300mm에 대한 설명에서 사용된 막은 TEB/TEPO7.05 B wt% / 3.79 P wt% BPTEOS 막이다. 이러한 막은 습식 화학적 분석 방법에 의해 검증된 도펀트 농도 레벨로 약 500℃에서 증착된다. 다른 도펀트 화학물질은 높은 도핑 레벨을 허용하고, 따라서, 이러한 막의 플로우 온도의 감소를 설명한다.
상기에서 설명된 향상에도 불구하고, 향상된 화학적 특성을 가지는 BPSG에 대한 요구가 존재한다. 더구나, 향상된 안정성을 획득한 BPSG 막 특성을 최적화할 수 있는 마이크론 이하의 디바이스에 적용되는 어닐링 기술이 필요하고, 또한 감소된 온도에서 BPSG 막 플로우를 허락할 것을 요구한다.
수년 동안, 브로포스포실리케이트 유리(BPSG)와 같은 실리케이트 유리는 반도체 디바이스용 선-금속 유전성 절연체로서 상당히 중요한 역할을 수행하였다. 최근에 반도체 디바이스의 기하학적 구조는 상당히 작아졌다. 예를 들어, 디바이스의 기하학적 구조는 0.25㎛ 이하까지, 심지어 0.15㎛ 및 그 이상까지 감소되었다. 따라서, 적절하게 내부 유전체 층의 갭(gap)을 채우는 것, 즉 갭 충진에 대한 요구를 만족시키는 것이 보다 어렵게 되었다.
도 1은 실시예에서 얻어진 결과의 사진 모형도이다.[SEM 단면은 증착된 막(A) 및 갭 충진을 나타냄]
도 2는 실시예에서 얻어진 결과의 사진 모형도이다.[SEM 단면은 N2및 증기 공정을 위해서 750℃에서 시간에 따른 플로우 각 변화를 나타냄]
도 3은 실시예에서 얻어진 결과의 사진 모형도이다.[SEM 마이크로그래프는 N2내에서 어닐링된 BPSG 막의 갭 충진을 나타냄]
도 4는 실시예에서 얻어진 결과의 사진 모형도이다.[SEM 마이크로그래프는 증기 내에서 어닐링된 BPSG 막의 갭 충진을 나타냄]
본 명세서 및 도면에서의 참조부호의 반복은 본 발명의 동일 또는 유사한 구성 또는 엘리먼트를 나타낸다.
본 발명은 상기에서 언급한 단점을 인식하고, 종래의 다른 방법 및 구조를 인식한 것이다.
따라서, 집적 회로에서 층을 형성하는 향상된 방법을 제공하는 것이 본 발명의 목적이다.
일반적으로, 본 방법은 급속 열 공정 시스템(RTP) 내에서 반도체 웨이퍼와 같은 목적물을 프로세싱하는 단계를 포함한다. RTP 시스템 내에 위치한 목적물은 실리케이트 유리를 포함하는 적어도 하나의 층에 의해서 최소한 부분적으로 덮여진다. 일단 RTP 시스템 내에 위치하면, 목적물은 유리에 의해서 덮여지는 적어도 하나의 물질과 반응하는 적어도 하나의 반응성 기체를 포함하는 분위기에서 가열된다. 특히, 목적물은 소정의 시간 내에 실리케이트 유리의 리플로우에 충분한 온도로 가열된다. 목적물이 가열될 때, 반응 기체의 농도는 물질과의 기체의 선택적 반응을 위해 조절된다.
일실시예에서, RTP 시스템내에 포함된 분위기는 반응성 기체와 혼합된 증기를 포함한다. 반응성 기체는 예를 들어 수소, 산소, 질소, 이질소 산화물, 오존, 과산화 수소, 원자 및/또는 분자 수소, 또는 이것들의 일반적인 라디컬 또는 혼합물일 수 있다. 일반적으로, 증기 대 반응성 기체의 부피비는 약 1:0.01 내지 약 1:1,000이다.
본 발명의 공정에 따르면, RTP 시스템에 포함된 증기는 상기에서 언급된 바와 같이 다른 기체와의 혼합으로 희석되어, 증기는 실리케이트 유리에 의해서 덮여진 물질을 산화시키지 않는다.
본 발명의 또다른 실시예에서, RTP 시스템 내에 포함된 분위기는 아르곤 또는 질소와 같은 불활성 기체이다. 이 실시예에서, 불활성 기체는 기판상의 다른 층을 보호하는 데 사용되는 반면, 증기는 실리케이트 유리를 다시 플로우되도록 하기 위해서 존재할 수 있다. 예를 들어, 증기는 역 산화반응을 야기시키는 데 불충분한 농도로 본 발명과 관련하여 존재할 수 있다.
본 발명의 다른 형태 및 관점은 하기에서 보다 상세히 기술된다.
최상의 모드를 포함하는 본 발명의 전체적인 설명이 당업자에게 도면을 참조로 하여 본 명세서의 나머지 부분에서 보다 상세하게 기술된다.
여기에서의 설명은 단지 예시적인 실시예에 대한 설명이지, 본 발명의 범위를 한정하기 위한 것이 아니며, 보다 넓은 범위가 예시적인 구성에 의해서 구체화된다는 것은 당업자에게 자명하다.
일반적으로, 본 발명은 감소된 열 지출 리플로우 요구를 만족시키기 위해서 화학적 특성을 향상시키는 실리케이트 막과 관계된다. 예를 들어, 실리케이트 막은 브로포스포실리케이트 유리(BPSG), 니트로실리케이트 유리(NSG) 및 이와 유사한 것일 수 있다. 더구나, 본 발명은 보다 나은 막 안정성을 제공하기 위해서 막 증착 기술을 향상시키고, 플로우 특성을 향상시키기 위한 것과 관련된다. 더구나, 본 발명은 또한 급속 열 공정(RTP) 동안에 표면 평탄화를 향상시키기 위해 갭 내 공간 제거를 향상시키도록 공정 기체의 침투를 허용하는 도핑된 막 캡핑 공정과 관련된다.
본 발명의 공정은 집적 회로 칩을 제조하는 동안에 다양한 막 층을 형성하고 향상시키는 데 사용될 수 있다. 여기서 사용된 바와 같이, 형성이라는 뜻은 갭 충진 특성과 같은 막의 특성을 향상시키기 위해서 BPSG 막과 같은 막의 플로우 또는 리플로우를 의미하는 것이다. 그러나, 본 발명은 선택적 산화 또는 선택적 환원과 같은 선택적인 공정에서, 또는 예를 들어, 니트라이드, 옥시니트라이드, 실리콘 옥시니트라이드가 형성되는 공정에서 새로운 및/또는 추가적인 층 또는 층의 일부의 형성을 또한 포함한다. 그러나, 다른 화학적 조성의 다른 층이 형성될 수 있다.
본 발명과 관련하여, 습식 증기는 급속 열 공정(RTP)을 사용하여 BPSG막을 처리할 때 주위의 기체로서 사용된다. 산화제인 습식 증기의 사용은 금속 게이트를 패턴화하는 동안에 에칭되어 없어지는 게이트 산화물 막 층을 재성장시키는 데 도움이 될 수 있다.
여기서 언급된 바와 같이, 급속 열 공정 챔버는 반도체 웨이퍼와 같은 목적물을 급속하게 가열하는 장치를 의미한다. 이러한 장치는 일반적으로 반도체 웨이퍼를 홀딩하기 위한 기판 홀더 및 웨이퍼를 가열하기 위해 광 에너지를 방출하는 광원을 포함한다. 열 처리 동안에, 반도체 웨이퍼는 현재 온도 체계와 관련된 제어된 조건 하에서 가열된다. 급속 열 공정 챔버는 일반적으로 몇 분 보다도 적은 시간동안 상대적으로 높은 온도로 매우 빨리 웨이퍼를 가열할 수 있다.
상기에서 언급된 바와 같이, 웨이퍼는 광 에너지를 이용하여 가열된다. 여기서 사용된 바와 같이, 광 에너지는 방사 에너지의 소정의 스펙트럼을 얻기 위한 자외선 광, 가시광선 및/또는 적외선 또는 이것들의 혼합된 것과 같은 방사 에너지를 의미한다. 이것은 기판 상의 스택 막 및 구조물에 대한 선택적 가열을 가능하게 하고, 웨이퍼 상에 선택적 반응을 지지할 수 있는 막 또는 구조체의 조절가능한 온도 분포를 가능하게 한다. 반응은 예를 들어 상기에서 기술된 선택적인 산화 반응과 같이, 환원반응 또는 산화반응과 같은 화학반응 뿐만 아니라, 실리케이트 막과 같은 막의 점성도에 영향을 가함으로써 표면의 변형과 같은 물리적인 반응을 포함할 수 있다. 더구나, 방사와 관련된 선택도는 방사 에너지의 간섭 및 비간섭의 공헌도의 적절한 비율에 의해서 이루어지거나 또는 지지될 수 있다. 예를 들어,간섭 레이저 광은 할로겐 램프의 광과 같은 비간섭 광과 혼합될 수 있다. 또한, 기판의 다른 부분은 간섭성/비간섭성 조성물에 대한 서로 다른 스펙트럼과 같은 다른 광에 의해서 조사될 수 있다. 예를 든 바와 같이, 기판의 전면 또는 후면은 다른 광으로 조사될 수 있다. 광의 간섭 길이는 기판 표면의 잠재 간섭 효과에 영향을 미치는 데, 패턴화된 웨이퍼 또는 스택 막을 갖는 웨이퍼가 열 처리 장치 내에서 처리된다면 특히 그러하다.
상당히 감소된 온도에서 본 발명 일실시예의 플로우 및 갭 충진 결과를 설명하기 위해서 다양한 실험이 행해졌다. 특히, 하기에서 보다 상세히 설명되는 바와 같이, 실험은 급속 열 공정에서 증기 및 건식 질소로 처리되는 BPSG 막을 테스트하도록 행해졌다. 실험은 일반적으로 본 발명의 몇가지 유용한 관점을 설명하며, 예를 들어 급속 열 공정에서 습식 증기를 사용하는 몇가지 장점을 포함한다. 설명된 각 실험에 대해서, BPSG 막은 기가비트 D램에 적합한 0.15㎛ 테스트 구조상에 증착되었다.
도 1과 관련하여, 대표적인 PMD막 증착 단계 및 갭 충진이 도시된다. 도시된 바와 같이, 큰 공간이 갭 사이에 명백하게 보여진다. STEAMPULSE RTP 툴(미국 캘리포니아주 산호세 소재 STEAG RTP 시스템)은 도 1과 같이 샘플을 처리하는 데 사용되었다. 습식 증기 및 건식 질소 공정 온도는 약 700℃ 내지 약 800℃로 변화되었다. 실험은 이러한 온도에서 리플로우 공정을 모니터링하도록 약 30초 내지 약 180초의 시간동안 공정을 행하였다.
본 발명과 관련된 BPSG막의 향상된 플로우 결과를 설명하도록, 플로우의 각을 모니터링하는 실험을 30, 90 및 180초 동안의 공정시간 동안 750℃ 내지 800℃의 온도에서 수행되었다. RTP 공정 동안에, 증기의 플로우는 분당 2 리터의 속도였다. 이러한 실험은 공정 증기를 건식 질소로 바꾼 후에도 습식 증기 공정 때문에 플로우 증가의 측정치를 얻기 위해서 반복되었다.
도 2와 관련하여, SEM 단면은 습식 증기 및 건식 질소 내에서 어닐링되는 750℃ 공정 샘플로부터 얻어지는 다양한 플로우 각을 도시한다. 도시된 바와 같이, 플로우 각은 각 경우에 있어서 공정 시간을 향상시켰다. 또한, 증기 공정 샘플이 상당히 향상된 플로우 결과를 생성하는 것이 보다 명백하다. 이러한 실험으로부터 예상된 건식 및 습식 공정 플로우 각이 하기의 표 1에 표시된다.
표 1 : N2및 증기 플로우를 사용하는 750℃ 및 800℃ RTP 공정의 예상 BPSG 플로우 각
750℃ BPSG 리플로우 공정 800℃ BPSG 리플로우 공정
공정시간(s) N2공정 H2O 공정 N2공정 H20 공정
30 67 64 61 45
90 62 59 55 41
180 54 48 46 36
본 발명과 관련된 BPSG의 갭 충진에 대해서 설명하도록, 다양한 갭 충진 실험이 실행되었다. BPSG 막은 갭의 크기 및 갭의 종횡비[갭높이:갭폭]를 변화시키면서 테스트 구조물에 증착되었다. 테스트 구조물의 갭 크기는 약 0.85㎛ 내지 약 0.02㎛ 였고, 약 2:1 내지 약 10:1의 종횡비를 가졌다. 샘플은 증기 및 건식 질소내에서 700℃, 750℃, 및 800℃에서 약 30초 동안 어닐링되었다(도 4 참조).
도 3 및 도 4와 관련하여, SEM 단면은 갭 충진 실험을 통해 얻어진 결과를도시한다. 도 4는 증기 테스트 결과를 나타내는 데 반하여, 도 3은 건식 질소의 테스트 결과를 나타낸다. 도시된 바와 같이, 800℃에서, 증기 및 건식 질소 공정은 종횡비 10:1을 가지고 0.02㎛ 갭의 공간 없는 갭 충진을 수행하였다. 도 3에 도시된 바와 같이, 건식 질소공정의 갭 충진 능력은 감소된 750℃ 어닐링 온도에서 상당히 감소하였다. 더구나, 750℃에서, 10:1의 종횡비를 가지는 0.04㎛ 갭이 증기 공정에서 충진되는 반면, 2:1의 종횡비를 갖는 단지 0.25㎛ 갭이 건식 질소 공정에서 충진되었다.
또한, 도 3 및 4에 도시된 바와 같이, 700℃에서 두 공정의 갭 충진 능력은 감소되었다. 단지 2:1의 종횡비를 가지는 갭은 충진될 수 있었다. 그러나, 증기 공정은 일관되게 이 온도에서 건식 질소보다 나은 갭 충진 결과를 생성하였다. 갭 충진 공정은 표 2에 나타낸다.
표 2 : 700℃, 750℃, 800℃에서 30초 동안의 RTP 공정에서의 BPSG 갭 충진 데이타
건식 N2갭 충진 공정 습식 증기 갭 충진 공정
온도(℃) 갭 크기(㎛) 갭 종횡비 갭 크기(㎛) 갭 종횡비
800 0.02 10:1 0.02 10:1
750 0.25 2:1 0.04 10:1
700 0.44 2:1 0.25 2:1
상기의 결과는 건식 질소 공정에 비하여 증기 공정을 사용함에 따른 향상된 결과를 보여준다. 또한, 플로우 각 모니터링 결과는 증기 및 건식 질소 공정에 대해서 공정 시간 및 온도가 증가함에 따른 플로우 각의 증가를 보여주었다. 우수한 갭 충진 및 플로우 결과는 증기 및 건식 질소 RTP 어닐링 공정으로부터 관찰되었다. 두 공정은 10:1의 종횡비를 가지는 마이크론 이하의 기술에 적합하다.
800℃에서, 증기 공정은 보다 낮은 온도에서 향상된 플로우 능력을 나타내나, 두 공정 모두는 양호한 갭 충진 결과를 나타내었다. 750℃ 및 보다 낮은 온도에서, 예를 들어, 증기 공정은 갭 충진에서 지속적인 향상을 나타내었지만, 건식 질소의 갭 충진 능력은 감소하였다.
따라서, 습식 증기 공정은 BPSG 막에 대한 공정 열 지출을 상당히 감소시켰다. 그러나, 증기로의 적절한 확산 방지가 부족한 많은 디바이스의 경우에, 순수 증기 공정 기체는 뜨거운 공정 증기의 높은 산화특성 때문에 적합하지 않을 것이다.
특히, D램 또는 다른 고속의 디바이스의 경우와 같은 몇몇의 경우에 있어서, 폴리실리콘 전도선을 텅스턴과 같이 보다 전도성이 나은 금속으로 대체하는 것이 가끔 바람직하다. 예를 들어, 텅스턴은 매우 많이 도핑된 실리콘보다 보다 낮은 저항을 갖는다. 이러한 감소된 저항은 RC 값 즉 커패시턴스 값이 곱해진 저항값을 줄임으로써 소자의 전체 주파수 응답을 향상시킬 수 있다. 시정수로서 알려진 RC 값은 전도선으로부터 저장된 전하가 얼마나 빨리 제거될 것인지 또는 접지선이 얼마나 빨리 높은 전위로 충전될 것인지를 결정한다. 그러나, 금속 선에 적합한 금속 막을 패턴화할 때, 이것은 또한 게이트 옥사이드 막을 침투한다. 적절하게 기능하는 디바이스에 대해서는 에칭된 산화막이 재성장되어야 한다.
상기에 기술된 바와 같이, 습식 증기의 사용은 에칭된 산화막이 재성장하는 것을 도울 수 있다. 그러나, 산화막의 재성장은 금속 자체를 산화시키는 경향이 있는 산화 공정이다. 예를 들어, 재성장은 산화된 텅스턴을 형성하기 위해서 텅스턴 금속을 산화시킬 것이다. 산화된 텅스턴은 고속 디바이스에서 금속을 쓸모없게만드는 높은 저항성을 가진다.
따라서, 본 발명과 관련된 방법 및 시스템은 금속 자체에 영향을 미치지 않고 게이트 산화물 막을 효과적으로 리플로우하기 위해서 제공된다. 특히, 본 발명의 습식 증기 공정의 산화 특성은 순수 증기의 높은 산화 특성을 감소시키기 위해서 변경될 수 있다. 공정 증기는 순수 증기의 산화 특성이 충분하게 조절되도록 임의의 화합물로 희석될 수 있다.
본 발명의 공정은 특히 BPSG 또는 NSG와 같은 실리케이트 막을 리플로우시키는 데 특히 적합하다. 공정이 증기의 존재하에 급속 열 처리 챔버 내에서 수행될 때, 온도는 감소될 수 있다는 것이 발견되었다. 예를 들어, BPSG는 약 900℃ 이하의 온도, 특히 약 800℃ 내지 약 850℃의 온도에서 본 발명과 관련되어 진행될 수 있다. 한편, NSG는 약간 보다 높은 온도를 요구한다. 특히, NSG는 약 1100℃에서 약 1150℃까지와 같이 약 1200℃보다 낮은 온도에서 수행된다.
본 발명의 공정동안에, 증기는 다양한 기체로 희석된다. 예를 들어, 희석 기체는 불활성 기체, 산화성 기체 또는 환원성 기체일 수 있다. 특정의 경우에 채택된 희석 기체는 바람직한 결과에 의존할 것이다. 예를 들어, 불활성 기체는 실리케이트 유리 아래층과의 증기의 반응을 조절하도록 첨가될 수 있다. 한편, 산화성 기체 또는 환원성 기체는 실리케이트 유리 층 아래의 화합물과 선택적으로 반응하도록 첨가될 수 있다. 더구나, 환원성 기체는 증기 자체에 의해 야기되는 산화를 반전시키는 데 사용될 수 있다.
불활성 기체의 예는 질소 및 아르곤을 포함한다. 산화성 기체는 산소, 오존, 과산화 수소, 이것들의 라디칼, 및 이것들의 혼합물을 포함한다. 환원성 기체는 원자 수소, 분자 수소, N2H2, 이것들의 라디칼, 및 이것들의 혼합물을 포함한다.
대부분의 경우에 있어서, 증기는 부피비로 약 99.9%까지의 양으로, 특히 부피비로 약 10%에서 90%까지의 양으로 기체 증기내에 존재한다. 공정 기체내에 존재하는 증기의 양은 특정의 응용에 의존할 것이다. 예를 들어, 본 발명의 선택적 플로우 공정이 금속, 금속 규화물, 텅스턴 질화물 또는 다른 금속 함유 화합물의 존재하에 행하여질 때, 증기는 부피비로 50%보다 많지 않은 양으로 존재하여야 한다. 그러나, 다른 실시예에서 질소와 혼합될 때, 증기는 부피비로 50%보다 많은 양으로 공정 기체 내에 존재하여야 한다.
본 발명의 일실시예에서, 습식 증기는 수소로 희석된다. 수소로 습식 증기를 희석시키는 장점은 수소가 환원제라는 것이다. 수소와 같은 환원제의 존재는 일반적으로 게이트 산화막의 리플로우동안에 산화로부터 금속을 보호할 수 있다. 특히, 수소는 계속적으로 증기내에서 금속이 산화되는 것을 줄인다. 또한, 이러한 환원제는 특히 실리콘 산화 공정에 영향을 미치지 않는다.
수소는 H20:H2의 비율이 약 1:0.01 내지 약 1:1000인 양으로 일반적으로 존재할 수 있다. 본 발명의 수소로 희석된 증기 공정의 일실시예에서, 습식 증기는 약 1/250(H2O/H2)로 수소로 희석되었다. 이러한 1/250(H2O/H2) 비율은 분당 20 세제곱 센티미터의 미세한 증기 내에 분당 5 표준 리터의 수소 플로우를 통해서 얻어졌다. 상기의 증기/수소 플로우시에, 25Å까지의 산화물 막층은 텅스턴 자체를 산화시키지 않고 Gbit D램 디바이스용 텅스턴 위에 성장되었다.
본 발명과 관련하여, 상압하에서 즉 대기압 이상의 압력에서 공정챔버내에 기체를 공급하는 것이 일반적으로 바람직하다. 상압은 종래의 적절한 방법에 의해서 본 발명과 관련하여 효과적으로 공급될 수 있다.
상압에 대한 요구는 습식 증기가 급속 열 공정에서 수소로 희석될 때 특히 적절하다. 특히, 수소 및 산소가 약 550℃ 이상의 온도로 가열될 때, 폭발을 야기시키면서 물이 형성될 수 있다. 본 발명의 습식 산화 공정에 대해서, 수소는 850℃주위의 높은 온도에서 존재할 수 있다. 또한, 공기중에 풍부한 산소는 부실한 봉입으로 인하여 웨이퍼 공정 중에 공정 오븐 내로 종종 새어나갈 수 있다. 상압은 효과적으로 주변 산소가 오븐 또는 오븐 도어로 누출되는 것을 효과적으로 방지할 수 있다. 따라서, 수소가 상기에서 기술된 바와 같이 습식 증기를 희석시키는 데 사용될 때 웨이퍼를 보다 안전하게 처리한다.
안전성을 제공하는 것 이외에, 심지어 수소가 습식 증기를 희석시키는 데 사용되지 않을 때에도 상압은 다양한 다른 장점을 제공한다. 예를 들어, 상압에 대한 몇가지 이로운 점은 리플로우 및 갭 충진을 향상시키고(리플로우 및 갭 충진은 공정 분위기내의 증기의 부분압에 의존함), BPSG 막 내로의 공정 기체 침투 능력을 향상시키고, 비수소의 경우에 원하지 않는 산소(강한 산화제)의 유입을 방지하고, 어떤 경우에는 원하지 않은 질소의 유입도 막는 것이나, 이에 한정되는 것은 아니다.
상기에서 언급된 바와 같이, 수소로 습식 증기를 희석시키는 것 이외에, 다른 기체는 본 발명과 관련하여 습식 증기를 희식시키는 데 사용될 수 있다. 일반적으로 기체는 불활성 기체, 환원성 기체 및/또는 산화성 기체를 포함할 수 있고, 습식 증기의 농도를 조절하도록 수소와 혼합하여 사용되거나 그 자체로 사용될 수 있다. 예를 들어, 공정 증기는 질소, 산소, 아르곤, 과산화 수소, 이질소 산화물 또는 이것들의 혼합물로 희석될 수 있다.
상기에서 언급된 바와 같이, 이러한 기체의 사용은 습식 증기의 농도가 변화되거나 조절되도록 한다. 습식 증기 농도의 조절은 많은 경우에 있어서 중요할 수 있다. 특히, 습식 증기의 농도는 시간 및/또는 온도에 의존한다. 따라서, 확산 상수는 또한 온도에 의존적이기 때문에, 언급된 희석 기체에 의한 습식 증기 농도의 조절은 선택적인 반응 특성, 예를 들어 BPSG층 하부층의 선택적 산화성 또는 환원성을 높이게 된다.
이와 관련하여, 본 발명의 일실시예는 수소로 희석된 습식 증기를 사용하는 데, 이 두가지 모두는 질소 분위기내에 존재한다. 질소는 습식 증기에 의한 저화를 조절/감소시키는 것을 돕는다. 또다른 실시예에서, 아르곤은 수소로 희석된 습식 증기에 대해 분위기로서 사용된다. 본 발명의 또다른 실시예는 산화물 층의 균일성 및 특성을 조절하도록 산소로 희석된 습식 증기를 포함한다.
상기에서 기술된 본 발명의 방법 및 시스템은 다양한 기판 상에 사용될 수 있다는 것이 인식되어야 한다. 예를 들어, 희석된 습식 증기는 텅스턴, 텅스턴 질화막, 실리콘 질화막 또는 일반적인 금속, 금속 질화물, 금속 산화물 또는 실리사이드 막과 같은 물질의 존재하에서 구리 리플로우, 선택적인 실리콘의 산화, 선택적인 질화막의 산화를 위해서 사용될 수 있다.
본 발명의 또다른 실시예에서, 공정은 텅스턴 질화물을 텅스턴으로 변화시키는 데 사용될 수 있다.
본 발명에 대한 이러한 변경 또는 또다른 변경이 본 발명의 정신 및 범위를 벗어나지 않는 범위내에서 당업자에 의해서 실행될 수 있을 것이다. 또한, 다양한 실시예의 형태가 전체적으로 또는 부분적으로 변화될 것이라는 것이 이해되어야 한다. 더구나, 당업자는 상기에서 기술한 내용이 단지 예시일 뿐이며 본 발명을 한정하는 것이 아니라는 것을 인식할 것이다.

Claims (32)

  1. 반도체 웨이퍼 상에 층을 형성하는 공정으로서,
    광 에너지를 이용하여 반도체 웨이퍼를 가열하도록 구성된 열 공정 챔버를 제공하는 단계;
    적어도 하나의 서로 다른 물질을 커버하는 실리케이트 유리에 의해서 적어도 부분적으로 덮여 있는 다층의 반도체 웨이퍼를 상기 열 공정 챔버 내에 위치시키는 단계; 및
    소정의 농도를 가진 적어도 하나의 반응성 기체를 포함하는 분위기의 존재하에서 상기 열 공정 챔버 내에 상기 반도체 웨이퍼를 가열하는 단계를 포함하며,
    상기 반도체 웨이퍼는 상기 실리케이트 유리의 리플로우를 위해서 또한 상기 실리케이트 유리 하부에 위치하는 상기 서로 다른 물질과 반응시키도록 상기 반응성 기체를 위해서 충분한 시간동안 충분한 온도에서 가열되는 것을 특징으로 하는 공정.
  2. 제 1항에 있어서,
    상기 분위기는 상기 활성 기체와 혼합된 증기를 포함하는 것을 특징으로 하는 공정.
  3. 제 2항에 있어서,
    증기 대 활성 기체의 부피비는 1:0.01 내지 1:1000인 것을 특징으로 하는 공정.
  4. 제 1항에 있어서,
    활성 기체는 분자 수소, 원자 수소, 오존, 산소, 질소, 이질소 산화물, 과산화 수소, 이것들의 라디칼 및 이것들의 혼합물로 이루어진 군으로부터 선택되는 물질을 포함하는 것을 특징으로 하는 공정.
  5. 제 3항에 있어서,
    반응성 기체는 분자 수소, 원자 수소, 오존, 산소, 질소, 이질소 산화물, 과산화 수소, 이것들의 라디칼 및 이것들의 혼합물로 이루어진 군으로부터 선택되는 물질을 포함하는 것을 특징으로 하는 공정.
  6. 제 1항에 있어서,
    상기 활성 기체는 증기를 포함하고, 상기 분위기는 불활성 기체를 더 포함하는 것을 특징으로 하는 공정.
  7. 제 6항에 있어서,
    상기 활성 기체는 아르곤을 포함하는 것을 특징으로 하는 공정.
  8. 제 6항에 있어서,
    상기 활성 기체는 질소를 포함하는 것을 특징으로 하는 공정.
  9. 제 1항에 있어서,
    상기 실리케이트 유리는 브로포스포실리케이트 유리를 포함하는 것을 특징으로 하는 공정.
  10. 제 1항에 있어서,
    상기 실리케이트 유리는 니트로실리케이트 유리를 포함하는 것을 특징으로 하는 공정.
  11. 반도체 웨이퍼 상에 실리케이트 유리 층을 플로우시키는 공정으로서,
    광 에너지를 이용하여 반도체 웨이퍼를 가열하도록 구성된 열 공정 챔버를 제공하는 단계;
    실리케이트 유리 코팅을 포함하는 반도체 웨이퍼를 상기 열 공정 챔버 내에 위치시키는 단계; 및
    적어도 하나의 다른 기체로 희석된 기체를 포함하는 기체 증기를 상기 챔버를 통해서 플로우시키는 동안 상기 열 공정 챔버내에서 상기 반도체 웨이퍼를 가열시키는 단계를 포함하는 것을 특징으로 하는 공정.
  12. 제 11항에 있어서,
    상기 기체 증기는 분당 약 0.2리터 내지 분당 약 15리터의 플로우를 가지는 것을 특징으로 하는 공정.
  13. 제 11항에 있어서,
    적어도 하나의 다른 기체는 분자 수소, 원자 수소, 오존, 산소, 질소, 이질소 산화물, 과산화 수소, 이것들의 라디칼 및 이것들의 혼합물로 이루어진 군으로부터 선택되는 물질을 포함하는 것을 특징으로 하는 공정.
  14. 제 13항에 있어서,
    상기 적어도 하나의 다른 기체는 수소를 포함하는 것을 특징으로 하는 공정.
  15. 제 11항에 있어서,
    상기 반도체 웨이퍼는 상기 열 공정 챔버에서 약 700℃ 내지 900℃로 가열되는 것을 특징으로 하는 공정.
  16. 제 14항에 있어서,
    상기 공정 동안에, 상기 열 공정 챔버는 챔버를 둘러싸는 분위기의 압력보다 압력이 높게 유지되는 것을 특징으로 하는 공정.
  17. 제 14항에 있어서,
    상기 반도체 웨이퍼는 상기 열 공정 챔버내에서 약 180초 보다 적은 시간동안 약 700℃ 내지 약 900℃의 온도로 가열되는 것을 특징으로 하는 공정.
  18. 제 11항에 있어서,
    상기 다른 기체는 산화성 기체를 포함하는 것을 특징으로 하는 공정.
  19. 제 11항에 있어서,
    상기 다른 기체는 환원성 기체를 포함하는 것을 특징으로 하는 공정.
  20. 제 11항에 있어서,
    상기 다른 기체는 불활성 기체를 포함하는 것을 특징으로 하는 공정.
  21. 제 11항에 있어서,
    상기 다른 기체는 질소를 포함하고, 상기 질소는 부피비로 약 50%까지의 양으로 상기 기체 증기에 존재하는 것을 특징으로 하는 공정.
  22. 제 11항에 있어서,
    상기 다른 기체는 수소 또는 산소를 포함하고, 상기 증기는 부피비로 약 90%보다 적은 양으로 상기 기체 증기내에 존재하는 것을 특징으로 하는 공정.
  23. 제 11항에 있어서,
    상기 실리케이트 유리는 브로인실리케이트 유리를 포함하는 것을 특징으로 하는 공정.
  24. 제 11항에 있어서,
    상기 실리케이트 유리는 니트로실리케이트 유리를 포함하는 것을 특징으로 하는 공정.
  25. 반도체 웨이퍼 상에 실리케이트 유리층을 플로우시키는 공정으로서,
    광 에너지를 이용하여 반도체 웨이퍼를 가열시키도록 구성된 열 공정 챔버를 제공하는 단계;
    실리케이트 유리 코팅을 포함하는 반도체 웨이퍼를 상기 열 공정 챔버 내에 위치시키는 단계;
    상기 실리케이트 유리의 리플로우를 위해서 충분한 시간동안 충분한 온도로 상기 챔버를 통해서 기체 증기가 플로우되는 동안에 상기 열 공정 챔버 내에서 상기 반도체 웨이퍼를 가열하는 단계; 및
    상기 반도체 웨이퍼를 가열하는 동안, 주변 분위기의 압력보다 높은 압력으로 상기 열 공정 챔버를 유지시키는 것을 특징으로 하는 공정.
  26. 제 25항에 있어서,
    상기 기체 증기는 증기와 수소의 혼합물인 것을 특징으로 하는 공정.
  27. 제 25항에 있어서,
    상기 기체 증기는 분당 약 2 리터 내지 분당 약 7리터의 플로우를 가지는 것을 특징으로 하는 공정.
  28. 제 25항에 있어서,
    상기 실리케이트 유리는 브로인실리케이트 유리를 포함하고, 상기 반도체 웨이퍼는 약 700℃ 내지 약 900℃의 온도로 상기 열 공정 챔버내에서 가열되는 것을 특징으로 하는 공정.
  29. 제 25항에 있어서,
    상기 실리케이트 유리는 니트로실리케이트 유리를 포함하고, 상기 반도체 웨이퍼는 약 1100℃ 내지 약 1200℃의 온도로 상기 열 공정 챔버내에서 가열되는 것을 특징으로 하는 공정.
  30. 제 25항에 있어서,
    상기 증기는 상기 실리케이트 유리 하부에 위치한 물질과 반응하기에 충분한 양으로 상기 기체 증기 내에 존재하는 것을 특징으로 하는 공정.
  31. 제 25항에 있어서,
    상기 다른 기체는 질소를 포함하고, 상기 질소는 부피비로 약 50%까지의 양으로 상기 기체 증기내에 존재하는 것을 특징으로 하는 공정.
  32. 제 25항에 있어서,
    상기 다른 기체는 수소 또는 산소를 포함하고, 상기 증기는 부피비로 약 90%보다 적은 양으로 상기 기체 증기내에 존재하는 것을 특징으로 하는 공정.
KR1020027002897A 1999-09-07 2000-09-01 마이크론 이하의 기술을 위한 선-금속 유전체 급속 열 공정 KR20020026614A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US15269899P 1999-09-07 1999-09-07
US60/152,698 1999-09-07
US09/644,759 US6514876B1 (en) 1999-09-07 2000-08-23 Pre-metal dielectric rapid thermal processing for sub-micron technology
US09/644,759 2000-08-23
PCT/IB2000/001242 WO2001018848A2 (en) 1999-09-07 2000-09-01 Pre-metal dielectric rapid thermal processing for sub-micron technology

Publications (1)

Publication Number Publication Date
KR20020026614A true KR20020026614A (ko) 2002-04-11

Family

ID=26849780

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027002897A KR20020026614A (ko) 1999-09-07 2000-09-01 마이크론 이하의 기술을 위한 선-금속 유전체 급속 열 공정

Country Status (5)

Country Link
US (1) US6514876B1 (ko)
EP (1) EP1212798A2 (ko)
JP (1) JP2003509840A (ko)
KR (1) KR20020026614A (ko)
WO (1) WO2001018848A2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551665B1 (en) * 1997-04-17 2003-04-22 Micron Technology, Inc. Method for improving thickness uniformity of deposited ozone-TEOS silicate glass layers
EP1142001B1 (en) * 1998-11-20 2007-10-03 Steag RTP Systems, Inc. Fast heating and cooling apparatus for semiconductor wafers
US6970644B2 (en) * 2000-12-21 2005-11-29 Mattson Technology, Inc. Heating configuration for use in thermal processing chambers
US7015422B2 (en) * 2000-12-21 2006-03-21 Mattson Technology, Inc. System and process for heating semiconductor wafers by optimizing absorption of electromagnetic energy
US6902622B2 (en) * 2001-04-12 2005-06-07 Mattson Technology, Inc. Systems and methods for epitaxially depositing films on a semiconductor substrate
KR20030078548A (ko) * 2002-03-30 2003-10-08 주식회사 하이닉스반도체 반도체장치의 콘택플러그 형성 방법
US7734439B2 (en) 2002-06-24 2010-06-08 Mattson Technology, Inc. System and process for calibrating pyrometers in thermal processing chambers
US7101812B2 (en) * 2002-09-20 2006-09-05 Mattson Technology, Inc. Method of forming and/or modifying a dielectric film on a semiconductor surface
US6835914B2 (en) * 2002-11-05 2004-12-28 Mattson Technology, Inc. Apparatus and method for reducing stray light in substrate processing chambers
US7654596B2 (en) 2003-06-27 2010-02-02 Mattson Technology, Inc. Endeffectors for handling semiconductor wafers
US20050106895A1 (en) * 2003-11-17 2005-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Supercritical water application for oxide formation
US7976216B2 (en) * 2007-12-20 2011-07-12 Mattson Technology, Inc. Determining the temperature of silicon at high temperatures
US11114333B2 (en) * 2018-02-22 2021-09-07 Micromaterials, LLC Method for depositing and reflow of a high quality etch resistant gapfill dielectric film

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4455325A (en) 1981-03-16 1984-06-19 Fairchild Camera And Instrument Corporation Method of inducing flow or densification of phosphosilicate glass for integrated circuits
JPS586138A (ja) 1981-07-02 1983-01-13 Matsushita Electronics Corp リンケイ酸ガラス被膜の平担化方法
JPS5812340A (ja) 1981-07-16 1983-01-24 Nec Corp 半導体装置の製造方法
GB2168340B (en) 1984-12-13 1988-11-02 Stc Plc Contacting an integrated circuit with a metallisation pattern
DE69311184T2 (de) 1992-03-27 1997-09-18 Matsushita Electric Ind Co Ltd Halbleitervorrichtung samt Herstellungsverfahren
JP3266942B2 (ja) 1992-09-10 2002-03-18 住友化学工業株式会社 エチレンの高温高圧重合方法
JPH06151416A (ja) 1992-11-09 1994-05-31 Hitachi Ltd 半導体装置及びその製造方法
JPH06177129A (ja) 1992-12-09 1994-06-24 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5770469A (en) * 1995-12-29 1998-06-23 Lam Research Corporation Method for forming semiconductor structure using modulation doped silicate glasses
US5753948A (en) * 1996-11-19 1998-05-19 International Business Machines Corporation Advanced damascene planar stack capacitor fabrication method
US5807792A (en) * 1996-12-18 1998-09-15 Siemens Aktiengesellschaft Uniform distribution of reactants in a device layer
JPH10223859A (ja) 1997-02-10 1998-08-21 Sony Corp 半導体装置の製造方法
US6096654A (en) * 1997-09-30 2000-08-01 Siemens Aktiengesellschaft Gapfill of semiconductor structure using doped silicate glasses
US6300672B1 (en) * 1998-07-22 2001-10-09 Siemens Aktiengesellschaft Silicon oxynitride cap for fluorinated silicate glass film in intermetal dielectric semiconductor fabrication
US6177344B1 (en) * 1998-11-25 2001-01-23 Applied Materials, Inc. BPSG reflow method to reduce thermal budget for next generation device including heating in a steam ambient
US6261975B1 (en) * 1999-03-04 2001-07-17 Applied Materials, Inc. Method for depositing and planarizing fluorinated BPSG films

Also Published As

Publication number Publication date
US6514876B1 (en) 2003-02-04
EP1212798A2 (en) 2002-06-12
WO2001018848A2 (en) 2001-03-15
WO2001018848A3 (en) 2001-05-17
JP2003509840A (ja) 2003-03-11

Similar Documents

Publication Publication Date Title
US8242028B1 (en) UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
KR100390686B1 (ko) 질소산화물 게이트 유전체 및 그 형성방법
US7704872B2 (en) Ultraviolet assisted pore sealing of porous low k dielectric films
US7485582B2 (en) Hardmask for improved reliability of silicon based dielectrics
US6194304B1 (en) Semiconductor device and method of fabricating the same
US7651959B2 (en) Method for forming silazane-based dielectric film
EP1176226B1 (en) Method of deposition of silicon carbide film in integrated circuit fabrication
US6632735B2 (en) Method of depositing low dielectric constant carbon doped silicon oxide
US6107182A (en) Semiconductor device and method of fabricating the same
KR100392888B1 (ko) 반도체장치의 제조방법
US6531398B1 (en) Method of depositing organosillicate layers
US6284644B1 (en) IMD scheme by post-plasma treatment of FSG and TEOS oxide capping layer
US6144097A (en) Semiconductor device and method of fabricating the same
KR20020026614A (ko) 마이크론 이하의 기술을 위한 선-금속 유전체 급속 열 공정
US6268295B1 (en) Method of manufacturing semiconductor device
US6316354B1 (en) Process for removing resist mask of integrated circuit structure which mitigates damage to underlying low dielectric constant silicon oxide dielectric layer
US20050191864A1 (en) Magenta toner and method for producing same
KR100715082B1 (ko) 플루오르화 bpsg 막의 증착 및 평탄화 방법
JPH06333858A (ja) 低温フローのbpsgを形成するプラズマcvdプロセス
JPH11145134A (ja) 半導体装置およびその製造方法
JPH11335850A (ja) 金属窒化膜形成方法
US6656854B2 (en) Method of forming a low dielectric constant film with tetramethylcyclotetrasiloxane (TMCTS) and LPCVD technique
KR20000076713A (ko) 층간 절연막을 형성하기위한 방법 및, 반도체 장치
US6486555B2 (en) Semiconductor device having a contact structure using aluminum
KR100445410B1 (ko) 반도체소자의비트라인제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee