KR20020021714A - 독출동작시 데이터 스트로브 신호와 동일한 신호를출력하는 데이터 마스킹핀을 갖는 반도체 메모리장치 및이를 구비하는 메모리 시스템 - Google Patents

독출동작시 데이터 스트로브 신호와 동일한 신호를출력하는 데이터 마스킹핀을 갖는 반도체 메모리장치 및이를 구비하는 메모리 시스템 Download PDF

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Abstract

메모리 시스템에서 서로 다른 구조를 갖는 메모리 모듈들이 혼용될 수 있게 하는 싱크로너스 디램 및 이를 구비하는 메모리 시스템이 제공된다. 상기 싱크로너스 디램은, 기입동작시 입력 데이터를 마스킹하기 위한 데이터 마스킹 신호를 수신하는 데이터 마스킹 핀을 구비하고, 독출동작시에는 상기 데이터 마스킹 핀을 통해 데이터 스트로브 신호와 동일한 신호를 출력한다. 상기 싱크로너스 디램은, 상기 데이터 마스킹 핀을 통해 수신되는 상기 데이터 마스킹 신호를 버퍼링하여 내부회로로 출력하는 데이터 마스킹 신호 입력버퍼, 및 내부에서 발생되는 내부 데이터 스트로브 신호를 버퍼링하여 상기 데이터 마스킹 핀으로 출력하는 보조 데이터 스트로브 신호 출력버퍼를 더 구비한다. 또한 상기 싱크로너스 디램은, 외부에서 제어 가능한 모드 레지스터를 더 구비하고, 상기 보조 데이터 스트로브 신호 출력버퍼는 상기 모드 레지스터의 출력신호에 의해 제어된다.

Description

독출동작시 데이터 스트로브 신호와 동일한 신호를 출력하는 데이터 마스킹 핀을 갖는 반도체 메모리장치 및 이를 구비하는 메모리 시스템{Semiconductor memory device having data masking pin for outputting the same signal as data strobe signal during read operation and memory system including the same}
본 발명은 반도체 메모리장치 및 이를 채용하는 메모리 시스템에 관한 것으로, 특히 메모리 시스템에서 서로 다른 구조를 갖는 메모리 모듈들이 혼용될 수 있게 하는 싱크로너스 디램 및 이를 구비하는 메모리 시스템에 관한 것이다.
시스템 성능의 향상을 위해 반도체 메모리장치, 특히 디램은 지속적으로 고집적화 및 고속화되어 가는 추세이다. 즉 좀더 많은 데이터를 좀더 빠른 속도로 처리하는 디램이 요구되고 있다. 이에 따라 고속동작을 위해 시스템 클럭에 동기되어 동작하는 싱크로너스 디램이 개발되었으며, 싱크로너스 디램의 등장으로 데이터 전송속도가 획기적으로 증가되었다.
그러나 싱크로너스 디램에서는 시스템 클럭의 한 싸이클 내에서 데이터의 입출력이 이루어져야 하므로, 싱크로너스 디램과 디램 콘트롤러 간의 대역폭(Bandwidth), 즉 단위시간당 메모리장치로부터 입출력되는 데이터의 양을 증가시키는 데 한계가 있다. 따라서 근래에는 데이터 전송속도를 더 증가시키기 위해, 데이터 스트로브 신호의 상승에지 및 하강에지에 모두 동기되어 데이터가 입출력되는 DDR(Dual Data Rate) 싱크로너스 디램이 개발되었다.
도 1은 DDR 싱크로너스 디램을 채용하는 메모리 시스템의 개략적인 블락도이다.
도 1을 참조하면, DDR 싱크로너스 디램을 채용하는 메모리 시스템에서는, 클럭 드라이버(17)에서 발생되는 시스템 클럭(CK)이 메모리 모듈들(13)상의 DDR 싱크로너스 디램들(15)로 전송된다. 어드레스(ADD)와 명령(COM)은 기입동작 및 독출동작시 메모리 콘트롤러(11)로부터 메모리 모듈들(13)상의 DDR 싱크로너스 디램들(15)로 단 방향으로 전송된다.
데이터(DQ)와 데이터 스트로브 신호(DQS)는 기입동작시에는 메모리 콘트롤러(11)로부터 메모리 모듈들(13)상의 DDR 싱크로너스 디램들(15)로 전송되고 독출동작시에는 메모리 모듈들(13)상의 DDR 싱크로너스 디램들(15)로부터 메모리 콘트롤러(11)로 전송된다. 즉 데이터(DQ)와 데이터 스트로브 신호(DQS)는 양방향으로 전송된다. 한편 데이터 마스킹 신호(DM)는 기입동작시 메모리 콘트롤러(11)에서 발생되어 메모리 모듈들(13) 상의 DDR 싱크로너스 디램들(15)로 전송된다.
데이터 스트로브 신호(DQS)는 데이터(DQ)의 입출력을 스트로빙하기 위한 신호이고, 데이터 마스킹 신호(DM)는 기입동작시 DDR 싱크로너스 디램들(15)에 입력되는 소정의 데이터를 마스킹하기 위한 신호이다. 일반적으로 데이터 스트로브 신호(DQS) 및 데이터 마스킹 신호(DM)는 x4 구조(Organization)를 갖는 싱크로너스 디램에서는 4비트의 데이터당 1개씩 할당되고 x8 구조를 갖는 싱크로너스 디램에서는 8비트의 데이터당 1개씩 할당된다.
따라서 도 1에 도시된 메모리 시스템에서, 도 2에 도시된 바와 같이 x4 구조를 갖는 싱크로너스 디램들을 채용하는 모듈(이하 x4 모듈이라 함)과 x8 구조를 갖는 싱크로너스 디램들을 채용하는 모듈(이하 x8 모듈이라 함)이 혼용되지 않는 경우에는, 데이터(DQ)와 데이터 스트로브 신호(DQS) 사이의 관계는 항상 일정하다.즉 메모리 모듈들(13-1 내지 13-4)이 모두 X4 모듈인 경우에는 데이터(DQ)가 N비트이면 데이터 스트로브 신호(DQS)는 N/4개이고, 메모리 모듈들(13-1 내지 13-4)이 모두 X8 모듈인 경우에는 데이터(DQ)가 N비트이면 데이터 스트로브 신호(DQS)는 N/8개이다.
다시말해 각 메모리 모듈(13-1 내지 13-4)로부터 데이터를 독출하고자 할 경우 각 메모리 모듈(13-1 내지 13-4)로부터 메모리 콘트롤러(11)로 전송되는 데이터 스트로브 신호(DQS)의 수가 동일하며, 결국 메모리 콘트롤러(11)가 각 메모리 모듈(13-1 내지 13-4)로부터 독출되는 데이터를 받기 위해 사용해야 하는 데이터 스트로브 신호(DQS)의 수가 동일하다. 따라서 메모리 콘트롤러(11)는 동일한 수의 데이터 스트로브 신호(DQS)를 사용하여 쉽게 각 메모리 모듈(13-1 내지 13-4)로부터 독출되는 데이터를 받아들일 수 있다.
그러나 도 1에 도시된 메모리 시스템에서 도 3에 도시된 바와 같이 x4 모듈과 x8 모듈이 혼용될 경우에는, 데이터(DQ)와 데이터 스트로브 신호(DQS) 사이의 관계가 일정하지 않다. 여기에서 메모리 모듈들(13-5,13-8)이 X4 모듈이고 메모리 모듈들(13-6,13-7)이 X8 모듈이라고 가정한다.
이 경우에는 각 메모리 모듈(13-5 내지 13-8)로부터 데이터를 독출하고자 할 경우, X4 모듈들, 즉 메모리 모듈들(13-5,13-8)로부터 메모리 콘트롤러(11)로 전송되는 데이터 스트로브 신호(DQS)의 수와 X8 모듈들, 즉 메모리 모듈들(13-6,13-7)로부터 메모리 콘트롤러(11)로 전송되는 데이터 스트로브 신호(DQS)의 수가 서로 다르다. 결국 메모리 콘트롤러(11)가 X4 모듈들(13-5,13-8)로부터 독출되는 데이터를 받기 위해 사용해야 하는 데이터 스트로브 신호(DQS)의 수와 메모리 콘트롤러(11)가 X8 모듈들(13-6,13-7)로부터 독출되는 데이터를 받기 위해 사용해야 하는 데이터 스트로브 신호(DQS)의 수가 서로 다르다.
예컨데 X4 모듈들(13-5,13-8)로부터 N비트의 데이터(DQ)를 독출할 경우에는 N/4개(set0, set1)의 데이터 스트로브 신호(DQS)가 X4 모듈들(13-5,13-8)로부터 메모리 콘트롤러(11)로 전송되는 반면에, X8 모듈들(13-6,13-7)로부터 N비트의 데이터(DQ)를 독출할 경우에는 N/8개(set0)의 데이터 스트로브 신호(DQS)가 X8 모듈들(13-6,13-7)로부터 메모리 콘트롤러(11)로 전송된다.
이로 인하여 메모리 시스템에서 X4 모듈들과 X8 모듈들이 혼용될 경우에는, 메모리 콘트롤러는 모듈들로부터 데이터 독출시 어떤 데이터 스트로브 신호를 이용하여 데이터를 받아들여야 할지 판단하기가 어렵게 된다. 그러므로 지금까지 메모리 시스템에서는 불가피하게 동일한 구조를 갖는 메모리 모듈들만이 채용되어 왔다.
따라서 본 발명이 이루고자하는 기술적 과제는, 메모리 시스템에서 서로 다른 구조를 갖는 메모리 모듈들이 혼용될 수 있게 하는 싱크로너스 디램을 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 서로 다른 구조를 갖는 메모리 모듈들이 혼용될 수 있는 메모리 시스템을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 DDR 싱크로너스 디램을 채용하는 메모리 시스템의 개략적인 블락도이다.
도 2는 종래의 메모리 시스템에서 동일한 구조를 갖는 모듈들만이 사용될 경우 데이터와 데이터 스트로브 신호 사이의 관계를 나타내는 도면이다.
도 3은 종래의 메모리 시스템에서 서로 다른 구조를 갖는 모듈들이 혼용될 경우 데이터와 데이터 스트로브 신호 사이의 관계를 보여주는 도면이다.
도 4는 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 5는 본 발명에 따른 싱크로너스 디램에서 데이터 마스킹 신호 및 데이터 스트로브 신호 입출력과 관련된 부분을 나타내는 회로도이다.
도 6은 종래의 싱크로너스 디램과 본 발명에 따른 싱크로너스 디램에서 신호들의 차이를 보이기 위한 타이밍도이다.
상기 기술적 과제를 달성하기 위하여, 기입동작시 입력 데이터를 마스킹하기 위해 메모리 콘트롤러로부터 데이터 마스킹 신호를 수신하는 데이터 마스킹 핀을 구비하고, 독출동작시에는 상기 데이터 마스킹 핀을 통해 데이터 스트로브 신호와 동일한 신호를 출력하는 것을 특징으로 하는 본 발명에 따른 싱크로너스 디램이 제공된다.
상기 본 발명에 따른 싱크로너스 디램은, 상기 데이터 마스킹 핀을 통해 수신되는 상기 데이터 마스킹 신호를 버퍼링하여 내부회로로 출력하는 데이터 마스킹 신호 입력버퍼, 및 내부에서 발생되는 내부 데이터 스트로브 신호를 버퍼링하여 상기 데이터 마스킹 핀으로 출력하는 보조 데이터 스트로브 신호 출력버퍼를 더 구비한다.
또한 상기 본 발명에 따른 싱크로너스 디램은, 외부에서 제어 가능한 모드 레지스터를 더 구비하고, 상기 보조 데이터 스트로브 신호 출력버퍼는 상기 모드 레지스터의 출력신호에 의해 제어되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 시스템 클럭에 동기되어 동작하고 각각의 데이터 스트로브 신호에 응답하여 데이터를 입출력하는 적어도 하나의 제1 메모리 모듈, 상기 시스템 클럭에 동기되어 동작하고 각각의 데이터 스트로브 신호에 응답하여 데이터를 입출력하는 적어도 하나의 제2 메모리 모듈, 및 상기 제1 및 제2 메모리 모듈들을 제어하고 상기 제1 및 제2 메모리 모듈들과 데이터를 주고 받는 메모리 콘트롤러를 구비하고, 상기 제1 메모리 모듈의 구조와 상기 제2 메모리 모듈의 구조가 서로 다른 것을 특징으로 하는 본 발명에 따른 메모리 시스템이 제공된다.
상기 제1 메모리 모듈의 구조는 X4 구조이고 상기 제2 메모리 모듈의 구조는 X8 구조, X16 구조, 및 X32 구조중 하나이다.
상기 제2 메모리 모듈에 채용되는 반도체 메모리장치들 각각은, 기입동작시 입력 데이터를 마스킹하기 위해 상기 메모리 콘트롤러로부터 데이터 마스킹 신호를 수신하는 데이터 마스킹 핀을 구비하고, 특히 독출동작시에는 상기 데이터 마스킹 핀을 통해 상기 데이터 스트로브 신호와 동일한 신호를 출력한다. 또한 상기 반도체 메모리장치들의 데이터 마스킹 핀들은 상기 데이터 스트로브 신호를 전송하는 데이터 스트로브 라인들에 연결된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다. 여기에서 메모리 모듈들(43-5,43-8)은 X4 모듈이고 메모리 모듈들(43-6,43-7)은 X8 모듈이라고 가정한다. 상기 메모리 모듈들(43-5 내지 43-8)은 시스템 클럭에 동기되어 동작하고 각각의 데이터 스트로브 신호(DQS)에 응답하여 데이터를 입출력한다.
도 4를 참조하면, 본 발명에 따른 메모리 시스템에서는 X8 모듈들(43-6,43-7)의 데이터 마스킹 핀들(45)이 데이터 스트로브 신호(DQS)를 전송하는 데이터 스트로브 라인들(set1)에 연결된다. 좀더 상세하게는 X8 모듈들의 데이터 마스킹 핀들(45)이 종래에는 X8 모듈들(43-6,43-7)에 연결되지 않았던 데이터 스트로브 라인들(set1)에 연결된다.
한편 X8 모듈들(43-6,43-7) 상에 장착되는 X8 싱크로너스 디램들은, 기입동작시 소정의 입력 데이터를 마스킹하기 위한 데이터 마스킹 신호를 수신하는 데이터 마스킹 핀을 구비하고, 특히 독출동작시에는 데이터 마스킹 핀을 통해 데이터 스트로브 신호와 동일한 신호를 출력하도록 구성된다. X8 모듈들(43-6,43-7) 상에 장착되는 X8 싱크로너스 디램들의 데이터 마스킹 핀들은 X8 모듈들(43-6,43-7)의 데이터 마스킹 핀들(45)에 연결된다.
따라서 본 발명에 따른 메모리 시스템에서는, X8 모듈들(43-6,43-7)로부터 N비트의 데이터(DQ)를 독출할 경우에 X8 모듈들(43-6,43-7)의 데이터 스트로브 핀들로부터 출력되는 N/8개(set0)의 데이터 스트로브 신호(DQS)와 X8 모듈들(43-6,43-7)의 데이터 마스킹 핀들(45)로부터 출력되는 N/8개(set1)의 데이터 스트로브 신호(DQS)가 메모리 콘트롤러(41)로 전송된다.
또한 X4 모듈들(43-5,43-8)로부터 N비트의 데이터(DQ)를 독출할 경우에는 X4 모듈들(43-5,43-8)의 데이터 스트로브 핀들로부터 출력되는 N/4개(set0, set1)의 데이터 스트로브 신호(DQS)가 메모리 콘트롤러(41)로 전송된다.
이에 따라 본 발명에 따른 메모리 시스템에서는, X4 모듈들(43-5,43-8)과 X8 모듈들(43-6,43-7)이 혼용될 경우에도 독출동작시 각 메모리 모듈(43-5 내지 43-8)로부터 메모리 콘트롤러(41)로 전송되는 데이터 스트로브 신호(DQS)의 수가 동일하다. 즉 독출동작시 메모리 콘트롤러(41)가 각 메모리 모듈(43-6 내지 43-8)로부터 독출되는 데이터를 받기 위해 사용해야 하는 데이터 스트로브 신호(DQS)의 수가 동일하다.
따라서 본 발명에 따른 메모리 시스템에서는, X4 모듈들과 X8 모듈들이 혼용될 경우에도 독출동작시 메모리 콘트롤러(41)가 동일한 수의 데이터 스트로브 신호(DQS)를 사용하여 각 메모리 모듈들(43-5 내지 43-8)로부터 독출되는 데이터를 쉽게 받아들일 수 있다.
한편 기입동작시 X8 모듈들(43-6,43-7)로 기입되는 소정의 입력 데이터를 마스킹할 때는 메모리 콘트롤러(41)에서 발생된 데이터 마스킹 신호가 X8 모듈들(43-6,43-7)의 데이터 마스킹 핀들(45)을 통해 입력되어 정상적으로 데이터 마스킹 기능이 수행될 수 있다.
도 5는 도 4에 도시된 메모리 시스템에 채용되는 본 발명에 따른 X8 싱크로너스 디램에서 데이터 마스킹 신호 및 데이터 스트로브 신호 입출력과 관련된 부분을 나타내는 회로도이다.
도 5를 참조하면, 본 발명에 따른 X8 싱크로너스 디램은, 데이터 스트로브 핀(51), 데이터 스트로브 신호 출력버퍼(52), 데이터 스트로브 신호 입력버퍼(53), 데이터 마스킹 핀(54), 및 데이터 마스킹 신호 입력버퍼(55)를 구비한다. 또한 본 발명에 따른 싱크로너스 디램은, 도 4에 도시된 메모리 시스템에서 X4 모듈들과 X8 모듈들이 혼용되어 사용될 수 있도록 하기 위해 보조 데이터 스트로브 신호 출력버퍼(56) 및 모드 레지스터(57)을 더 구비한다.
데이터 스트로브 신호 출력버퍼(52)는 독출동작시 내부에서 발생되는 내부 데이터 스트로브 신호(IDQS)를 버퍼링하여 데이터 스트로브 핀(51)으로 출력한다. 데이터 스트로브 신호 입력버퍼(53)는 기입동작시 도 4에 도시된 메모리 콘트롤러(41)에서 발생된 데이터 스트로브 신호(DQS)를 데이터 스트로브 핀(51)을 통해 수신하고 수신된 신호를 버퍼링하여 내부회로로 출력한다.
데이터 마스킹 신호 입력버퍼(55)는 기입동작시 메모리 콘트롤러(41)에서 발생된 데이터 마스킹 신호(DM)를 데이터 마스킹 핀(54)을 통해 수신하고 수신된 신호를 버퍼링하여 내부회로로 출력한다. 특히 보조 데이터 스트로브 신호 출력버퍼(56)는 독출동작시 내부 데이터 스트로브 신호(IDQS)를 버퍼링하여 데이터 마스킹 핀(54)으로 출력한다. 즉 독출동작시에, 데이터 스트로브 핀(51)을 통해 출력되는 신호와 동일한 신호가 데이터 마스킹 핀(54)을 통해 출력된다.
여기에서 데이터 스트로브 핀(51)을 통해 출력되는 신호와 데이터 마스킹 핀(54)을 통해 출력되는 신호의 위상차를 가능한 줄이기 위해서는 데이터 스트로브 신호 출력버퍼(52)와 보조 데이터 스트로브 신호 출력버퍼(56)가 동일한 회로로 구성되는 것이 바람직하다.
한편 보조 데이터 스트로브 신호 출력버퍼(56)는 외부에서 조절이 가능한 모드 레지스터(57)의 출력신호에 의해 제어되는 것이 바람직하며, 이에 따라 데이터 스트로브 신호 출력버퍼(52)가 선택적으로 제어될 수 있다.
도 6은 종래의 X8 싱크로너스 디램과 도 5에 도시된 본 발명에 따른 X8 싱크로너스 디램에서 신호들의 차이를 보이기 위한 타이밍도이다.
도 6을 참조하면, 기입동작시에는 종래의 싱크로너스 디램의 데이터 마스킹 핀(DM)을 통해 입력되는 신호와 본 발명에 따른 싱크로너스 디램의 데이터 마스킹 핀(DM)을 통해 입력되는 신호가 동일하다.
그러나 독출동작시에는 종래의 싱크로너스 디램에서는 데이터 마스킹 핀(DM)의 상태가 돈케어(Don't care) 상태인 반면에 본 발명에 따른 싱크로너스 디램에서는 데이터 스트로브 핀(DQS)을 통해 출력되는 신호와 동일한 신호가 데이터 마스킹 핀(DM)을 통해 출력된다.
이상에서 설명한 바와 같이 본 발명에 따른 X8 싱크로너스 디램은, 독출동작시 데이터 스트로브 핀을 통해 출력되는 신호와 동일한 신호를 데이터 마스킹 핀을 통해 출력함으로써 메모리 시스템에서 X4 싱크로너스 디램과 X8 싱크로너스 디램이 혼용될 수 있게 하는 장점이 있다.
또한 본 발명에 따른 메모리 시스템에서는, 상기 본 발명에 따른 X8 싱크로너스 디램이 채용되고 X8 싱크로너스 디램들의 데이터 마스킹 핀들, 즉 X8 모듈들의 데이터 마스킹 핀들이 데이터 스트로브 라인들에 연결됨으로써, X4 모듈들과 X8 모듈들이 혼용될 경우에 독출동작시 각 메모리 모듈로부터 메모리 콘트롤러로 전송되는 데이터 스트로브 신호의 수가 동일해 진다. 따라서 본 발명에 따른 메모리 시스템에서는, X4 모듈들과 X8 모듈들이 혼용될 경우에도 독출동작시 메모리 콘트롤러가 동일한 수의 데이터 스트로브 신호를 사용하여 각 메모리 모듈들로부터 독출되는 데이터를 쉽게 받아들일 수 있는 장점이 있다.
이상에서는 X4 및 X8 모듈을 포함하는 메모리 시스템 및 X4 및 X8 싱크로너스 디램에 대하여 한정적으로 설명하였으나 본 발명의 개념이 X4, X8, X16, X32등에 확장되어 적용될 수 있음은 자명하다. 또한 상기한 실시예에서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 싱크로너스 디램은 메모리 시스템에서 서로 다른 구조를 갖는 메모리 모듈들이 혼용될 수 있게 하는 장점이 있으며, 또한 본 발명에 따른 메모리 시스템에서는 서로 다른 구조를 갖는 메모리 모듈들이 혼용될 수 있는 장점이 있다.

Claims (13)

  1. 시스템 클럭에 동기되어 동작하고 데이터 스트로브 신호에 응답하여 데이터를 입출력하는 반도체 메모리장치에 있어서,
    기입동작시 입력 데이터를 마스킹하기 위해 데이터 마스킹 신호를 수신하는 데이터 마스킹 핀을 구비하고,
    독출동작시에는 상기 데이터 마스킹 핀을 통해 상기 데이터 스트로브 신호와 동일한 신호를 출력하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 반도체 메모리장치는 상기 시스템 클럭의 상승에지 및 하강에지에 동기되어 동작하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 반도체 메모리장치는,
    상기 데이터 마스킹 핀을 통해 수신되는 상기 데이터 마스킹 신호를 버퍼링하여 내부회로로 출력하는 데이터 마스킹 신호 입력버퍼; 및
    내부에서 발생되는 내부 데이터 스트로브 신호를 버퍼링하여 상기 데이터 마스킹 핀으로 출력하는 보조 데이터 스트로브 신호 출력버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 반도체 메모리장치는,
    외부에서 제어 가능한 모드 레지스터를 더 구비하고,
    상기 보조 데이터 스트로브 신호 출력버퍼는 상기 모드 레지스터의 출력신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리장치.
  5. 시스템 클럭에 동기되어 동작하고 각각의 데이터 스트로브 신호에 응답하여 데이터를 입출력하는 적어도 하나의 제1 메모리 모듈;
    상기 시스템 클럭에 동기되어 동작하고 각각의 데이터 스트로브 신호에 응답하여 데이터를 입출력하는 적어도 하나의 제2 메모리 모듈; 및
    상기 제1 및 제2 메모리 모듈들을 제어하고 상기 제1 및 제2 메모리 모듈들과 데이터를 주고 받는 메모리 콘트롤러를 구비하고,
    상기 제1 메모리 모듈의 구조와 상기 제2 메모리 모듈의 구조가 서로 다른 것을 특징으로 하는 메모리 시스템.
  6. 제5항에 있어서, 상기 제1 및 제2 메모리 모듈들은 상기 시스템 클럭의 상승에지 및 하강에지에 동기되어 동작하는 것을 특징으로 하는 메모리 시스템.
  7. 제5항에 있어서, 상기 제1 메모리 모듈의 구조는 X4 구조이고 상기 제2 메모리 모듈의 구조는 X8 구조인 것을 특징으로 하는 메모리 시스템.
  8. 제5항에 있어서, 상기 제1 메모리 모듈의 구조는 X4 구조이고 상기 제2 메모리 모듈의 구조는 X16 구조인 것을 특징으로 하는 메모리 시스템.
  9. 제5항에 있어서, 상기 제1 메모리 모듈의 구조는 X4 구조이고 상기 제2 메모리 모듈의 구조는 X32 구조인 것을 특징으로 하는 메모리 시스템.
  10. 제5항에 있어서, 상기 제2 메모리 모듈에 채용되는 반도체 메모리장치들 각각은,
    기입동작시 입력 데이터를 마스킹하기 위해 상기 메모리 콘트롤러로부터 데이터 마스킹 신호를 수신하는 데이터 마스킹 핀을 구비하고, 독출동작시에는 상기 데이터 마스킹 핀을 통해 상기 데이터 스트로브 신호와 동일한 신호를 출력하는 것을 특징으로 하는 메모리 시스템.
  11. 제10항에 있어서, 상기 반도체 메모리장치들의 데이터 마스킹 핀들은 상기 데이터 스트로브 신호를 전송하는 데이터 스트로브 라인들에 연결되는 것을 특징으로 하는 메모리 시스템.
  12. 제10항에 있어서, 상기 반도체 메모리장치들 각각은,
    상기 데이터 마스킹 핀을 통해 수신되는 상기 데이터 마스킹 신호를 버퍼링하여 내부회로로 출력하는 데이터 마스킹 신호 입력버퍼; 및
    내부에서 발생되는 내부 데이터 스트로브 신호를 버퍼링하여 상기 데이터 마스킹 핀으로 출력하는 보조 데이터 스트로브 신호 출력버퍼를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  13. 제12항에 있어서, 상기 반도체 메모리장치들 각각은,
    외부에서 제어 가능한 모드 레지스터를 더 구비하고,
    상기 보조 데이터 스트로브 신호 출력버퍼는 상기 모드 레지스터의 출력신호에 의해 제어되는 것을 특징으로 하는 메모리 시스템.
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