KR20020017767A - 위상반전마스크를 이용한 커패시터 제조방법 - Google Patents

Abstract

본 발명은, 위상반전마스크를 이용한 커패시터 제조방법에 관한 것으로서, 특히, 반도체기판 상에 감광막을 적층한 후 위상반전마스크로 포지스트(Positive) 혹은 네거티브(Negative) 이중 감광막 패턴을 형성하여 전하저장전극을 갖는 커패시터를 형성하므로 제조공정을 단순화하여 수율을 증가시킬 뿐만아니라 전하 저장용량을 증대시켜서 전기적인 특성을 향상하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

위상반전마스크를 이용한 커패시터 제조방법 { Method For Manufacturing The Capacitor Using the Phase Shift Mask }

본 발명은 위상반전 마스크를 이용하여 커패시터를 형성하는 방법에 관한 것으로서, 특히, 반도체기판 상에 감과막을 적층한 후, 위상반전마스크로 포지스트(Positive) 혹은 네거티브(Negative) 이중 감광막 패턴을 형성하여 전하저장전극을 갖는 커패시터를 형성하므로 제조공정을 단순화하여 수율을 증가시킬 뿐만아니라 전하 저장용량을 증대시켜서 전기적인 특성을 향상하도록 하는 위상반전마스크를 이용한 커패시터 제조방법에 관한 것이다.

일반적으로, 커패시터는 전하를 저장하고, 반도체소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체소자가 고집적화 되어짐에 따라 단위 셀(Cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(Capacitance)은 약간 씩 증가하는 것이 일반적인 경향이다.

이와 같이, 반도체소자의 고집적화가 이루어짐에 따라 커패시터 역시 소형화될 것을 요구되어지고 있으나 전하를 저장하는 데 한계에 부딪히게 되어 커패시터는 셀의 크기에 비하여 고집적화시키는 데 어려움이 표출되었으며, 이러한 점을 감안하여 각 업체에서 커패시터의 전하를 저장하기 위한 구조를 다양하게 변화하기에 이르렀으며, 커패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질을 사용하는 방법, 유전물질의 두께를 낮추는 방법 및 커패시터의 표면적을 늘리는 방법등이 있으며, 최근에는 커패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.

즉, 커패시터의 전하저장전극의 구조를 보면, 크게 전하를 저장하는 전극은 좁은 평면적 위에 여러층을 쌓아서 넓은 커패시터의 면적을 얻고자 하는 적층구조(Stacked Structure)와, 반도체기판에 일정한 깊이의 홈을 형성한 후에 그 부위에 커패시터를 형성하여 전하를 저장하도록 하는 홈 구조(Trench Structure)등으로 크게 대별되어지고 있다.

특히, 상기 적층구조(Stacked Structure)는 핀 형상으로 형성된 핀(Fin)타입과, 실린더와 같이 원통형상으로 형성되는 실린더(Cylinder)타입 및 캐비티(Cavity)타입에 변형을 가미한 HSG(Hemispherical Shaped Grains) 및 벨로즈(Bellows) 등과 같은 변형 커패시터구조등으로 구성되어 커패시터의 충전용량을 증가시키는 노력이 이루어지고 있다.

상기한 구조중에서 캐비티를 갖는 HSG타입은 커패시터의 전하저장전극에 전하저장홀을 형성하고, 그 전하저장홀의 주변에 실리콘을 원형의 돌기형상으로 형성하여 전하를 저장하기 위한 전극의 면적을 증가시키는 구조로서, 하부저장전극을 형성하기 위하여 폴리실리콘층의 상부면을 포토에칭공정으로 식각한 후 그 상부면에 입자의 성장 핵역할을 하는 실리콘 씨드(Seed)를 형성하고, 그 후 어닐링공정으로 비정질실리콘층의 실리콘을 표면으로 이동하도록 하여 실린더 형상의 전하저장홀의 벽면에 작은 돌기를 형성하여 하부전하 저장전극의 표면적을 증대시키도록 하였다.

도 1(a) 내지 도 1(g)는 일반적인 커패시터를 형성하는 방법을 순차적으로 보인 도면으로서, 종래의 커패시터 제조방법을 순차적으로 설명하도록 한다.

도 1(a)에 도시된 바와 같이, 소정의 하부구조를 갖는 반도체기판(1) 상에 인터폴리산화막(2)을 적층한 후 마스킹식각으로 콘택(3)을 형성하도록 한다.

도 1(b)에 도시된 바와 같이, 상기 인터폴리산화막(2) 상에 제1폴리실리콘층(4), 코어산화막(5) 및 반사방지막(6)을 적층하도록 한다.

그리고, 도 1(c)에 도시된 바와 같이, 상기 결과물 상에 감광막을 적층한 후 바이너리 마스크(Binary Mask)(8)로 노광공정을 진행하여 감광막패턴(7)을 형성하도록 한다.

그리고, 도 1(d)에 도시된 바와 같이, 감광막패턴(7)을 마스크로 하여 반사방지막(6) 및 코어산화막(5)을 순차적으로 건식식각을 진행하도록 한다.

도 1(e)에 도시된 바와 같이, 상기 결과물 상에 제2폴리실리콘층(9)을 적층하도록 한다.

도 1(f)에 도시된 바와 같이, 상기 제2폴리실리콘층(9)을 에치빽 공정으로 측면부분이 라운드 지도록 한다.

그리고, 도 1(g)에 도시된 바와 같이, 상기 반사방지막(6)과 코어산화막(5)을 제거하여서 전하저장전극(10)을 갖는 커패시터(A)를 제조하도록 한다.

그런데, 상기한 종래의 커패시터 제조공정을 살펴 보면, 전반적으로 커패시터 전기적인 용량을 증대하기 위하여 커패시터의 전하저장전극의 형상을 복잡하게 제조해야 하므로 제조공정의 수가 증가하고 그 복잡한 제조과정에서 커패시터의 형상이 제대로 형성되지 않아서 반도체소자의 수율이 저하되는 등과 같이 반도체소자의 전기적인 특성을 저하하는 문제점을 지닌다.

본 발명의 목적은, 반도체기판 상에 감광막을 적층한 후 위상반전마스크로 포지스트(Positive) 혹은 네거티브(Negative) 이중 감광막 패턴을 형성하여 전하저장전극을 갖는 커패시터를 형성하므로 제조공정을 단순화하여 수율을 증가시킬 뿐만아니라 전하 저장용량을 증대시켜서 전기적인 특성을 향상하는 것이 목적이다.

도 1(a) 내지 도 1(g)는 일반적인 커패시터를 형성하는 방법을 순차적으로 보인 도면이고,

도 2(a) 내지 도 2(d)는 본 발명의 일실시예에 따른 위상반전마스크를 이용한 커패시터 제조방법을 순차적으로 보인 도면이며,

도 3(a) 내지 도 3(h)는 본 발명에 따른 실시예에 따른 위상반전마스크를 이용한 커패시터 제조방법을 순차적으로 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

20,120 : 반도체기판 25,125 : 인터폴리산화막

30 : 콘택 35 : 폴리실리콘층

40,155 : 반사방지막 45,160 : 이중 감광막 패턴

50,135 : 위상반전마스크 55,170 : 전하저장전극

145 : 제1폴리실리콘층 150 : 코어산화막

165 : 제2폴리실리콘층 170 : 이중전하저장전극

이러한 목적은 소정의 하부구조를 갖는 반도체기판 상에 인터폴리산화막을 적층한 후 마스킹 식각으로 콘택을 형성하는 단계와; 상기 결과물 상에 콘택 내부가 매립되도록 폴리실리콘층 및 반사방지막을 적층하는 단계와; 상기 결과물 상에 감강막을 적층한 후 위상반전마스크를 사용하여 노광을 진행하여 이중 감광막 패턴을 형성하는 단계와; 상기 이중감광막패턴을 마스크로 하여 반사방지막 및 폴리실리콘층을 순차적으로 식각하여 전하저장전극을 갖는 커패시터를 형성하는 단계를 포함하여 이루어진 위상반전마스크를 이용한 커패시터 제조방법을 제공하므로써 달성된다.

그리고, 상기 이중감광막패턴은, 포지티브 감광막 패턴을 형성하도록 한다.

이러한 목적은 다른 실시예로서, 소정의 하부구조를 갖는 반도체기판 상에 인터폴리산화막 및 감광막을 적층한 후, 이 감광막을 위상반전마스크로 노광하여 이중의 감광막패턴을 형성하는 단계와; 상기 감광막의 패턴을 통하여 인터폴리산화막을 식각하여 이중 콘택을 형성하는 단계와; 상기 결과물 상에 제1폴리실리콘층,코어산화막 및 반사방지막을 순차적으로 적층하는 단계와; 상기 결과물 상에 감광막을 적층한 후, 위상반전마스크로 노광을 진행하여 이중감광막패턴을 형성하는 단계와; 상기 이중감광막패턴을 마스크로 하여 반사방지막 및 코어산화막을 순차적으로 식각하는 단계와; 상기 결과물 상에 제2폴리실리콘층을 적층한 후, 에치빽 공정으로 제2폴리실리콘층의 측면을 라운드지게 형성하는 단계와; 상기 결과물에서 잔류된 반사방지막 및 코어산화막을 식각으로 제거하여 이중전하저장전극을 갖는 커패시터를 형성하는 단계를 포함하여 이루어진 위상반전마스크를 이용한 커패시터 제조방법을 제공함으로써 달성된다.

그리고, 상기 인터폴리산화막 상에 적층되는 감광막의 패턴은, 네거티브 감광막 패턴이고, 상기 반사방지막 상에 적층된 이중감광막패턴은, 포지티브 감광막 패턴을 사용하도록 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.

도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 위상반전마스크를 이용한 커패시터 제조방법을 순차적으로 보인 도면이다.

도 2(a)에 도시된 바와 같이, 소정의 하부구조를 갖는 반도체기판(20) 상에 인터폴리산화막(25)을 적층한 후 마스킹 식각으로 콘택(30)을 형성하도록 한다.

그리고, 도 2(b)에 도시된 바와 같이, 상기 결과물 상에 콘택(30) 내부가 매립되도록 폴리실리콘층(35) 및 반사방지막(40)을 적층하도록 한다.

그리고, 도 2(c)에 도시된 바와 같이, 상기 결과물 상에 감강막을 적층한 후위상반전마스크(50)를 사용하여 노광을 진행하여 이중 감광막 패턴(45)을 형성하도록 한다.

도 2(d)에 도시된 바와 같이, 상기 이중감광막패턴(45)을 마스크로 하여 반사방지막(40) 및 폴리실리콘층(35)을 순차적으로 식각하여 전하저장전극(55)을 갖는 커패시터(B)를 형성하도록 한다.

이 때, 상기 이중감광막패턴(45)은, 포지티브 감광막 패턴을 형성하여 사용하도록 한다.

그리고, 첨부도면에 의거하여 본 발명의 다른 실시예의 제조방법을 상세하게 설명하도록 한다.

도 3(a)에 도시된 바와같이, 소정의 하부구조를 갖는 반도체기판(120) 상에 인터폴리산화막(125) 및 감광막(130)을 적층한 후, 이 감광막(130)을 위상반전마스크(135)로 노광하여 이중의 노광부위를 갖는 감광막패턴을 형성하도록 한다.

도 3(b)에 도시된 바와 같이, 상기 감광막(13)의 패턴을 통하여 인터폴리산화막(125)을 식각하여 이중 콘택(140)을 형성하도록 한다.

상기 인터폴리산화막(125) 상에 적층되는 감광막(130)의 패턴은, 네거티브 감광막 패턴을 사용하도록 한다.

도 3(c)에 도시된 바와 같이, 상기 결과물 상에 제1폴리실리콘층(145), 코어산화막(150) 및 반사방지막(155)을 순차적으로 적층하도록 한다.

도 3(d)에 도시된 바와 같이, 상기 결과물 상에 감광막을 적층한 후, 위상반전마스크(135)로 노광공정을 진행하여 일정한 간격을 갖는 이중감광막패턴(160)을형성하도록 한다.

도 3(e)에 도시된 바와 같이, 상기 이중감광막패턴(160)을 마스크로 하여 반사방지막(155) 및 코어산화막(150)을 순차적으로 식각하도록 한다.

도 3(f) 및 도 3(g)에 도시된 바와 같이, 상기 결과물 상에 제2폴리실리콘층 (165)을 적층한 후 에치빽(Etch Back)공정으로 제2폴리실리콘층 (165)의 측면을 라운드지게 형성하도록 한다.

도 3(h)에 도시된 바와 같이, 상기 결과물에서 잔류된 반사방지막(155) 및 코어산화막(150)을 식각으로 제거하므로 이중전하저장전극(170)을 갖는 커패시터 (C)를 형성하도록 한다.

상기 반사방지막(155) 상에 적층된 이중감광막패턴(160)은, 포지티브 감광막 패턴을 사용하도록 한다.

이러한 이중전하저장전극(170)을 갖는 커패시터(c)는 종래의 단일의 전하저장전극에 비하여 형성되는 면적을 갖으나 형성되는 홈부가 두 개 형성되므로 전하를 저장하는 용량이 증대하는 효과를 지닌다.

따라서, 상기한 바와 같이, 본 발명에 따른 위상반전마스크를 이용한 커패시터 제조방법을 적용하게 되면, 반도체기판 상에 감광막을 적층한 후 위상반전마스크로 포지스트(Positive) 혹은 네거티브(Negative) 이중 감광막 패턴을 형성하여 전하저장전극을 갖는 커패시터를 형성하므로 제조공정을 단순화하여 수율을 증가시킬 뿐만아니라 전하 저장용량을 증대시켜서 전기적인 특성을 향상하는 하는 매우 유용하고 효과적인 발명이다.

Claims (5)

1. 소정의 하부구조를 갖는 반도체기판 상에 인터폴리산화막을 적층한 후, 마스킹 식각으로 콘택을 형성하는 단계와;

   상기 결과물 상에 콘택 내부가 매립되도록 폴리실리콘층 및 반사방지막을 적층하는 단계와;

   상기 결과물 상에 감광막을 적층한 후 위상반전마스크를 사용하여 노광공정을 진행하여 이중 감광막 패턴을 형성하는 단계와;

   상기 이중감광막패턴을 마스크로 하여 반사방지막 및 폴리실리콘층을 순차적으로 식각하여 전하저장전극을 갖는 커패시터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 위상반전마스크를 이용한 커패시터 제조방법.
2. 제 1 항에 있어서, 상기 이중감광막패턴은, 포지티브 감광막 패턴인 것을 특징으로 하는 위상반전마스크를 이용한 커패시터 제조방법.
3. 소정의 하부구조를 갖는 반도체기판 상에 인터폴리산화막 및 감광막을 적층한 후, 이 감광막을 위상반전마스크로 노광을 진행하여 이중의 감광막패턴을 형성하는 단계와;

   상기 감광막의 패턴을 통하여 인터폴리산화막을 식각하여 이중 콘택을 형성하는 단계와;

   상기 결과물 상에 제1폴리실리콘층, 코어산화막 및 반사방지막을 순차적으로 적층하는 단계와;

   상기 결과물 상에 감광막을 적층한 후, 위상반전마스크로 노광을 진행하여 이중감광막패턴을 형성하는 단계와;

   상기 이중감광막패턴을 마스크로 하여 반사방지막 및 코어산화막을 순차적으로 식각하는 단계와;

   상기 결과물 상에 제2폴리실리콘층을 적층한 후 에치빽 공정으로 제2폴리실리콘층의 측면을 라운드지게 형성하는 단계와;

   상기 결과물에서 잔류된 반사방지막 및 코어산화막을 식각으로 제거하여 이중전하저장전극을 갖는 커패시터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 위상반전마스크를 이용한 커패시터 제조방법.
4. 제 3 항에 있어서, 상기 인터폴리산화막 상에 적층되는 감광막의 패턴은, 네거티브 감광막 패턴인 것을 특징으로 하는 위상반전마스크를 이용한 커패시터 제조방법.
5. 제 1 항에 있어서, 상기 반사방지막 상에 적층된 이중감광막패턴은, 포지티브 감광막 패턴인 것을 특징으로 하는 위상반전마스크를 이용한 커패시터 제조방법.