KR20020017283A

KR20020017283A - 통신시스템의 이중화 방법

Info

Publication number: KR20020017283A
Application number: KR1020000050497A
Authority: KR
Inventors: 임환주
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-08-29
Filing date: 2000-08-29
Publication date: 2002-03-07
Also published as: KR100338626B1

Abstract

본 발명은 통신프로세서 모듈들을 각각 포함하는 제 1 및 제 2 프로세서 보드들을 구비하는 이중화구조의 통신시스템에서, 상기 제 1 프로세서 보드와 제 2 프로세서 보드간의 이중화 절체방법에 관한 것이다. 이를 위해 상기 제 1 및 제 2 프로세서 보드들을 각각 액티브 및 스탠바이모드로 결정하는 단계와, 상기 결정된 액티브 및 스탠바이모드에서 상기 제 1 및 제 2 프로세서 보드들내의 상기 통신 프로세서 모듈들을 초기화하는 단계와, 상기 액티브모드에 있는 상기 제 1 프로세서 보드내의 CPU가 프로그램의 수행시 발생되는 데이터를 상기 스탠바이 모드에 있는 상기 제 2 프로세서보드내의 메모리에 저장하는 단계와, 상기 액티브 모드에 있는 상기 제 1 프로세서 보드에서 상기 스탠바이 모드에 있는 상기 제 2 프로세서 보드로 절체조건이 발생하는지를 판단하는 단계와, 상기 절체조건발생시, 상기 액티브모드에 있는 상기 제 1 프로세서보드 내의 CPU가 절체조건발생 플래그 를 세팅하는 단계와, 상기 절체조건발생 플래그 세팅후, 상기 제 1 프로세서 보드 내의 상기 통신프로세서 모듈들이 수행중인 기능을 완료하고 디스에이블하는 단계 와, 상기 액티브모드에 있는 상기 제 1 프로세서보드내의 CPU가 절체 인터럽트명령 비트를 세팅하는 단계와, 상기 액티브모드에 있는 상기 제 1 프로세서보드내의 CPU가 프로그램 카운터를 나타내는 코어 레지스터값을 상기 스탠바이모드에 있는 상기 제 2 프로세서 보드로 전달하는 단계로 이루어짐을 특징으로 하고 있다.

Description

통신시스템의 이중화 방법 {The Duplication Method for Communication system}

본 발명은 이중화된 프로세서장치를 갖는 통신시스템에 관한 것이다. 특히 상기 프로세서장치가 성능이 향상됨에 따라 다양한 통신프로세서 모듈들을 포함하고 있는 경우, 상기 프로세서장치가 리셋, 탈장 또는 경보가 발생시 신속하고 안정적으로 동작하도록 하기 위하여 액티브모드로 동작하는 프로세서보드내의 상기 통신프로세서 모듈들이 수행중인 기능을 완료하고 디스에이블된 후, 스탠바이모드로동작하는 프로세서보드로 절체함으로써 상기 통신시스템에서 호의 절단없이 정상동작하도록 하는 방법에 관한 것이다.

통상적으로 통신시스템을 구성하는 일반 보드 한 장에 문제가 생길 경우에는 서비스에 큰 문제가 발생하지 않지만, 상기 통신시스템을 전반적으로 제어하는 메인 프로세서 보드장치에 문제가 발생하면 전체 서비스에 마비가 생긴다. 이에 따라 통신시스템의 안정성을 높이기 위하여 메인 프로세서 보드장치는 이중화 구조를 채택하고 있다. 이러한 이중화는 액티브모드로 동작하는 프로세서보드에서 경보나 할트(HALT)가 발생될 경우에 액티브모드로 동작하는 프로세서보드에서 스탠바이모드로 동작하는 프로세서보드로 이중화 절체를 수행함으로써 계속하여 통신시스템의 제어를 수행할 수 있도록 하는 것이다.

도 1 은 일반적인 통신시스템에서 이중화된 프로세서 보드의 블록구성도를 도시한 도면이다. 도 1을 참조하면, 상기 이중화된 프로세서 보드들은 제 1프로세서 보드(100)와 제 2프로세서 보드(200)로 구성된다. 상기 제 1프로세서 보드(100)는 CPU(102)와 어드레스 버퍼(104)와 데이타 버퍼(106)와 듀얼포트램(DUAL PORT RAM;이하 DPRAM이라 칭함)(108)으로 구성되며, 상기 제 2프로세서 보드(200)는 CPU(202)와 어드레스 버퍼(204)와 데이타 버퍼(206)와 DPRAM(208)으로 구성된다.

상기 제 1프로세서 보드(100) 및 제 2프로세서 보드(200)는 각 보드의 상태 등에 따라 액티브모드 또는 스탠바이모드로 설정되며, 이는 이중화 절체되기도 한다. 상기 이중화 절체시 액티브모드에 있는 상기 제 1 프로세서 보드(100)는 커뮤니케이션 메모리를 이용하여 수행중이던 어플리케이션 정보등을 버스를 이용하여스탠바이모드로 동작하는 상기 제 2 프로세서 보드(200)에 저장한다. 상기 커뮤니케이션 메모리는 상기 제 1프로세서 보드(100)가 액티브모드로 설정될 경우에 제 2프로세서 보드(200)의 DRAM(208)이 되고, 제 2프로세서 보드(200)가 액티브모드로 설정될 경우에는 제 1프로세서 보드(100)의 DRAM(108)이 된다. 상기 DRAM (108,208)를 엑세스하기 위한 어드레스 버퍼(104,204)와 데이타 버퍼(106,206)는 액티브모드로 동작하는 상기 제 1 프로세서 보드(100)에 의해 점유된다. 그리고 스탠바이모드로 동작하는 상기 제 2 프로세서 보드(200)의 DRAM의 버스는 액티브모드로 동작하는 상기 제 1프로세서 보드(100)의 선택신호(STAND-BY DPRAM CS)에 따라 결정된다. 즉 상기 DRAM(108,208)은 액티브와 스탠바이모드로 동작하는 각각의 프로세서 보드가 엑세스할 수 있도록 패스를 열어 상기 각각의 프로세서 보드간의 통신을 가능하게 한다. 또한, 도면에는 도시되지 않았지만 최근에는 상기 프로세서 보드들의 성능이 향상됨에 따라 별도의 보드로 구성되어 통신기능을 수행하던 통신프로세서모듈(Communication Processor Module; 이하 CPM이라 칭함)들의 기능을 상기 프로세서 보드들이 수행하고 있다.

상기 CPM에 해당하는 기능들로는 직렬포트(Serial Port)를 통하여 데이터를 전송하는 HDLC와 어써넷(Ethernet)을 통하여 데이터를 전송하는 랜(LAN)과 시분할다중방식(TDM)을 이용하여 E1/T1 프레임을 직렬포트를 통하여 전송하는 QMC(QUICC Multichannel Controller)와 비동기전송모드(Asynchronous Transfer Mode; 이하 ATM이라 칭함)방식에서 데이터 유니트를 셀 단위로 분해 또는 조립하는 SAR (Segmentation and Reassembly)기능등이 포함된다.

그러나 상기 프로세서 보드들이 상기 CPM기능들을 추가적으로 수행함에 따라, 기존과 같이 액티브모드로 동작하는 상기 제 1 프로세서 보드의 코어 레지스터값만을 스탠바이모드로 동작하는 제 2 프로세서 보드에 전달해서는 이중화 절체가 원활하게 이루어지지 않는다. 즉, 상기 액티브모드에 있는 상기 제 1 프로세서 보드에서 절체조건이 발생하면, 상기 제 1 프로세서 보드내의 상기 CPM 영역에서 수행중이던 기능들을 상기 스탠바이모드에 있는 상기 제2 프로세서 보드에서 절체하여 처리하지 못하는 문제점이 발생하고 있다.

따라서 본 발명의 목적은 통신시스템의 이중화된 프로세서 보드들이 통신프로세서 모듈기능들을 포함하고 있는 경우, 이중화 절체시 액티브모드로 동작하는 제 1 프로세서 보드내의 상기 통신프로 세서 모듈에서 수행중인 기능을 완료하고 디스에이블한 후, 스탠바이모드로 동작하는 제 2 프로세서보드로 이중화 절체를 수행하는 방법을 제공함에 있다.

본 발명에 따른 상기 목적을 달성하기 위하여, 통신프로세서 모듈들을 각각 포함하는 제 1 및 제 2 프로세서 보드들을 구비하는 이중화구조의 통신시스템에서, 상기 제 1 프로세서 보드와 제 2 프로세서 보드간의 이중화 절체방법에 있어서,

상기 제 1 및 제 2 프로세서 보드들을 각각 액티브 및 스탠바이모드로 결정하는 단계와,

상기 결정된 액티브 및 스탠바이모드에서 상기 제 1 및 제 2 프로세서 보드들내의 상기 통신프로세서 모듈들을 초기화하는 단계와,

상기 액티브모드에 있는 상기 제 1 프로세서 보드내의 CPU가 프로그램의 수행시 발생되는 데이터를 상기 스탠바이모드에 있는 상기 제 2 프로세서보드내의 메모리에 저장하는 단계와,

상기 액티브모드에 있는 상기 제 1 프로세서 보드에서 상기 스탠바이 모드에 있는 상기 제 2 프로세서 보드로 절체조건이 발생하는지를 판단하는 단계 와,

상기 절체조건발생시, 상기 액티브모드에 있는 상기 제 1 프로세서보드 내의 CPU가 절체조건발생 플래그를 세팅하는 단계와,

상기 절체조건발생 플래그 세팅후, 상기 제 1프로세서보드내의 상기 통신프로세서 모듈들이 수행중인 기능을 완료하고 디스에이블하는 단계와,

상기 액티브모드에 있는 상기 제 1 프로세서보드내의 CPU가 절체 인터럽트명령비트를 세팅하는 단계와,

상기 액티브모드에 있는 상기 제 1 프로세서보드내의 CPU가 프로그램 카운터를 나타내는 코어 레지스터값을 상기 스탠바이모드에 있는 상기 제 2 프로세서 보드로 전달하는 단계로 이루어짐을 특징으로 하고 있다.

도 1은 종래의 이중화된 프로세서 장치의 구성도

도 2는 통신프로세서모듈을 구비한 이중화된 프로세서장치의 블록을 도시한 도면

도 3a와 도 3b는 본 발명에 따른 액티브 및 스탠바이보드의 이중화 절체운영방법을 도시한 도면

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

도면 2는 본 발명의 바람직한 일 실시예에 따른 이중화된 프로세서 보드들의 구성을 도시한 도면이다. 도 2를 참조하면, 상기 이중화된 프로세서 보드들은 제 1프로세서 보드(300)와 제 2프로세서 보드(400)로 구성된다. 상기 제 1프로세서 보드(300)와 제 2프로세서 보드(400)의 구성과 동작은 동일하므로, 이하 제 1프로세서 보드(300)의 구성과 동작만을 설명한다. 먼저 상기 제 1프로세서 보드(300)의 구성을 설명한다. 상기 제 1프로세서 보드(300)내의 CPU(302)는 통신시스템을 전반적으로 제어한다. ROM(304)에는 상기 CPU(302)의 부팅 프로그램이 저장되며, 상기 CPU(302)는 그 부팅 프로그램 수행시 발생된 데이타를 DRAM(310)에 저장한다. 이를 위해 셀프 경로가 인에이블되며, 상기 셀프 경로는 데이타 경로와 어드레스 경로로 이루어지며, 상기 셀프 경로의 데이타 경로는 'CPU(302)→제1셀프 버퍼(306)→DRAM(310)'으로 이루어지고, 상기 셀프 경로의 어드레스 경로는 'CPU(302)→제2셀프 버퍼(308)→DRAM(310)'으로 이루어진다. 이러한 셀프 경로의 인에이블을 위해 CPU(302)는 부팅 프로그램이 수행되는 동안 제1셀프버퍼(306)와 제2셀프버퍼(308)를 인에이블하는 버퍼제어신호를 버퍼제어신호 발생부(312)가 발생하도록 제어한다.

그리고 상기 CPU(302)는 부팅 프로그램의 수행이 완료되면 제 1프로세서 보드(300)가 초기에 액티브모드의 프로세서 보드로서 동작하도록 정해졌는지를 검색하여 그럴 경우에 OS 부팅 및 어플리케이션 프로그램을 수행하고, 그 수행시 발생되는 데이타가 DRAM(310)과 제 2프로세서 보드(400)내의 DRAM(410)에 컨커런트(concurrent)하게 저장된다. 이를 위해 로컬 경로와 리모트 경로가 인에이블되며, 상기 로컬 경로는 데이타 경로와 어드레스 경로로 이루어지며, 상기 로컬 경로의 데이타 경로는 'CPU(302)→제1로컬 버퍼(314)→제1리모트 버퍼(318)→DPRAM(310)'으로 이루어지고, 상기 로컬 경로의 어드레스 경로는 'CPU(302)→제2로컬 버퍼(316)→제2리모트 버퍼(320)→DPRAM(310)'으로 이루어진다. 이러한 로컬 경로의 인에이블을 위해 CPU(302)는 상기 제 1 프로세서가 액티브모드로 동작하는 동안 제1, 제 2리모트 버퍼(318,320), 제1, 제 2로컬버퍼(314,316)를 인에이블하는 버퍼제어신호를 버퍼제어신호 발생부(312)가 발생하도록 제어한다. 그리고 상기 리모트 경로는 데이타 경로와 어드레스 경로로 이루어지며, 상기 리모트 경로의 데이타 경로는 'CPU(302)→제1로컬 버퍼(314)→제2프로세서 장치(400)의 제1리모트 버퍼(418)→제2프로세서 장치(400)의 DPRAM(410)'으로 이루어지고, 상기 리모트 경로의 어드레스 경로는 'CPU(302)→제2로컬 버퍼(316)→제2프로세서 장치(400)의 제2리모트 버퍼(420)→제2프로세서 장치(400)의 DPRAM(410)'으로 이루어진다. 이러한 리모트 경로의 인에이블을 위해 스탠바이모드로 동작하는 제 2 프로세서 보드(400)내의 CPU(402)는 리모트 버퍼들을 인에이블하는 버퍼제어신호를 버퍼제어신호 발생부가 발생하도록 제어한다.

한편, 상기 프로세서 보드(300,400)내의 CPM영역(337,437)은 상기 통신시스템의 데이터를 처리하는 기능을 수행한다. 상기 CPM영역(337,437)은 일반적으로 직렬포트(Serial Port)를 통하여 데이터를 전송하는 HDLC(333)와 어써넷(Ethernet)을 통하여 데이터를 전송하는 랜(334)과 시분할다중(TDM)방식을 이용하여 E1/T1 프레임정보를 직렬포트를 통하여 전송하는 QMC(335)와 비동기전송모드(ATM)방식에서 데이터 유니트를 셀단위로 분해 또는 조립하는 SAR(336)등으로 구성되어 있다.

상기와 같이 액티브모드로 동작하던 제 1 프로세서 보드(300)가 후술하는 표 2 의 절체조건이 발생할 경우 상기 CPU(302)는 상기 절체조건상태를 읽어서, 상기 자기보드 리셋 인터럽트와 자기보드 경보 인터럽트일 경우에만 절체조건으로 간주하여 절체조건발생 플래그를 세팅하고, 인터럽트에서 리턴한다. 상기 절체조건발생 플래그가 세팅되면, 리턴된 상기 액티브모드로 동작하는 제 1 프로세서보드의 이중화 타스크에서는 상기 CPM이 수행중인 기능을 완료한다. 이후, 각 CPM을 디스에이블하고 후술하는 표 1의 절체조건 상태표의 절체 인터럽트 명령비트를 세팅하여 절체 인터럽트를 다시 발생시킨다. 그 후 상기 인터럽트상태에서 액티브모드로 동작하던 제 1프로세서 보드(300)내의 상기 CPU(302)는 코어(core) 레지스터 값을 DRAM(310,410)에 컨커런트하게 저장한 후에 IPC(Inter Processor Communication)를 통해 스탠바이모드로 동작하는 상기 제 2프로세서 보드(400)내의 상기 CPU(402)에 코어 레지스터 값을 리드해가도록 하는 절체준비완료신호를 제공한다. 상기 코어 레지스터값은 현재의 동작상태를 나타내는 각종 플래그와 프로그램 카운터, 각종 포인터 등이 될 수 있다. 상기 신호의 제공후에 상기 제 1 프로세서 보드(300)내의 상기 CPU(302)는 로컬 경로를 디스에이블 시키기 위하여 제1로컬 버퍼(314) 및 제2로컬 버퍼(316)를 디스에이블하도록 하는 버퍼제어신호를 발생하도록 버퍼제어신호발생부(312)를 제어한다.

한편, 상기 CPU(302)가 부팅 프로그램의 수행을 완료한 후 상기 제 1프로세서 보드(300)가 초기에 스탠바이모드로 동작하도록 정해졌을 경우 상기 제 2프로세서 보드(400)내의 상기 CPU(402)는 리모트 경로를 통해 DRAM(410)의 OS 및 어플리케이션 프로그램 수행도중에 발생된 데이타를 저장할 수 있도록 제 2프로세서 보드(400)의 리모트 경로를 인에이블시킨다. 상기 제 2프로세서 보드(400)의 리모트 경로의 인에이블을 위해 상기 CPU(302)는 제 1리모트 버퍼(318)와 제 2리모트 버퍼(320)를 인에이블하는 버퍼제어신호를 버퍼제어신호 발생부(312)가 발생하도록 제어한다. 여기서 스탠바이모드로 동작하는 상기 제 1 프로세서 보드(300)내의 CPU (302)는 OS 구동없이 단순히 IPC를 통한 통신만이 가능한 상태로 동작한다.

상기와 같이 스탠바이모드로 동작하던 제 1 프로세서 보드(300)내의 상기 CPU(302)는 상기 제 2프로세서 보드(400)가 이중화 절체조건이 발생하면 IPC를 통해 절체조건원인에 대한 정보를 동시에 확인한다. 이후 상기 CPU(302)는 상기 IPC를 통해 절체준비완료신호 수신여부를 체크한다. 상기 제 2 프로세서 보드(400)로부터 IPC를 통해 컨커런트하게 저장된 제 2프로세서 보드(400)내의 CPU(402)의 코어 레지스터 값을 리드해 가라는 절체준비완료신호가 수신되면, 상기 제 1프로세서 보드(300)의 CPU(302)는 상기 신호에 따라 제 2프로세서 보드(400)내의 CPU(402)가 DRAM(301)에 저장해둔 코어 레지스터 값과, 제 2프로세서 보드(400)내의 CPU(402)가 저장해둔 OS 및 어플리케이션 프로그램 수행중 발생된 데이타를 이용하여 이전에 제 2프로세서 보드(400)내의 CPU(402)가 수행하던 OS 및 어플리케이션 프로그램을 계속하여 수행한다. 또한 CPM을 초기화하여 통신기능도 수행할 수 있도록 한다. 이와 같이 OS 및 어플리케이션 프로그램을 수행하면서 발생된 각종 데이타를 컨커런트하게 저장하고, CPM 기능을 처음부터 다시 수행한다.

상기와 같이 CPU(302)는 제 1프로세서 보드(300)의 상태에 따라 셀프 경로, 로컬 경로, 리모트 경로를 인에이블하기 위해 버퍼제어신호 발생부(312)를 제어한다. 즉, CPU(302)는 부팅시에는 셀프 경로를 인에이블하기 위해 제1,제2셀프 버퍼(306,308)를 인에이블하도록 하는 신호를 발생시키도록 버퍼제어신호 발생부(312)를 제어하고, 액티브모드로 동작할 때에는 로컬 경로를 인에이블하기 위해 제1,제2로컬 버퍼(314,316)와 제1,제2리모트 버퍼(318,320)를 인에이블하도록 하는 신호를 발생시키도록 버퍼제어신호 발생부(312)를 제어하고, 스탠바이모드로 동작할 때에는 상대 장치에 의한 리모트 경로가 인에이블되도록 하기 위해 제1,제2리모트 버퍼(318,320)만이 인에이블되도록 하는 신호는 발생시키도록 버퍼제어신호 발생부(312)를 제어한다.

그리고 시그널 체크로직부(322)는 하드웨어적으로 시그널의 주기적인 파형의 형태를 체크하는 것에 의해 경보를 검출하여 경보로직부(324)에 제공하며, 상기 경보로직부(324)가 시그널 체크로직부(322)로부터 경보검출을 수신하면, 상기 경보로직부(324)는 소프트웨어적으로도 에러상태인지를 체크할 수 있다. 그럴 경우에는 경보를 나타내는 인터럽트를 상기 경보로직부(324)는 CPU(302)로 제공한다. 상기 CPU(302)는 제 1 프로세서 보드(300)가 액티브모드로 동작중에 상기 시그널 체크로직부(322)로부터 인터럽트를 통보받으면, 절체조건발생 플래그를 세팅하고 인터럽트상태에서 리턴한다. 이후 상기 CPU(302)는 상기 CPM이 수행중인 기능을 완료하고, 상기 CPM을 디스에이블한다. 그리고 상기 CPU(302)는 절체 인터럽트 명령비트를 세팅하면 DRAM(310)과 DRAM(410)에 코어 레지스터 값을 저장한 후에 IPC를 통해 제 2프로세서 보드(400)가 상기 코어 레지스터 값을 리드해가도록 하는 절체준비완료신호를 제공한다. 그후 CPU(302)는 OS 및 어플리케이션 프로그램의 수행에 따라 발생된 데이타의 저장을 중단한다. 그리고나서 타스크를 정리하고 재부팅한 후에 스탠바이모드의 프로세서로 동작한다. 한편 상기 CPU(302)는 제 1프로세서 보드(300)가 스탠바이모드로 동작중에 IPC를 통해 액티브모드로 동작하는 상기 제 2 프로세서 보드(400)에서 절체조건이 발생하였음을 확인하면, 이후 상기 제 2 프로세서 보드(400)내의 CPU(402)로부터 절체준비완료신호가 수신되는지를 검색한다. 상기 CPU(302)가 상기 절체준비완료신호를 수신하면, 상기 제 1 프로세서 보드(300)는 상기 제 2 프로세서 보드(400)로부터 코어 레지스터 값을 전달받고, 이를 자신의 레지스터에 저장한다.

리플래쉬 제어부(330)는 버퍼(328)를 통해 제 2프로세서 보드(400)의 상태정보를 제공받아, 제 2프로세서 보드(400)가 액티브모드로 동작하는 동안 DRAM (310)의 리플래쉬를 담당한다. 또한 제 2프로세서 보드(400)내의 리플래쉬 제어부(430)의 DRAM(410) 리플래쉬 동작을 위해 CPU(302)는 초기 및 이중화 절체가 일어날 때마다 자신의 상태정보를 버퍼(326,428)를 통해 제 2프로세서 보드(400)내의 리플래쉬 제어부(430)에 제공한다.

상기 실시예에서는 액티브모드로 프로세서로 동작할 때에는 CPU가 직접 DRAM의 리플래쉬를 담당하고, 스탠바이모드로 프로세서로 동작할 때에는 리플래쉬 제어부가 DRAM의 리플래쉬를 담당하게 하였다. 또한 프로세서가 스탠바이로 동작할 때를 리플래쉬 제어부가 판단할 수 있도록 상대장치의 CPU가 리플래쉬 제어부에 상태정보를 제공하도록 하였다. 그러나 이와 달리 CPU가 표 1에 나타낸 플래그에 상태정보를 실어 상대장치의 CPU에 제공하여, 그 CPU가 제공받은 상태정보에 따라 DRAM의 리플래쉬 방식을 선택할 수 있게 할 수도 있다. 즉 CPU가 상대장치의 상태정보를 제공받아 상대장치의 상태가 액티브모드이면 리플래쉬 제어부를 통해 DRAM을 리플래쉬하고, 상대장치의 상태가 스탠바이모드이면 직접 DRAM을 리플래쉬하게 할 수 있다.

아울러 상기 DRAM의 리플래쉬의 시기와 이중화 절체시기가 비동기적이므로, 이중화 절체를 수행할 때에도 DRAM을 리플래쉬하여 리플래쉬가 필요한 시점을 얼마 안 남기고 이중화 절체를 수행하는 경우에도 정보가 유실되지 않도록 하는 것이 바람직하다.

또한 상기 실시예에서는 DRAM을 사용함에 따라 리플래쉬 절차가 요구되었으나, DRAM 대신 SRAM을 채용하는 경우에는 리플래쉬를 수행하지 않아도 된다.

비트	의 미
1	액티브 보드로 동작하는 상태
2	스탠바이 보드로 동작하는 상태
3	컨커런트 라이트 인에이블
4	컨커런트 라이트 인에이블 상태
5	전송 종료신호
6	전송 종료신호의 상태
7	보드위치식별정보
8	상대보드 탈실장정보
9	상대보드의 액티브상태정보
10	상대보드의 스탠바이상태정보
11	절체 인터럽트 명령

이제 제 1프로세서 보드(300)의 동작을 도 3a와 도 3b에 도시한 처리 흐름도를 참조하여 설명한다. 도 3a의 (500)단계에서 통신시스템에 전원이 공급되면 제 1 프로세서 보드(300)의 CPU(302)는 초기화를 수행한다. 즉 상기 CPU(302)는 롬(304)에 저장된 부팅 프로그램을 리드하여 수행함과 아울러 그 부팅 프로그램 수행시 발생되는 데이타를 셀프경로를 통해 DRAM(310)에 저장한다. 또한 상기 CPU(302)는 상기 초기화시에 제 1프로세서 보드(300)와 제 2프로세서 보드(400)간의 통신채널인 IPC의 초기화를 수행할 수 있다. 또한 상기 CPU(302)는 제 1프로세서 보드(300)의 DRAM (310)과 제 2프로세서 보드(400)의 DRAM(410)에서 컨커런트하게 데이타가 라이트되는 영역에 대해 일치화를 수행할 수 있다. 이후 CPU(302)는 (502)단계에서 제 1프로세서 보드(300)가 초기화 후에 액티브모드로 동작하도록 설정되었는지를 검색한다. 이러한 설정은 상기 표 1에 나타낸 레지스터에서 보드위치식별정보(7번 비트), 상대보드 탈실장정보(8번 비트), 상대보드의 액티브상태정보(9번 비트)를 이용하여 액티브와 스탠바이모드를 결정한 후, 액티브보드 동작상태(1번 비트)와 스탠바이보드 동작상태(2번 비트)를 각각 세팅한다. 먼저 상대보드 탈실장정보(8번 비트)를 이용할 경우를 설명한다. 상대보드가 없으면, 즉 제 2프로세서 보드(400)가 없을 경우에는 상기 제 1프로세서 보드(300)를 액티브모드로 결정한다. 여기서 보드위치식별정보(7번 비트)는 제 1 프로세서 보드(300)가 "0"으로, 제 2 프로세서 보드(400)가 "1"로 각각 표시하도록 하드웨어에 의해 결정된다. 상대보드가 있으면, 즉 제 2 프로세서 보드(400)가 있을 경우에는 후술하는 표 3의 상태표에 따라 결정한다. 표 3을 참조하면, 제 2 프로세서 보드(400)가 넌(None)상태이고, 보드위치식별정보값이 "0"이면, 상기 제 1 프로세서 보드(300)는 액티브모드로 결정한다. 제 2 프로세서 보드(400)가 넌(None)상태이고, 보드위치식별정보값이 "1"이면 일정시간, 예를 들면 약 1초 후에 다시 제 2 프로세서 보드(400)의 상태를 읽어서 여전히 넌(None)상태이면, 상기 제 1 프로세서 보드(300)를 액티브모드로 결정한다. 그러나 일정시간 후에 상기 제 2 프로세서 보드(400)의 상태가 액티브모드이면 제 1 프로세서 보드(300)는 스탠바이모드로 결정된다. 이때 CPU(302)는 제 1프로세서 보드(300)가 초기화 후에 액티브모드로 동작하도록 결정되어 있으면 (504)단계에서 CPM을 초기화하고, OS 및 어플리케이션 프로그램을 수행함과 아울러 그 OS 및 어플리케이션 프로그램 수행중 발생되는 데이타를 로컬경로와 리모트경로를 통해 DRAM(310,410)에 컨커런트하게 저장한다. 또한 CPU(302)는 DRAM(310)의 리플래쉬를 담당한다. CPU(302)는 (506)단계에서 제 1프로세서 보드(300)의 상태정보를 버퍼(326,428)를 통해 상대장치인 제2프로세서 보드(400)내의 리플래쉬 제어부(430)에 제공한다. 여기서 상기 상태정보는 제 1프로세서 보드(300)가 액티브모드로 동작하는지, 스탠바이모드로 동작하는지를 나타내는 정보가 포함된다.

이후 CPU(302)는 (508)단계에서 시그널 체크로직부(322)가 경보를 검출하여경보로직부(324)가 그에 따라 경보를 나타내는 인터럽트를 발생하는지를 검색한다. 즉, 표 2의 절체 인터럽트가 발생하였는지를 판단한다.

여기서 인터럽트의 종류는 표 2와 같다.

절체 인터럽트 종류	설 명
상대보드 탈장 인터럽트	상대보드가 쉘프에서 탈장되었을 때
상대보드 실장 인터럽트	상대보드가 쉘프에 실장되었을 때
상대보드 리셋 인터럽트	상대보드가 리셋되었을 때
상대보드 경보 인터럽트	상대보드가 경보가 발생하였을 때
자기보드 리셋 인터럽트	자기보드가 리셋되었을 때
자기보드 경보 인터럽트	자기보드가 경보가 발생하였을 때
절체 명령 인터럽트	자기보드의 절체 인터럽트 명령비트가세팅되었을 때

상대보드 액티브상태정보	상대보드 스탠바이상태정보	상태
0	0	넌(None)
0	1	스탠바이
1	0	액티브
1	1	넌(None)

이러한 인터럽트들은 상기 경보로직부(324)를 통해 CPU(302)로 통보될 수 있다. 상기와 같은 표 2의 인터럽트들중 상기 경보로직부(324)가 자기보드 경보 또는 리셋 인터럽트를 발생하면 CPU(302)는 상기 제 1 프로세서 보드가 액티브모드에서 스탠바이모드로 이중화 절체를 수행하여야 할 때로 판단한다. 이렇게 이중화 절체를 수행하여야 할 때로 판단되면 CPU(302)는 (510)단계에서 절체조건발생 플래그를 세팅하고 인터럽트에서 리턴한다. 한편 그 이외의 상대보드 리셋이나 탈실장 인터럽트에서는 상대보드에 대한 상태를 관리하고 인터럽트를 나온다. 상기 (510)단계에서 절체조건발생 플래그가 세팅되면 (512)단계에서 액티브모드로 동작하는 상기 제 1 프로세서 보드의 이중화 타스크는 CPM이 수행하고 있는 기능을 완료하고, OS에서 메모리에 할당된 것을 반납한 후, 각각의 CPM을 디스에이블한다. 이후 (514)단계에서 액티브모드로 동작하는 상기 제 1 프로세서 보드는 상기 표 1의 절체 인터럽트 명령비트를 세팅하고 (516)단계에서 상기 절체 인터럽트 명령비트의 세팅여부를 판단한다. 상기 (516)단계에서 상기 절체 인터럽트 명령비트가 세팅되면 (518)단계에서 액티브모드로 동작하는 상기 제 1 프로세서 보드내의 CPU(302)는 코어 레지스터 값을 컨커런트하게 저장한 후에 (520)단계에서 그 코어 레지스터 값을 리드하도록 하는 절체준비완료신호는 IPC를 통해 스탠바이모드로 동작하는 상기 제 2 프로세서 보드에 제공한다. 이후 CPU(302)는 (522)단계에서 상기 제 1 프로세서 보드는 컨커런트하게 저장하던 것을 중단하기 위하여 제 1 및 제 2 로컬버퍼를 디스에이블하고, 제 1 및 제 2 셀프버퍼를 인에이블한다. (524)단계에서 상기 CPU (302)는 제 1프로세서 보드(300)를 재부팅한다.

한편, (502)단계에서 상기 제 1 프로세서 보드(300)가 스탠바이모드로 설정되면, 상기 보드를 초기화하는 (526)단계를 수행한다. 스탠바이모드로 설정된 상기 제 1 프로세서 보드(300)는 IPC를 통해 액티브모드로 동작하는 상기 제 2 프로세서 보(400)내의 CPU(402)가 절체조건이 발생하였는지를 검색하는 (528)단계를 수행한다. 상기 절체조건이 발생하면, 스탠바이모드로 동작하는 상기 제 1 프로세서 보드(300)는 액티브모드로 동작하는 상기 제 2 프로세서 보드(400)로부터 절체준비완료신호가 수신되었는지를 검색하는 (530)과정을 수행한다. 상기 단계에서 상기 제 1 프로세서 보드(300)가 상기 절체준비완료신호가 수신되면, 상기 제 1 프로세서 보드(300)내의 CPU(302)는 상기 제 2 프로세서 보드(400)로부터 전송된 코어 레지스터값을 자신의 레지스터에 저장하는 (532)과정을 수행한다. 이어 상기 CPU(302)는 CPM을 초기화하도록 제어하는 (534)단계를 수행한 후, 상기 제 1 프로세서 보드(300)를 액티브모드로 전환하는 (536)과정을 수행한다.

상기와 같이 본 발명은 특징은 이중화된 프로세서 보드들중 액티브모드로 동작하는 프로세서 보드가 리셋이나 경보등에 의한 이중화 절체조건이 발생하면 액티브모드로 동작하는 상기 프로세서 보드내의 CPU는 절체조건발생 플래그를 세팅하고, 인터럽트에서 리턴한다. 이후 상기 CPU는 CPM이 수행중인 기능을 완료하고, 상기 각 CPM을 디스에이블한 후, 절체 인터럽트 명령비트를 세팅한다. 그런 다음 프로그램 시작점에 관련된 각종 포인터나 플래그, 프로그램 카운터등의 코어 레지스터 값을 스탠바이모드로 동작하는 프로세서 보드에 제공하여, 상기 스탠바이모드로 동작하는 상기 프로세서 보드가 부팅 프로그램이나, OS 부팅이나 어플리케이션 프로그램의 재시작등의 과정없이도 액티브모드로 동작하는 프로세서 보드가 수행하던 OS와 어플리케이션 프로그램을 계속하여 수행할 수 있도록 한다. 또한 상기 액티브모드로 동작하는 프로세서 보드에서 통신기능을 담당하는 CPM이 수행중인 기능을 완료하고 디스에이블된 후, 스탠바이모드로 동작하는 프로세서 보드로 이중화 절체된다. 따라서 이러한 방식으로 이중화 절체를 수행함에 따라 이중화 절체시에 소요되는 시간이 매우 줄어들 뿐만 아니라, 통신시스템에서 호의 절단없이 데이터송수신이 정상동작할 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 예를 들면 통신프로세서모듈은 상기에서 언급한 모듈이외의 모듈들이 추가될 수 있다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이, 본 발명은 통신프로세서모듈을 포함한 이중화구조의 통신시스템에 있어서, 통신장비보드의 집적화 추세에 따라 종래의 프로세서보드와는 다르게 현재의 프로세서보드에 다양하고 복잡한 기능등을 포함하고, 특히 HDLC, LAN, QMC, SAR등과 같은 CPM 모듈을을 사용하는 경우에도 이중화 라이트방식이 가능한 방법을 제공하고 있다. 따라서 데이터의 손실이나 인터럽트가 발생할 경우에도 리셋이나 장애에 의하여 절체시 서비스지연의 최소화와 가입자의 호 절단없이 절체할 수 있는 장점이 있다.

Claims

통신프로세서 모듈들을 각각 포함하는 제 1 및 제 2 프로세서 보드들을 구비하는 이중화구조의 통신시스템에서, 상기 제 1 프로세서 보드와 제 2 프로세서 보드간의 이중화 절체방법에 있어서,

상기 제 1 및 제 2 프로세서 보드들을 각각 액티브 및 스탠바이모드로 결정하는 단계와,

상기 결정된 액티브 및 스탠바이모드에서 상기 제 1 및 제 2 프로세서 보드들내의 상기 통신프로세서 모듈들을 초기화하는 단계와,

상기 액티브모드에 있는 상기 제 1 프로세서 보드내의 CPU가 프로그램의 수행시 발생되는 데이터를 상기 스탠바이모드에 있는 상기 제 2 프로세서보드내의 메모리에 저장하는 단계와,

상기 액티브모드에 있는 상기 제 1 프로세서 보드에서 상기 스탠바이 모드에 있는 상기 제 2 프로세서 보드로 절체조건이 발생하는지를 판단하는 단계 와,

상기 절체조건발생시, 상기 액티브모드에 있는 상기 제 1 프로세서보드 내의 CPU가 절체조건발생 플래그를 세팅하는 단계와,

상기 절체조건발생 플래그 세팅후, 상기 제 1프로세서보드내의 상기 통신프로세서 모듈들이 수행중인 기능을 완료하고 디스에이블하는 단계와,

상기 액티브모드에 있는 상기 제 1 프로세서보드내의 CPU가 절체 인터럽트명령비트를 세팅하는 단계와,

상기 액티브모드에 있는 상기 제 1 프로세서보드내의 CPU가 프로그램 카운터등을 나타내는 코어 레지스터값을 상기 스탠바이모드에 있는 상기 제 2 프로세서 보드로 전달하는 단계로 이루어짐을 특징으로 하는 상기 방법
제 1항에 있어서, 상기 액티브모드에 있는 상기 제 1 프로세서보드가 상기 코어 레지스터값을 상기 스탠바이모드에 있는 상기 제 2프로세서보드에 전달하고, 상기 제 2 프로세서보드에 절체준비완료신호를 통보하는 과정을 더 구비함을 특징으로 하는 상기 방법
제 1항에 있어서, 상기 통신프로세서 모듈은 직렬포트를 통하여 데이터를 전송하는 HDLC와, 어써넷을 통해 데이터를 전송하는 랜과, 시분할방식을 이용하여 E1/T1 프레임정보를 직렬포트를 통하여 전송하는 QMC와, 비동기전송방식에서 데이터 유니트를 셀단위로 분해 또는 조립하는 SAR을 포함함을 특징으로 하는 상기 방법
제 1항에 있어서, 상기 절체조건은 상기 액티브모드에 있는 상기 제 1 프로세서보드가 리셋이나 장애에 의하여 상기 보드가 정상적으로 동작하지 않는 조건임을 특징으로 하는 상기 방법
제 1항에 있어서, 상기 액티브모드에 있는 상기 제 1 프로세서보드의 상기 코어 레지스터 값은 버스를 통하여 상기 스탠바이모드에 있는 상기 제 2 프로세서 보드에 전달됨을 특징으로 하는 상기 방법
제 1항에 있어서, 상기 제 1 프로세서보드가 전원이 공급되면 상기 CPU가 부팅되고, 상시 액티브모드에 있는 상기 제 1 프로세서보드가 상기 코어 레지스터 값을 상기 스탠바이모드에 있는 상기 제 2 프로세서보드에 전달후 , 상기 제 1 프로세서보드가 재부팅되는 단계를 더 구비함을 특징으로 하는 상기 방법
제 1항에 있어서, 상기 액티브모드에 있는 상기 제 1 프로세서내의 CPU가 프로그램수행시 발생되는 데이터를 상기 제 1 프로세서보드내의 메모리와 상기 스탠바이모드에 있는 상기 제 2 프로세서보드내의 메모리에 컨커런트하게 저장하는 것을 특징으로 하는 상기 방법
제 1항에 있어서, 상기 통신프로세서 모듈은 비동기전송방식에서 데이터 유니트를 셀단위로 분해 또는 조립하는 기능을 포함함을 특징으로 하는 상기 방법