KR100236937B1 - 캐쉬 메모리를 구비한 이중화된 시스템에서의 이중화 제어방법 - Google Patents

캐쉬 메모리를 구비한 이중화된 시스템에서의 이중화 제어방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
캐쉬 메모리를 구비한 이중화된 시스템에서의 이중화 제어방법.
2. 발명이 해결하려고 하는 기술적 과제
캐쉬 메모리를 구비한 이중화된 시스템에서도 고장 발생에 의한 절체 기능을 데이타의 일치성을 유지하면서 안전하게 수행할 수 있도록 하고자 함.
3. 발명의 해결방법의 요지
동작 모드측은 데이타를 저장한 후, 캐쉬 메모리에만 변경되어 있는 데이타를 플러쉬(flush)하여 주 메모리에 저장하고, 절체 시점의 실행 상태를 포함하는 문맥과 동기 바이트를 상기 대기 모드측으로 전송하고, 대기 모드측은 수신된 동기 바이트의 정상 유무를 확인하고, 대기 모드 측의 캐쉬 메모리에 저장된 데이타를 무효화하고, 파이프 라인을 플러쉬한 후, 동작 모드측에서 수신된 문맥으로 복원하도록 함.
4. 발명의 중요한 용도
캐쉬 메모리를 구비한 이중화된 시스템에서 이중화 제어에 이용됨.

Description

캐쉬 메모리를 구비한 이중화된 시스템에서의 이중화 제어방법
본 발명은 이중화된 시스템에서의 이중화 제어방법에 관한 것으로, 특히 교환 시스템과 같은 고장 감내 실시간 시스템의 이중화와 관련하여 캐쉬 메모리를 구비한 이중화된 시스템에서의 이중화 제어방법에 관한 것이다.
일반적으로 고 신뢰성을 요구하는 시스템에서는 모듈별 혹은 시스템별로 이중화하여, 시스템에서 발생된 고장 및 결함에 대하여 신속한 고장 분리와 검출을 통해 고장 확산을 막고, 검출된 고장에 대하여 이중화 절체를 통해 복구함으로써, 서비스 중인 이용자의 모든 기능이 중단 없이 계속되도록 하고 있다.
메모리 동시 쓰기 방식에 의한 이중화 시스템에서 이중화된 양측의 데이타를 일치시키는 것은 시스템의 이중화 운용의 전제 조건이며, 이 데이타 일치성이 보장되지 않으면 사실상 시스템의 이중화 운용은 불가능하다.
일반적으로 이러한 메모리 동시 쓰기 방식을 이용하는 이중화된 시스템에서는 CPU와 캐쉬 메모리를 제어하기 위한 캐쉬 제어기를 별도로 설계하여야 하며, 그렇지 않을 경우에는 이중화된 시스템의 캐쉬 메모리에 저장된 데이타를 일치시키는 것이 불가능한 것으로 알려지고 있다.
그러므로, 이러한 이중화된 시스템에서 고속 메모리에 해당하는 캐쉬 메모리가 성능 향상의 목적으로 채택된 경우에는 이중화 제어기가 캐쉬 제어기의 영향을 최소로 받도록 하기 위하여 캐쉬 메모리를 디스에이블된(disable) 상태로 항상 운용해야 하는 문제점이 있었다.
따라서, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 캐쉬 메모리를 구비한 이중화된 시스템에서 어떠한 고장에 대하여도 감내할 수 있도록 동작(Active) 및 대기(Standby) 모드의 이중화된 프로세서를 구성하여 장애 발생시 절체를 통한 고장 복구 기능을 부가함으로써, 시스템의 신뢰도 및 운용성을 높일 수 있는 이중화된 시스템에서의 이중화 제어방법을 제공하는데 그 목적이 있다.
도 1 은 본 발명이 적용되는 교환 시스템에서의 운용 및 유지보수프로세서(OMP)의 개략적인 구성도,
도 2 는 본 발명에 따른 이중화된 시스템에서의 동기화 과정 흐름도,
도 3A 및 3B 는 본 발명에 따른 캐쉬 메모리를 구비한 이중화 시스템에서의 이중화 제어 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 운용 및 유지보수프로세서(OMP: Operation and Maintenance Processor)
11 : ATM 주 프로세서 보드(AMPA: ATM Main Processor Assembly)
12 : 중앙처리장치(CPU)
13 : 주 메모리부
14 : 주 시스템 버스부(Mbus)
15 : 이중화 제어부(MXI: Mbus Cross Interface)
16 : 주/부 시스템 버스 인터페이스부(MSI: Mbus to Sbus Interface)
17 : 부 시스템 버스부(Sbus)
18 : 부 시스템(Subsystem)
19 : 프로세서간 통신 제어 보드(SPCA: SPARC Processor Communication Assembly)
20 : ATM 정합을 위한 셀 다중화/역다중화 보드(CMDA)
21 : 저속 통신채널
22 : 이중화 제어 채널(MXI-ch)
23 : SCSI(Small Computer System Interface) 버스
24 : 이더넷(Ethernet)
상기 목적을 달성하기 위한 본 발명은, 캐쉬 메모리를 구비한 이중화된 시스템에 적용되는 이중화 제어방법에 있어서, 고장 감지에 따른 절체 시작 요구가 접수되면 동작 모드(Active) 측과 대기 모드(Standby) 측은 모든 인터럽트의 발생을 차단한 후, 상기 동작 모드측은 대기 모드로, 상기 대기 모드측은 상대측 상태를 비정상 상태로 모드를 설정하는 제 1 단계; 제 1 단계 수행 후, 상기 동작 모드측은 입출력 장치의 동기화 및 재초기화를 수행하고, 데이타를 저장한 후, 캐쉬 메모리에만 변경되어 있는 데이타를 플러쉬(flush)하여 주 메모리에 저장하고, 절체 시점의 실행 상태를 포함하는 문맥을 저장하는 제 2 단계; 상기 제 2 단계 수행 후, 저장된 문맥과 동기 바이트를 상기 대기 모드측으로 전송하고, 상기 동작 모드측은 일시 정지 상태가 되는 제 3 단계; 상기 대기 모드측은 상기 동작 모드 측으로부터 동기 바이트를 수신하면 상기 수신된 동기 바이트의 정상 유무를 확인하는 제 4 단계; 상기 제 4 단계에서 확인 결과 비정상이면 임의의 횟수 동안 동기 바이트를 재수신하고, 그 결과 동기 바이트가 비정상이면 복구를 수행한 후, 동작 모드로 초기화하는 제 5 단계; 상기 제 4 단계에서 확인 결과 정상이면 상기 대기 모드 측의 캐쉬 메모리에 저장된 데이타를 무효화하고, 파이프 라인을 플러쉬한 후, 상기 동작 모드측에서 수신된 문맥으로 복원하는 제 6 단계; 및 상기 제 6 단계 수행 후, 모드를 동작 모드로 변환한 후, 입/출력 장치의 동기화 및 재초기화와 데이타를 복원하는 제 7 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
도 1 은 본 발명이 적용되는 교환 시스템에서의 운용 및 유지보수프로세서(OMP)의 개략적인 구성도로서, 도면에서 "1"은 운용 및 유지보수프로세서(OMP: Operation and Maintenance Processor), "11" ATM 주 프로세서 보드(AMPA: ATM Main Processor Assembly), "12"는 중앙처리장치(CPU), "13"은 주 메모리부, "14"는 주 시스템 버스부(Mbus), "15"는 이중화 제어부(MXI), "16"은 주/부 시스템 버스 인터페이스부(MSI), "17"은 부 시스템 버스부(Sbus), "18"은 부 시스템(subsystem), "19"는 프로세서간 통신 제어 보드(SPCA), "20"은 ATM 정합을 위한 셀 다중화/역다중화 보드(CMDA), "21"은 저속 통신채널, "22"는 이중화 제어 채널(MXI-ch), "23"은 SCSI 버스, "24"는 이더넷(Ethernet)을 각각 나타낸다.
고 신뢰 ATM(Asynchronous Transfer Mode) 교환 시스템에서 가입자의 호 처리를 위한 주 프로세서와 교환 시스템의 운용 및 유지 보수 기능을 위한 주 프로세서(OMP)(1)들이 교환 시스템 내부의 고속 전달 망에 연결되어 전체 시스템을 형성한다.
운용 및 유지보수 프로세서(OMP)(1)는 고장 및 결함에 대비하여 이중화로 구성되어 있으며, 이중화된 ATM 주 프로세서 보드(11) 각각은 단일 모듈로서도 완전한 시스템의 형성이 가능하다.
ATM 주 프로세서 보드(11)는 호 처리 및 운용 보전 기능을 위한 중앙처리장치(12)와 캐쉬 메모리와 주 메모리부(13)를 구비하며, 캐쉬 메모리와 주 메모리부(13)는 주 시스템 버스(Mbus)(14)로 연결되어 있다. 그리고, 보조 기억 장치와의 접속과 외부 망과의 접속을 위해 부 시스템 버스(Sbus)(17)를 구비하며, 이를 통해 부 시스템(18)을 수용할 수 있도록 구성되어 있다.
또한, 주 시스템 버스(14)와 부 시스템 버스(17) 사이의 인터페이스를 위하여 주-부 시스템 버스 인터페이스부(MSI)(16)를 구비하며, 교환 시스템 내부 고속 망을 통한 프로세서간 통신 기능을 지원하기 위한 프로세서간 통신 제어 보드(SPCA)(19)는 이 부 시스템 버스(17)에 연결되어 고속 통신 제어 기능을 수행한다.
교환 시스템 내부 통신은 ATM 스위칭 기반으로 되어 있고, 여러개의 프로세서들이 연동할 수 있도록 셀을 기본 단위로 다중화 및 역다중화 기능을 수행하는 셀 다중화/역다중화 보드(CMDA: Cell Multiplexing and Demultiplexing Assembly board)(20)가 연결되어 있다.
그 외에 외부 망과의 접속을 위한 이더넷(Ethernet)(24)은 선택적으로 부 시스템(18)에 연결될 수 있다. 특히 운용 및 유지보수 프로세서(OMP)의 보조 기억 장치를 갖추는 것이 일반적인데, 이 보조 기억장치의 연결을 위하여 SCSI 버스(23)가 추가로 존재한다.
이러한 ATM 주 프로세서 보드(11)들은 이중화로 구성되어 본 발명의 소프트웨어가 탑재되어 동작한다. 그리고 이중화 제어 기능을 수행하는 이중화 제어부(MXI)(15)와 이중화된 모듈간의 고속 통신을 위한 이중화 제어 버스(MXI-bus)(22)와 이중화 상태 제어 기능을 위한 저속 통신 채널(S-ch)(21)을 통하여 본 발명은 수행된다.
도 2 는 본 발명에 따른 이중화 시스템에서 동작(Active) 및 대기(Standby) 모드의 보드간의 동기화 과정의 흐름도로서, 이는 도 1 과 같은 하드웨어 상에 동작하는 시스템 소프트웨어(예, 실시간 운영체계) 흐름의 정확성과 동작 모델의 동작 원리를 설명하기 위한 것이다.
도 2 에서 알 수 있듯이 운용 및 유지보수 프로세서는 프로세서 #1(31)과 프로세서 #2(36)로 이중화 되어 있으며, 각 프로세서는 고유한 캐쉬 메모리(32,37)와 주 메모리(34,38)를 구비한다. 그리고, 주 메모리(34,38)의 동시 쓰기 기능을 위한 고속 채널에 해당하는 이중화 제어기(35,39)를 사이에 두고 이중화된 모듈은 서로 연결되어 있다. 이러한 이중화된 시스템 구성 상에서 동작 및 대기 모드 프로세서 간의 동기화 과정은 다음과 같다.
동작 및 대기 모드 프로세서 양측의 주 메모리(34,38)에 프로그램 및 데이타가 로딩되면 메모리 동시 쓰기를 이용하여 이중화 제어기(35,39)를 통해서 주 메모리 #1(34)과 주 메모리 #2(38)의 데이타를 일치시키고, 이중화 운용을 개시한다(100).
101, 102, 103의 동작은 중앙처리장치(CPU) 및 캐쉬 제어기에 의해서 이루어지며, 이중화 운용시 성능 저하를 막기 위하여 copy-back cache로 운용할 때는 캐쉬 메모리에 쓰여진 데이타가 곧바로 주 메모리로 쓰여지지 않을 수도 있다. 이 경우 캐쉬와 주 메모리 간의 데이타 일치성은 캐쉬 메모리의 갱신 알고리즘에 의존한다. 따라서, 캐쉬 메모리의 넘침(overflow)이 발생하거나, 운영 체계가 캐쉬 메모리의 블럭 중에 더티 블럭에 대하여 강제 플러쉬(flush)를 요청하면(104) 캐쉬 메모리와 주 메모리 사이에 데이타 일치성이 유지된다. 그러나, 이중화된 시스템에서는 캐쉬 메모리 #1(32)과 캐쉬 메모리 #2(37) 간, 주 메모리 #1(34)과 주 메모리 #2(38) 간의 데이타까지도 일치하여야 동기화가 맞는다고 볼 수 있다. 만일 캐쉬 메모리 #1(32)과 주 메모리 #1(34) 간 데이타가 일치하고, 캐쉬 메모리 #1(32)과 주 메모리 #1(34)과 주 메모리 #2(38) 간의 데이타가 일치되어도(105) 캐쉬 메모리 #1(32)과 캐쉬 메모리 #2(37) 간의 데이타 일치 시점 이전에 프로세서 #1(31)과 프로세서 #2(36)의 데이타를 일치시키면 시스템의 전체 동기화는 깨지게 된다.
따라서, 본 발명은 캐쉬 메모리 #2(37)와 주 메모리 #2(38) 간(107)의 데이타 일치를 위해 이중화 절체 시에만 대기(Standby) 모드 프로세서의 캐쉬 메모리에 저장된 데이타를 무효화켜서(106) 동작 모드 프로세서에서 넘어온 데이타로 캐쉬 메모리의 데이타를 재구성하고, 프로세서 #2(36)의 상태를 프로세서 #1(31)의 상태로 일치시킨다(108).
도 3A 및 3B 는 본 발명에 따른 캐쉬 메모리를 구비한 이중화된 시스템에서의 이중화 제어 과정을 나타낸 흐름도 이다.
설명의 편의를 위해 여기서는 동작(Active) 모드 프로세서와 대기(Satndby) 모드 프로세서 측의 동작을 구분하여 설명하기로 한다.
일반적으로 운영체계의 이중화 서버에서 고장 검출이 완료되면 이중화 절체를 통한 복구가 개시된다.
동작 모드 프로세서와 대기 모드 프로세서가 저속 통신 채널 혹은 NMI 인터럽트를 통하여 절체 시작에 대한 양측의 동기화를 접수한다(301,312). 만일 여기서 상대 측과 동기화를 맞출 수 없는 단일 모듈만의 동작 모드인 경우는 이하 과정을 수행할 수 없으므로 중단된다.
양측의 절체 동기화가 맞춰진 상태면 동작 모드 프로세서와 대기 모드 프로세서는 곧바로 모든 인터럽트의 발생을 막고(302,313), 절체 과정을 양측이 별도의 흐름으로 개시한다.
먼저, 동작 모드 프로세서의 처리 과정을 살펴보면, 동작 모드 프로세서는 절체 후에는 대기 모드로 변환되어야 하므로 이를 위해 모드 변환을 수행하고(303), 입출력 장치를 비롯하여 화일 시스템이 동작 모드에서 대기 모드로 변환될 수 있도록 제반 과정을 수행하여 둔다(304). 예를 들어, 동작 모드 프로세서의 시각 및 시간을 안전한 메모리에 저장시켜 새로운 동작 모드 프로세서에서 이를 활용하여 시각 및 시간을 일치시킬 수 있도록 한다. 그리고, 기타 입출력 장치의 재 초기화를 수행하여 대기 모드로 전환 되었을 때 동작 모드 프로세서에 아무런 영향이 없도록 한다.
그런 다음, 윈도 레지스터(window register) 방식을 채용하는 SPARC CPU 제어계의 경우 CPU내의 윈도 레지스터(Window Register) 값들을 플러쉬(flush)하여 주 메모리에 저장시킨다(305). 여기서, 윈도 레지스터 방식을 사용하지 않는 인텔 및 모토롤라 CPU에서는 상기 과정을 생략할 수 있다.
그리고, 캐쉬(Cache) 메모리에만 변경되어 있는 데이타 값을 플러쉬(flush)하여 주 메모리에 저장시키고(306), 고장 발생 시점의 정확한 실행 상태를 나중에 재개할 수 있도록 실행 문맥(context)으로 저장하여 둔다(307). 여기서, 실행 문맥에는 스택 포인터(SP), 프로그램 카운터(PC), 다음 실행 카운터(NPC), 프로세서 내부 상태(PSR)와 범용 레지스터들을 포함한다.
이렇게 저장된 실행 문맥은 대기 모드의 프로세서로 이중화 제어기를 통해 고속으로 전송되고(308), 절체를 위한 일련의 과정이 성공적으로 수행되었음을 대기 모드의 프로세서로 전달함과 동시에 대기 모드 프로세서의 처리 흐름 동기화를 위해 동기 바이트를 전송한 다음(309), 타 영향이 없도록 일정 지연 후 안전하게 일시 정지(shutdown)된다(310). 이 때, 대기 모드의 프로세서에 영향을 주지 않도록 해야 하며, 이 후, 동작 모드 프로세서는 절체 이전의 대기 모드 상태로 재동작하게 된다(311).
다음, 대기 모드 프로세서의 절체 과정을 살펴보면, 모든 인터럽트 발생을 차단한 후(313), 동작 모드 프로세서, 즉 상대 측 상태를 비정상(abnormal) 상태로 설정하고(314), 대기 모드 프로세서의 CPU 내부 레지스터들은 절체 후에는 사용하지 말아야 하므로 윈도 레지스터를 리셋시킨 후(315), 동작 모드 프로세서로부터 동기 바이트가 수신되기를 기다린다.
동작 모드 프로세서로부터 동기 바이트가 수신되면(316) 수신된 동기 바이트의 정확성 유무를 확인하기 위해 가산 에러 검사(Sum check) 방식을 이용하여 검사한다(317). 검사 결과, 비정상이면 이전 동기 모드 프로세서와의 통신 지연 등의 이유로 판단하여 재시도 횟수가 임의의 임계치 값이 될 때까지 반복하고(318), 최종 타임 아웃이 발생하면 상대 측이 절체 과정을 정상적으로 수행하지 않았거나, 비정상적으로 종료한 중대한 고장이므로 처음부터 재게하는 롤백(rollback)에 의한 복구 과정을 수행하고, 동작 모드로 초기화 한다(319,320).
수신된 동기 바이트가 정상인 경우에는(317) 대기 모드 프로세서에서 이중화 연결을 단절시키고(321), 캐쉬 메모리의 일치화를 위하여 대기 모드 프로세서에서 지금까지 사용하여 온 캐쉬 메모리 데이타를 무효화시킨다(322). 이는 이후에 다시 캐쉬 메모리에 이전의 동작 모드 프로세서로부터 수신된 데이타로 채우기 위함이다.
그런 다음, 파이프 라인(pipe-line) 구조의 CPU의 경우 여기에 저장되어 있는 데이타에 의하여 새로운 동작 모드의 CPU는 운용이 불가능하기 때문에 파이프 라인의 데이타를 플러쉬(flush)하여 둔다(323).
이 후, 이전의 동작 모드 프로세서 측의 최후의 상태, 즉 안전한 메모리에 저장된 실행 문맥을 넘겨받아 이를 이용하여 복원시키고(324), 대기 모드를 동작 모드로 변경한다(325).
그런 다음, 입출력 장치의 하드웨어를 활성화 시키고, 입출력 장치의 동기화와 화일 시스템 관련 데이타의 복원 및 재초기화를 수행하고(326), 동작 모드로 수행을 재게함으로써 사용자의 서비스에 대해 중단 없이 수행한다(327).
이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.
상기와 같이 이루어지는 본 발명은, 교환 시스템과 같은 고 신뢰성을 요구하는 이중화된 시스템에서 고장 발생시에 캐쉬 메모리의 데이타 일치성을 유지하도록 하여 캐쉬 메모리를 구비한 이중화된 시스템에서도 안정적으로 절체 기능을 수행할 수 있어 시스템의 중단 없이 수행중인 사용자 서비스를 제공할 수 있는 효과가 있다.

Claims (5)

  1. 캐쉬 메모리를 구비한 이중화된 시스템에 적용되는 이중화 제어방법에 있어서,
    고장 감지에 따른 절체 시작 요구가 접수되면 동작 모드(Active) 측과 대기 모드(Standby) 측은 모든 인터럽트의 발생을 차단한 후, 상기 동작 모드측은 대기 모드로, 상기 대기 모드측은 상대측 상태를 비정상 상태로 모드를 설정하는 제 1 단계;
    제 1 단계 수행 후, 상기 동작 모드측은 입출력 장치의 동기화 및 재초기화를 수행하고, 데이타를 저장한 후, 캐쉬 메모리에만 변경되어 있는 데이타를 플러쉬(flush)하여 주 메모리에 저장하고, 절체 시점의 실행 상태를 포함하는 문맥을 저장하는 제 2 단계;
    상기 제 2 단계 수행 후, 저장된 문맥과 동기 바이트를 상기 대기 모드측으로 전송하고, 상기 동작 모드측은 일시 정지 상태가 되는 제 3 단계;
    상기 대기 모드측은 상기 동작 모드 측으로부터 동기 바이트를 수신하면 상기 수신된 동기 바이트의 정상 유무를 확인하는 제 4 단계;
    상기 제 4 단계에서 확인 결과 비정상이면 임의의 횟수 동안 동기 바이트를 재수신하고, 그 결과 동기 바이트가 비정상이면 복구를 수행한 후, 동작 모드로 초기화하는 제 5 단계;
    상기 제 4 단계에서 확인 결과 정상이면 상기 대기 모드 측에서 이중화 연결을 단절시키고, 대기 모드 측의 캐쉬 메모리에 저장된 데이타를 무효화시키며, 파이프 라인을 플러쉬한 후, 상기 동작 모드측에서 수신된 문맥으로 복원하는 제 6 단계; 및
    상기 제 6 단계 수행 후, 모드를 동작 모드로 변환한 후, 입/출력 장치의 동기화 및 재초기화와 데이타를 복원하는 제 7 단계를 포함하여 이루어진 이중화 제어방법.
  2. 제 1 항에 있어서,
    윈도 레지스터(window register) 방식을 채용하고 있는 장치의 경우 상기 동작 모드 측과 상기 대기 모드 측은 윈도 레지스터 값들을 플러쉬하여 주 메모리에 저장하는 단계를 더 포함하는 것을 특징으로 하는 이중화 제어방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 단계의 절체 시점의 실행 상태를 포함하는 문맥은,
    스택 포인터, 프로그램 카운터, 다음 실행 카운터, 프로세서 내부 상태, 그리고 범용 레지스터들을 포함하는 것을 특징으로 하는 이중화 제어방법.
  4. 제 3 항에 있어서,
    상기 제 4 단계의 수신된 동기 바이트는,
    가산 에러 검사(sum check) 방식을 이용하여 정상 유무를 확인하는 것을 특징으로 하는 이중화 제어방법.
  5. 제 4 항에 있어서,
    상기 제 5 단계의 비정상에 의한 복구 과정은 롤백(rollback)에 의해 수행되는 것을 특징으로 하는 이중화 제어방법.
KR1019970014101A 1997-04-16 1997-04-16 캐쉬 메모리를 구비한 이중화된 시스템에서의 이중화 제어방법 KR100236937B1 (ko)

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