KR100258072B1 - 동기 및 데이터 장애 검출 감시회로 장치 - Google Patents

Abstract

본 발명은 이중화 제어시스템에서의 동기 및 데이터 장애 검출을 위한 감시 회로 장치에 관한 것으로서, 감시장치를 동기 시작 및 데이터 래치 신호 발생부, 자신의 프로세서 모듈에서 발생하는 어드레스와 데이터를 저장하는 어드레스/데이터 래치부, IO버스에서 입력되는 동기 신호 및 데이터 비교 신호를 수신하는 수신부, 동기 허용 시간의 조정을 위한 내부 타이머 계수기부 및 저장된 어드레스/데이터와 IO버스로부터 수신된 어드레스/데이터를 비교하는 비교기로 구성함으로써, 고신뢰성 및 고가용성이 기본적으로 요구되는 초고속 통신망의 서버 시스템이나 고속 프로토콜 처리 시스템 및 비동기 전송모드 교환시스템 등의 제어시스템에 적용하여 프로세서 모듈의 이중화 시 비교적 저렴하고 간단하게 구현함으로 인해 시스템의 신뢰성 및 가용성을 실현할 수 있으며, 또한 이중화 구조에서 각 프로세서 모듈은 정상 동작시 공통 시스템 클럭하에서 독립적으로 정확하게 동일 동작을 수행하며, 이중화 보드간의 동기 동작은 I/O 요청이 발생할 경우에만 수행하여 정상 동작 시 이중화 보드간에 빈번한 동기 동작으로 인한 전체 시스템 성능 저하를 완화시킬 수 있으며, I/O 동작시 이중화 보드간에 데이터 비교를 수행함으로 하드웨어에 의한 장애를 감지하여 자기 진단을 수행하여 시스템의 신뢰도를 향상시키는 효과를 갖는다.

Description

동기 및 데이터 장애 검출 감시회로 장치

본 발명은 활성 및 비활성 모듈로 운용되는 이중화 제어시스템 구조에서 모듈간에 항상 동일한 시스템의 동작을 지원하고, 각 모듈들이 상대 모듈의 장애 정보를 조기 검출하여 신속히 대처하기 위해 공통 시스템 클럭을 기반으로 운용되는 이중화 제어시스템 구조에서 동기 및 데이터 장애 검출을 감시하는 장치에 관한 것이다.

고장 감내 시스템은 하드웨어 오동작, 소프트웨어 에러가 발생했을 때 주어진 임무를 계속해서 올바로 수행해 나갈 수 있도록 지원하는 시스템이다.

근래에는 전체 산업 분야의 급격한 발전은 시스템의 오동작이 과거와 다르게 치명적인 결과와 막대한 재산상의 문제를 초래시킬 수 있다.

특히 순간적으로 많은 정보를 처리해야 하는 정보 통신 분야에 있어서는 시스템이 높은 신뢰도를 갖도록 하는 일이 매우 중요한 일이라고 할 수 있다.

기존의 고장 감내 시스템과는 다르게 최근의 시스템들은 고신뢰성, 고유용성, 고안정성, 고성능 및 향상성과 호환성 등이 요구되는 시스템들이다.

기존 시스템 및 범용 컴퓨터 응용분야에서는 대부분의 경우 시스템 고장 발생시 이를 감지하여 시스템 동작을 일시 중지시키고 필요한 복구 동작을 수행한 후 시스템을 재 가동시킨다.

그러나 최근의 제어시스템에서는 시스템 고장 감시 시 시스템 동작을 가능한 중지시키지 않고 계속 유지하면서 고장 복구 동작을 동시에 수행시키는 기법들을 요구하고 있다.

이는 교환시스템과 같은 경우, 호 요청이 끊임없이 이루어지기 때문에 시스템의 일시적인 동작 중지는 교환망을 이용하는 사용자들에게 극도의 혼란을 야기시킬 수 있기 때문이다.

그러므로 고유용성과 고신뢰성, 고안정성 등을 필요로 하는 기존의 시스템에서는 고장 감내 구조로서 이중화 구조상에서 대기 여분(standby sparing) 기법을 사용하고 있다.

상기 standby sparing 기법은 크게 세 가지로 구분되는데 cold standy sparing, warm standy sparing 및 hot standby sparing 들이다.

상기 cold standy sparing 기법은 대기(standby) 상태에 있는 시스템 모듈이 동작(active) 상태 모듈의 고장 발생으로 인해 대기 상태에서 동작 상태로 상태 전환이 되기까지 전원 공급이 중단되어 있으므로 동작 상태 기능을 수행하기까지에는 다소의 시간이 걸린다.

그러므로 고유용성을 요구하는 고장 감내 시스템에는 이 기법이 적합하지 않다.

또한 상기 warm standy sparing 기법은 현재 구현의 용이성으로 인해 교환시스템에서 가장 많이 사용되고 있는 방식으로서 동작 상태 모듈이 시스템 정상 동작 시, 동기 쓰기 방식을 사용하여 그 자신의 메모리 내용과 대기 상태 모듈의 메모리 내용이 동일하도록 시스템을 동작시키기 때문에 고장 발생시에 대기 상태 모듈이 동작 상태로 전환되고, 본래의 정상 기능을 수행하게 되는데 걸리는 시간은 비교적 짧다.

그러나 고장의 종류와 정도에 따라서 다소의 데이터 손실이 발생하며 이러한 데이터 손실을 줄이기 위해서 정상 동작 중에 빈번한 로그(log) 데이터의 생성이 요구된다.

그리고 동작 상태 모듈에서 감지되지 못한 에러는 궁극적으로 전체 시스템으로 확산될 위험성을 내포하고 있다.

또한 동작 상태 모듈과 대기 상태 모듈간에 주기적인 고장 점검이 요구된다.

상기 hot standby sparing 기법에서는 시스템 내부 동작 수행시 모든 모듈이 동작 상태 모듈로 동작하므로 모든 모듈의 상태와 내용이 시스템 동기화를 통해서 항상 같도록 유지되어야 한다.

이 기법에서는 외부 시스템과의 데이터 교환시 단지 한 모듈이 마스터(master)로서 동작하게 된다.

임의의 한 시스템 모듈로부터 고장 발생시 고장 감지 즉시 고장 모듈을 시스템으로부터 제거하고 수행중이던 일을 계속 진행시킬 수 있으므로 고장 감지로부터 시스템 정상 기능 재가동까지 걸리는 시간이 극히 짧다.

또한 단일 시스템 고장으로부터의 데이터 손실이 없다는 장점도 지니고 있다.

반면에 정상 가동 중에 고장 감내 시스템 모듈간 동기화 유지와 고장으로부터 복구된 시스템 모듈의 재정상 가동 등이 해결해야 할 큰 문제점이다.

현재 개발되고 있는 대부분의 교환기들은 고장 감내 구조로서 warm standby sparing 기법을 사용하고 있으나, 그 기법에서는 동작 상태 모듈에서 감지되지 못한 에러가 전체 시스템에 확산되므로 데이터의 고신뢰성을 유지하기 위해 현재 hot standby sparing 기법을 이용한 고장 감내 시스템의 개발에 관심이 집중되고 있다.

상기 문제점을 해결하기 위해 본 발명은 활성 및 비활성 모듈로 운용되는 이중화 제어시스템 구조에서 모듈간에 항상 동일한 시스템의 동작을 지원하고, 각 모듈들이 상대 모듈의 장애 정보를 조기 검출하여 신속히 대처함으로써 고신뢰성 및 고가동성이 요구되는 통신 및 교환시스템에서 시스템 고장으로 인한 데이터 손실을 최소화하는데 그 목적이 있다.

현재 많은 고장 감내 시스템들이 개발되어 사용되고 있고, 하드웨어 가격의 하락으로 경제성 있는 상용 고장 감내 시스템들이 출현하여 여러 분야에서 활용되고 있다.

그러나 보다 나은 고장 감내 시스템에 대한 필요성이 정보화 시대의 출현과 더불어 급속히 증대하고 있으며 이에 대한 연구도 활발히 진행되고 있다.

이러한 추세에 발 맞추어 본 발명에서는 이중화 구조를 갖는 제어시스템에서의 여러 동작 사태 모듈들을 이용한 고장 감내 구조를 외부 모듈과의 통신 수단인 IObus를 기본으로 하여 구현시키는 방법을 적용함으로써, 고속의 내부 모듈과 비교적 저속의 외부 모듈간의 인터페이스 상에서 동기화 유지를 위한 최적의 설계를 구현하고 전체 시스템의 성능 저하가 최소화될 수 있는 고성능 및 고유용성과 고신뢰성 등을 유지하는 것이 목적이다.

따라서 본 발명에서는 고장 감내를 위해 이중으로 구성되어 있는 IObus는 정상 이중화 동작시 외부 I/O 모듈과 프로세서 모듈간에 데이터 교환이 이루어질 때 각 프로세서 모듈간의 동기 동작 및 고장 감지 동작을 지원하게 된다.

비교적 간단한 하드웨어로 구성되는 동기 동작 검출 및 데이터 비교기를 두어 프로세서 모듈간의 동기 제어를 클럭 단위로 수행하는 엄격한 동기 검사 방식이 아니라, 동기 검사 시간의 융통성을 갖도록 IObus 엑세스 시 프로세서 단위로 동기를 검사하도록 하고, 마스터(master)로 동작하는 모듈이 데이터 통신을 위해 IObus 상에 싣게 되는 데이터들을 master 모듈을 포함한 모든 모듈들이 자신이 IObus 상에 싣기 위해 저장한 값들과 비교하게 된다.

즉, 동기 신호 감시 및 데이터 비교 회로를 통해 이중화된 프로세서 모듈들의 동기 상태 이탈 현상 및 데이터 불일치에 의한 각 모듈내의 장애를 감지하여 즉각 자기 진단 모드로 들어가서 고장에 의한 오동작을 조기에 방지하도록 한다.

따라서 본 방식을 적용하면 프로세서 모듈의 동기화 검출을 위해 종래에 적용된 모듈 상호간 메시지 교환이나 메시지 처리 등에 필요한 소프트웨어의 오버헤드를 줄일 수 있으며, 각 프로세서 모듈의 고장 상태를 조기 발견하여 빠른 장애 처리를 지원함으로써 시스템의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명에 따른 이중화 제어시스템의 전체 구성도,

도 2는 본 발명에 따른 프로세서 모듈의 상세 구조도,

도 3은 본 발명이 적용되는 프로세서 모듈간의 master/checker 정합부 관련 블록구성도,

도 4는 본 발명에 따른 master 동작 모드 및 checker 동작 모드 중 데이터 수신부의 상세 블록구성도,

도 5는 본 발명에 따른 checker 동작 모드의 데이터 장애 및 동기 검출부의 상세 블록구성도.

<도면의 주요부분에 대한 부호의 설명>

100 : 고장 감내 코아부 110,120 : 프로세서 모듈 0,1

200 : 이중의 I/O 서브 시스템 210,220 : 디스크 서브 시스템

230,240 : I/O 컨트롤러 300,400 : I/O 버스 A, B

111,121 : 클럭 동기 제어부 112,122 : 유지보수 버스 제어부

113,123 : 정전압 제어부 114,124 : CPU 모듈부

114a : CPU 114b : 내부 캐쉬

114c : BooterROM 114d : NVRAM

114e : 메인 메모리 114f : 시스템 버스

115 : 시스템 버스/IOBus 정합부

116,117 : Master/Checker 버스트랜시버부

116a : 데이터 래치부

117a : 데이터 장애 및 동기 검출부

117b : 데이터 수신부 117c : 어드레스/데이터 래치부

117d : 동기시작 및 데이터 래치 신호 발생부

117e : 내부 타이머 계수기부

117f : 동기신호 및 데이터 비교 신호 수신부

117g : 어드레스/데이터 비교기

상기 목적을 달성하기 위해 본 발명은, 어드레스 및 데이터 스트로브를 입력받아 데이터의 장애 검출을 시작하는 동기시작 및 데이터 래치 신호 발생부와, 자신의 프로세서 모듈에서 발생하는 어드레스와 데이터를 저장하는 어드레스/데이터 래치부와, IObus로부터 입력되는 동기 신호 및 데이터 비교 신호를 수신하는 동기 신호 및 데이터 비교 신호 수신부와, 동기 허용 시간의 조정을 위한 내부 타이머 계수기부 및 저장된 어드레스/데이터와 IObus로부터 수신된 어드레스를 비교하는 어드레스 데이터 비교기를 포함하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

도 1은 본 발명에 따른 이중화 제어시스템의 전체 구성도로서, 고장 감내 코아(100) 부분과 I/O 서브시스템(200)으로 구성되어 있다.

고장 감내 코아부(100)는 2개의 프로세서 모듈(110, 120)로 구성되어 있으며, 각 프로세서 모듈들은 다른 모듈상의 같은 프로세서 작업을 정확하게 반영하여 다른 프로세서 모듈상의 각각의 프로세서와 함께 매우 엄격한 동기로 작업을 한다.

프로세서 모듈의 장애들은 IObus 정합부에서 하드웨어 비교 로직을 사용하여 검출된다.

본 구조에서는 2개의 프로세서 모듈 중 한 모듈이 master 프로세서 모듈이 되고 나머지 모듈들은 non-master 프로세서 모듈들이 된다.

Master 프로세서 모듈은 이중화 고장 감내 모듈을 구성하기 위해 시스템 클럭 라인을 통해 나머지 프로세서 모듈에 동일 클럭을 제공한다.

또한 이중화 프로세서 모듈로부터 외부 I/O 모듈로의 실제적인 데이터 전송을 책임지며, 단일 프로세서 모듈 상태를 포함한 비정상 이중화 프로세서 모듈 상태로부터 정상 이중화 프로세서 모듈 상태로의 천이시 주관적인 역할을 담당한다.

한편 프로세서 모듈들 중 한 모듈에 고장이 발생되었을 경우에는 나머지 프로세서 모듈은 split mode 상태로 천이되어 단일 프로세서 모듈로 동작될 수 있도록 필요한 조치를 취한다.

상기 조치 후에는 단일 프로세서 상태로 천이되고 이때 실제적으로 동작되는 프로세서 모듈은 master 프로세서 모듈의 기능을 갖는다.

도 2는 본 발명에 따른 프로세서 모듈(110)의 상세 구조도로서, CPU 모듈부(114), 시스템 버스/IObus 정합부(115), Master/Checker부(116, 117), 클럭 동기 제어부(111), 유지보수 버스 제어부(112) 및 정전압 제어부(113)로 구성되어 있다.

상기 CPU 모듈부(114)는 시스템 버스와 관련된 부분으로 CPU와 내부 캐쉬, 외부 캐쉬, 메인 메모리, booterROM, NVRAM(Non-Volatile RAM) 등으로 이루어진다.

상기 booterROM은 시스템 파워 온 시 부팅 프로그램을 내장하고 있으며, NVRAM은 시스템 파워 오프시에도 보존되어야 하는 데이터를 저장하고 있다.

시스템 버스/IObus 정합부(115)는 상기 CPU 모듈부(114) 내부에서 동기 방식으로 운용되어 시스템 버스와 외부 I/O 모듈과의 데이터 교환시 비동기 방식으로 운용되는 IObus간에 신호 변환을 담당하는 부분으로, 모든 시스템 버스 관련 신호들은 이 정합부를 거쳐 적절한 IObus 신호들로 바뀌게 된다.

Master/Checker부(116, 117)는 master부(116)와 checker부(117)로 나뉘어지며, master부(116)는 CPU 모듈로부터의 데이터를 IObus에 싣는 역할만을 담당한다.

Checker부(117)는 상기 master부(116)에 의해 IObus에 전달되는 데이터를 수신하여 자신이 저장한 값과 비교 검증하는 데이터 장애 및 동기 검출부(117a, 127a)와 IObus를 통해 수신된 데이터를 CPU 모듈부(114)로 전달하는 기능을 수행하는 데이터 수신부(117b, 127b)로 구성되어 본 발명이 수용되는 부분이다.

그리고 클럭 동기 제어부(111)는 클럭 생성부와 수신부로 구성되며 정상 이중화 프로세서 모듈 상태가 아닌 경우에는 각 프로세서 모듈이 자체 클럭 생성기를 통해서 클럭 신호를 제공받으나, 정상 이중화 프로세서 모듈 상태에서는 master 프로세서 모듈내의 클럭 생성기가 시스템 클럭 라인상에 신호를 제공하고, non-master 프로세서 모듈들은 자신의 클럭 수신기를 통해 시스템 클럭 라인으로부터 클럭 신호를 받아 자체 프로세서 모듈에서 사용한다.

유지보수 버스 제어부(112)는 두 이중화 프로세서 모듈간에 제어 정보 교환을 위해 사용되는 전용선으로 외부 I/O 모듈 제어 정보 전송시에도 사용된다.

이러한 제어 정보는 크게 에러 신호, 임의 프로세서 시작 및 응답 신호, 파워 오프 및 보드 대체 신호 등으로 구성된다.

정전압 제어부(113)는 시스템 전원 공급기로부터 -48VDC 전압을 제공받아 프로세서 모듈에서 사용하도록 변환시켜 주는 기능을 가지고 있다.

도 3은 본 발명이 적용되는 프로세서 모듈간의 master/checker 정합부 관련 블록구성도로서, 고장 감내 이중화 프로세서 모듈 시스템에서 프로세서 모듈과 I/O 모듈과의 통신 수단인 IObus 정합은 master와 checker의 두 동작 모드를 가지게 되는데, 시스템에서 모든 프로세서 모듈들은 인에이블된 checker 모드를 가지며, 단지 한 개만이 master 모드로 인에이블 된다.

즉 master 프로세서 모듈(116)만이 master 모드로 동작하여 정합부를 통해서 데이터를 IObus상에 싣게 되고, non-master 프로세서 모듈(126)의 master 정합부를 통해서는 데이터를 싣지 않는다.

도 4는 본 발명에 따른 master 동작 모드 및 checker 동작 모드 중 데이터 수신부의 상세 블록구성도로서, I/O 동작이 요청될 때 master 프로세서 모듈내의 master 정합부의 버스 트랜시버부(116)를 인에이블시킴으로써, 끄기 동작인 경우에는 시스템 버스/IObus 정합부(115)에 의해 전달된 어드레스, 데이터 및 어드레스 스트로브, 데이터 스트로브와 전달될 데이터에 대한 패리티 등 각종 제어 신호들을 읽기 동작인 경우에는 단지 어드레스와 각종 제어 신호만을 IObus 상에 싣게 된다.

읽기 동작에 의해 수행되는 checker 동작 모드의 데이터 수신부(117b, 127b)는 IObus를 통해 패리티 점검 기능을 갖고 있는 트랜시버부(116)를 이용하여 입력되는 데이터를 I/O 모듈로부터 수신되는 제어 신호에 의해 데이터 래치부(116a)에 래치한 후, 수신된 데이터에서 계산된 패리티와 수신된 패리티가 일치하지 않을 경우 수신 데이터를 에러로 판단하여 래치된 데이터를 클리어하고 CPU 모듈(114)로 이를 알려주며, 일치할 경우에만 래치된 데이터를 시스템 버스/IObus 정합부(115)를 통해 CPU 모듈(114)로 전달하게 된다.

도 5는 본 발명에 따른 checker 동작 모드의 데이터 장애 및 동기 검출부의 상세 블록구성도로서, I/O 동작이 요청될 때 쓰기 동작인 경우에는 모든 프로세서 모듈은 IObus 상에 있는 어드레스, 데이터와 요청된 어드레스, 데이터를 비교하고 읽기 동작인 경우에는 master는 IObus 상에 어드레스를 놓고, 모든 프로세서 모듈들은 이 어드레스와 자신이 master로 동작할 경우 IObus에 싣기 위해 CPU 모듈(114)로부터 전달받아 저장한 어드레스를 비교한다.

데이터의 장애 검출은 동기 시작 및 데이터 래치 신호 발생부(117b)에 유효 신호, 즉 어드레스 스트로브 및 데이터 스트로브가 입력이 되면 어드레스 또는 데이터를 어드레스/데이터 래치부(117c)에 저장하여 어드레스/데이터 비교기(117g)의 입력 신호로 전달하고, 다른 프로세서 모듈과의 동기 검출을 위한 수단으로 내부 타이머 계수기를 동작시키기 위해 타이머 인에이블 신호를 내부 타이머 계수기부(117c)로 전달하고, master 프로세서 모듈에서 IObus로 전달한 신호가 데이터 및 동기 신호 수신부(117f)로 입력되기를 기다린다.

데이터 및 동기 신호 수신부(117f)는 master에 의해 어드레스 또는 데이터의 입력을 알리는 신호가 수신되면, 어드레스 또는 데이터를 어드레스/데이터 비교기(117g)가 또 다른 입력으로 인식하여 비교할 수 있도록 비교기 인에이블 신호를 활성화한다.

어드레스/데이터 비교기(117g)는 활성화된 비교기 인에이블 신호를 수신하면 어드레스/데이터 래치부(117c)로부터 입력된 값과 master에 의해 IObus로부터 입력된 값을 비교하여 일치할 경우, 어떠한 장애도 발생하지 않고 원하는 정보가 제대로 I./O 모듈로 전달된 것으로 인식을 한다.

그러나 일치하지 않을 경우 데이터 장애 신호를 발생하여 프로세서 모듈들이 자기 진단을 수행할 수 있도록 지원한다.

데이터 및 동기 신호 수신부(117f)는 내부 타이머 계수기가 동작을 시작한 후, 정해진 동기 허용 시간 범위 내에 master가 IObus에 전달한 신호가 수신되면 master와 동기가 정상적으로 이루어진 것으로 판단하여, 내부 타이머 계수기의 초기값을 재 셋팅하고 타이머의 동작을 중지시킨다.

정해진 동기 허용 시간 안에 master에 의한 동기 요구 신호가 수신되지 않으면 두 모듈 사이에 동기가 이루어지지 않은 것으로 판단하여, 타이머 계수기(117e) 내부에서 발생하는 시간 초과 신호를 이용하여 내부 타이머 계수기의 초기값을 재 셋팅하여 타이머의 동작을 중지시키고, 동기 이탈 신호를 발생하여 자기 진단 수행을 할 수 있도록 지원한다.

상술한 바와 같이 구성되어 동작하는 본 발명을 고신뢰성 및 고가용성이 기본적으로 요구되는 초고속 통신망의 서버 시스템이나 고속 프로토콜 처리시스템 및 비동기 전송모드 교환시스템 등의 제어시스템에 적용하여 프로세서 모듈의 이중화 시 비교적 저렴하고 간단하게 구현함으로써, 시스템의 신뢰성 및 가용성을 실현할 수 있다.

또한 본 발명이 적용되는 이중화 구조에서 각 프로세서 모듈은 정상 동작시 공통 시스템 클럭하에서 독립적으로 정확하게 동일 동작을 수행하며, 이중화 보드간의 동기 동작은 I/O 요청이 발생할 경우에만 수행하여 정상 동작시 이중화 보드간에 빈번한 동기 동작으로 인한 전체 시스템 성능 저하를 완화시킬 수 있으며, I/O 동작시 이중화 보드간에 데이터 비교를 수행함으로써 하드웨어에 의한 장애를 감지하여 자기 진단을 수행하여 시스템의 신뢰도를 높이는 효과를 갖는다.

Claims (4)

1. 이중화 프로세서 모듈로 구성되는 제어시스템에 있어서,

   어드레스 및 데이터 스트로브를 입력받아 데이터의 장애 검출을 시작하는 동기시작 및 데이터 래치 신호 발생부와;

   자신의 프로세서 모듈에서 발생하는 어드레스와 데이터를 저장하는 어드레스/데이터 래치부와;

   IObus로부터 입력되는 동기 신호 및 데이터 비교 신호를 수신하는 동기 신호 및 데이터 비교 신호 수신부와;

   동기 허용 시간의 조정을 위한 내부 타이머 계수기부 및 저장된 어드레스/데이터와 IObus로부터 수신된 어드레스를 비교하는 어드레스 데이터 비교기를 포함하는 것을 특징으로 하는 동기 및 데이터 장애 검출 감시회로 장치.
2. 제 1 항에 있어서, 상기 동기신호 및 데이터 비교 신호 수신부는

   마스터(master)에 의해 어드레스 또는 데이터의 입력을 알리는 신호를 수신하여 어드레스 또는 데이터를 상기 어드레스/데이터 비교기가 또 다른 입력으로 인식하여 비교할 수 있도록 비교기 인에이블 신호를 활성활하는 것을 특징으로 하는 동기 및 데이터 장애 검출 감시회로 장치.
3. 제 1 항에 있어서, 상기 어드레스/데이터 비교기는

   활성화된 비교기 인에이블 신호를 수신하여 어드레스/데이터 래치부로부터 입력된 값과 마스터에 의해 IObus로부터 입력된 값을 비교하여 일치할 경우 어떠한 장애도 발생하지않고 원하는 정보가 제대로 I/O모듈로 전달된 것으로 인식을 하며,

   일치하지 않을 경우 데이터 장애신호를 발새하여 프로세서 모듈들이 자기 진단을 할 수 있도록 지원하는 것을 특징으로 하는 동기 및 데이터 장애 검출 감시회로 장치.
4. 제 1 항에 있어서, 상기 데이터 및 동기 신호 수신부는

   내부 타이머 계수기가 동작을 시작한 후 정해진 동기 허용 시간 범위 내에 마스터가 IObus에 전달한 동기 신호가 수신되면 마스터와 동기 신호가 정상적으로 이루어진 것으로 판단하여 내부 타이머 계수기의 초기값을 재 셋팅하고 타이머의 동작을 중지시키며,

   정해진 동기 허용 시간 안에 마스터에 의한 동기 요구 신호가 수신되지 않으면 두 모듈 사이에 동기가 이루어지지 않은 것으로 판단하여 타이머 계수기 내부에서 발생하는 시간 초과 신호를 이용하여 내부 타이머 계수기의 초기값을 재 셋팅하여 타이머의 동작을 중지시키고 동기 이탈 신호를 발생하여 자기진단 수행을 할 수 있도록 지원하는 것을 특징으로 하는 동기 및 데이터 장애 검출 감시회로 장치.

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