KR20020011400A - 쇼트키 바리캡 생성 방법 - Google Patents
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Abstract
본 발명은 쇼트키 바리캡(Schottky varicap)(25) 생성 방법에 관한 것으로서 (a) 에피택셜 층(12)을 반도체 기판(1) 상에 제공하는 단계와, (b) 에피택셜 층(12)의 표면의 사전결정된 영역 상에 산화물 막과 질화물 막을 포함하는 절연 막을 제공하는 단계와, (c) 폴리실리콘 층(6)을 증착하는 단계와, (d) 제 1 고열 단계를 실행하여 보호 링(a guard ring)(10)을 사전결정된 제 1 영역 주위로 확산시키는 단계와, (e) 폴리실리콘 층(6)의 사전결정된 부분을 제거하여 제 1 실리콘 질화물 막(5)을 노출시키는 단계와, (f) 적어도 제 1 산화물 막(4)을 통해 원자를 주입하여 사전결정된 바리캡 도핑 프로파일을 제공하는 단계와, (g) 제 2 고열 단계를 실행하여 바리캡 도핑 프로파일을 어닐링하고 활성화시키는 단계와, (h) 제 1 산화물 막(4)을 제거하여 노출된 영역을 제공하는 단계와, (i) 쇼트키 전극(17)을 노출된 영역 상에 제공하는 단계를 포함한다.
Description
그러한 방법은 일본 특허 제 09/275217 호로부터 알려져 있다. 알려진 방법에서는 불순물 원자를 에피택셜 층 내에 주입하여 가우시안 분포를 생성한다. 가우시안 분포의 피크 농도에 도달할 때까지 에피택셜 층의 표면을 에칭한다. 그런 다음, 쇼트키 전극을 에피택셜 층 상에 증착한다. 저항성 전극을 기판의 반대 면 상에 증착한다. 이 방법은 쇼트키 바리캡을 만들 수는 있지만 동시에 다른 구성 요소도 형성하는 집적 공정에서 사용하기에는 적합하지 않다. 더욱이, 에피택셜 층 자체를 에칭하기 때문에 손상되기 쉽고 쇼트키 전극을 증착하는 불순물이 없는표면을 얻기도 어렵다.
몇몇 응용에서는 RF 공정(RF-process)의 통합을 위해 고품질 바리캡을 사용하는 것이 필요하다. 바리캡에 대해서 예를 들면, 아래와 같은 것들, 즉 1. 바리캡을 공정에 부가함으로써 최소한의 부가적인 복잡성, 바람직하게는 1 개의 부가적 마스크만 수용할 수 있을 것,
2. 도핑 프로파일은 주어진 주파수에 대한 바리캡의 튜닝 범위 및 퀄리티 팩터 모두를 결정하기 때문에 원하는 도핑 프로파일을 바리캡 내에 완전히 자유롭게 적용할 수 있을 것,
3. 바리캡 도핑 프로파일을 만든 후에는 에피택셜 층 내로의 또 다른 확산을 피하기 위해 오래 동안 지속되는 고열 단계는 허용하지 말 것,
4. 도핑 프로파일을 다른 구성 요소에도 완전히 자유롭게 적용할 수 있을 것,
5. 바리캡 내의 역방향 바이어스 누설 전류를 낮출 것이 요구될 수 있다.
예를 들어, 미국 특허 제 5,109,256 호 제 5,583,348 호에 개시된 바와 같이 하나의 기판 상에 바이폴라 트랜지스터와 동시에 쇼트키 장벽 다이오드 생성 방법이 그러한 것으로서 알려져 있다는 것을 알 수 있다.
발명의 개요
본 발명의 목적은 바이폴라 트랜지스터 및 고밀도 캐패시터와 같은 다른 반도체 구성 요소와 함께 하나의 칩 내에 집적할 수 있는 바리캡 생성 방법을 제공하는 것이다. 기본적으로, 본 발명의 발명자는 쇼트키 바리캡을 이용하면 전술한 요구를 만족시킬 수 있다는 것을 알게 되었다. 그러므로, 본 발명은 다음의 단계, 즉 (a) 상부 표면을 갖고 제 1 도전형인 에피택셜 층을 반도체 기판 상에 제공하는 단계,
(b) 절연층을 제공하고, 그 절연층을 패터닝하여 에피택셜 층의 표면의 사전결정된 영역 상에 절연 막 - 절연 막은 사전결정된 영역 상의 에피택셜 막과 접촉하는 산화물 막과 그 산화물 막 위의 실리콘 질화물을 포함함 - 을 제공하는 단계,
(c) 제 2 도전형의 폴리실리콘 층을 증착하는 단계,
(d) 제 1 고열 단계를 실행하여 제 2 도전형의 보호 링(guard ring)을 사전결정된 제 1 영역 주위의 에피택셜 층 내로 확산시키는 단계,
(e) 폴리실리콘 층의 사전결정된 부분을 제거하여 실리콘 질화물 막을 노출시키는 단계,
(f) 적어도 산화물 막을 통해 원자를 주입하여 에피택셜 층에 사전결정된 바리캡 도핑 프로파일(varicap doping profile)을 제공하는 단계,
(g) 제 2 고열 단계를 실행하여 바리캡 도핑 프로파일을 어닐링하고 활성화시키는 단계,
(h) 산화물 막을 제거하여 에피택셜 층의 상부 표면의 노출된 영역에 사전결정된 바리캡 도핑 프로파일을 제공하는 단계,
(i) 쇼트키 전극(a Schottky electrode)을 노출된 영역 상에 제공하는 단계후속하는 단계를 포함하는 쇼트키 바리캡 생성 방법을 제공한다.
그러한 방법을 이용하여, 생성 공정 동안 보호 링과 산화물 층 및 질화물 층을 포함하는 절연층의 도포로 인해 매우 낮은 역방향 바이어스 누설 전류를 나타나도록 하는 쇼트키 바리캡을 생성할 수 있다. 질화물 층은 마지막 단계까지 에피택셜 표면 상에 여전히 남아 있고 트랜지스터 및 고밀도 캐패시터와 같은 다른 구성 요소들을 에피택셜 층 상에 생성하기 위해 필요한 플라즈마 에칭 단계와 같은 다른 공정 단계로부터 에피택셜 층을 보호할 수 있다. 따라서, 쇼트키 전극을 바리캡 성능을 매우 증진시키는 불순물이 거의 없는 에피택셜 층의 부분 상에 증착할 수 있다. 더욱이, 바리캡의 도핑 프로파일을 상당한 정도까지 제어할 수 있다. 결과적으로, 쇼트키 바리캡의 튜닝 범위 및 퀄리티 팩터를 최적으로 제어할 수 있다.
원하는 경우에는 쇼트키 바리캡이 순방향 바이어스 다이오드와 같이 동작하도록 접속될 수 있다.
하나의 칩 상에 쇼트키 바리캡 및 트랜지스터를 동시에 생성하기 위해 본 발명의 방법을 유리하게 사용할 수 있다. 그러므로, 본 발명은 다음의 단계, 즉 (a) 상부 표면을 갖고 제 1 도전형인 에피택셜 층을 반도체 기판 상에 제공하는 단계,
(b) 에피택셜 층과 접촉하는 제 1 산화물 막과 제 1 산화물 막 위의 제 1 실리콘 질화물 막을 포함하는 절연 막을 에피택셜 층의 표면의 사전결정된 제 1 영역 상에 제공하는 단계,
(c) 제 2 도전형인 폴리실리콘 층을 증착하는 단계,
(d) 에피택셜 층의 표면의 사전결정된 제 2 영역에서 폴리실리콘 층 내에개구를 제공하는 단계,
(e) 제 2 도전형의 베이스 확산 영역을 개구 아래 에피택셜 층 내에 제공하는 단계,
(f) 제 1 고열 단계를 실행하여 제 2 도전형의 보호 링을 사전결정된 제 1 영역 주위의 에피택셜 층 내로 확산시키고 사전결정된 제 2 영역에 인접한 베이스 컨택트 영역을 확산시키는 단계,
(g) 폴리실리콘 층과 전기적으로 절연되는 에미터 컨택트를 개구 내에 제공하는 단계,
(h) 폴리실리콘 층의 사전결정된 부분을 제거하여 제 1 실리콘 질화물 막을 노출시키는 단계,
(i) 적어도 제 1 산화물 막을 통해 원자를 주입하여 에피택셜 층에 사전결정된 바리캡 도핑 프로파일을 제공하는 단계,
(j) 제 2 고열 단계를 실행하여 에미터 영역을 에피택셜 층 내로 확산시키고 바리캡 도핑 프로파일을 어닐링하고 활성화시키는 단계,
(k) 제 1 산화물 막을 제거하여 에피택셜 층의 상부 표면의 노출된 영역에 사전결정된 바리캡 도핑 프로파일을 제공하는 단계,
(l) 노출된 영역 상에 쇼트키 전극을 제공하는 단계를 사용하여 하나의 칩 상에 트랜지스터와 동시에 쇼트키 바리캡을 생성하는 방법에 관한 것이다.
그러나, 고밀도 캐패시터를 동시에 갖는 쇼트키 바리캡을 생성하기 위해 본 발명을 사용할 수도 있는데, 그 방법은 (a) 상부 층을 갖고 제 1 도전형인 에피택셜 층을 반도체 기판 상에 제공하는 단계,
(b) 전술한 상부 표면의 사전결정된 제 2 영역 내에 원자를 주입하여 전술한 사전결정된 제 2 영역 내의 상기 에피택셜 층에 높은 도핑 농도를 제공하는 단계,
(c) 절연층을 제공하고 그 절연층을 패터닝하여 에피택셜 층의 표면의 사전결정된 제 1 영역 상에 제 1 절연 막 - 제 1 절연 막은 사전결정된 제 1 영역 상에서 에피택셜 막과 접촉하는 제 1 산화물 막과 그 제 1 산화물 막 위의 제 1 실리콘 질화물 막을 포함함 - 및 에피택셜 층의 표면의 사전결정된 제 2 영역 상에 제 2 절연 막 - 제 2 절연 막은 사전결정된 제 2 영역 상에서 에피택셜 층과 접촉하는 제 2 산화물 막과 그 제 2 산화물 막 위의 제 2 실리콘 질화물 막을 포함함 - 을 제공하는 단계,
(d) 제 2 도전형의 폴리실리콘 층을 증착하는 단계,
(e) 제 1 고열 단계를 실행하여 제 2 도전형의 보호 링을 사전결정된 제 1 영역 주위의 에피택셜 층 내로 확산시키는 단계,
(f) 폴리실리콘 층의 사전결정된 부분을 제거하여 제 1 실리콘 질화물 막을 노출시키는 단계,
(g) 적어도 제 1 산화물 막을 통해 원자를 주입하여 에피택셜 층에 사전결정된 바리캡 도핑 프로파일을 제공하는 단계,
(h) 제 2 고열 단계를 실행하여 바리캡 도핑 프로파일을 어닐링하고 활성화시키는 단계,
(i) 제 1 산화물 막을 제거하여 에피택셜 층의 상부 표면의 노출된 영역에사전결정된 바리캡 도핑 프로파일을 제공하는 단계,
(j) 노출된 영역 상에 쇼트키 전극을 제공하는 단계를 포함한다.
매우 유리한 실시예에서는 본 발명이 쇼트키 바리캡, 고밀도 캐패시터 및 트랜지스터를 동시에 형성하는 방법을 제공한다. 그러한 방법은 (a) 상부 표면을 갖고 제 1 도전형인 에피택셜 층을 반도체 기판 상에 제공하는 단계,
(b) 전술한 상부 표면의 사전결정된 제 2 영역 내에 원자를 주입하여 전술한 사전결정된 제 2 영역 내의 전술한 에피택셜 층에 높은 도핑 농도를 제공하는 단계,
(c) 절연층을 제공하고 그 절연층을 패터닝하여 에피택셜 층의 표면의 사전결정된 제 1 영역 상에 제 1 절연 막 - 제 1 절연 막은 사전결정된 제 1 영역 상에서 에피택셜 층과 접촉하는 제 1 산화물 막과 그 제 1 산화물 막 위의 제 1 실리콘 질화물 막을 포함함 - 및 에피택셜 층 표면의 사전결정된 제 2 영역 상에 제 2 절연 막 - 제 2 절연 막은 사전결정된 제 2 영역 상에서 에피택셜 막과 접촉하는 제 2 산화물 막과 그 제 2 산화물 막 위의 제 2 실리콘 질화물 막을 포함함 - 을 제공하는 단계,
(d) 제 2 도전형의 폴리실리콘 층을 증착하는 단계,
(e) 에피택셜 층 표면의 사전결정된 제 3 영역에서 폴리실리콘 층 내에 개구를 제공하는 단계,
(f) 제 1 고열 단계를 실행하여 제 2 도전형의 보호 링을 사전결정된 제 1 영역 주위의 에피택셜 층 내로 확산시키고 사전결정된 제 3 영역에 인접한 베이스컨택트 영역을 확산시키는 단계,
(g) 제 2 도전형의 베이스 확산 영역을 개구 아래의 에피택셜 층 내에 제공하는 단계,
(h) 폴리실리콘 층과 전기적으로 절연되는 에미터 컨택트를 개구 내에 제공하는 단계,
(i) 폴리실리콘 층의 사전결정된 부분을 제거하여 제 1 실리콘 질화물 막을 노출시키는 단계,
(j) 적어도 하나의 제 1 산화물 막을 통해 원자를 주입하여 사전결정된 바리캡 도핑 프로파일을 에피택셜 층에 제공하는 단계,
(k) 제 2 가열 단계를 실행하여 에미터 영역을 에피택셜 층 내로 확산시키고 바리캡 도핑 프로파일을 어닐링하고 활성화시키는 단계,
(l) 제 1 산화물 막을 제거하여 에피택셜 층의 상부 표면의 노출된 영역에 사전결정된 바리캡 도핑 프로파일을 제공하는 단계,
(m) 노출된 영역 상에 쇼트키 전극을 제공하는 단계를 포함한다.
트랜지스터 및 고밀도 캐패시터를 하나의 칩 상에 제공하는 방법이 실제로 알려져 있다. 알려진 방법과 비교해 보면, 하나의 부가적 마스크, 즉 사전결정된 폴리실리콘 층의 일부를 제거하여 바리캡 영역 내의 제 1 질화물 막을 노출하는 단계에서 사용되는 마스크만 필요하다.
본 발명의 일 실시예에서는 제 1 산화물 막을 통해 원자를 주입하는 단계에서 4 x 1012cm-2, 30 keV의 인 원자를 주입함으로써 사전결정된 바리캡 도핑 프로파일을 얻을 수 있고, 에피택셜 층은 5 x 1015cm-3의 비소 도핑 레벨을 갖는다. 그러한 바리캡은 1.8 GHz의 주파수에 대해 최적화되고 0 V 내지 3 V의 전압 스윙을 이용하여 범위가 약 10인 튜닝 범위를 갖는다. 퀄리티 팩터는 적어도 14이다. 이러한 본 발명의 또 다른 실시예에서는 제 1 산화물 막을 통해 원자를 주입하는 단계에서 5 x 1013cm-2, 400 keV의 인 원자, 2 x 1012cm-2, 200 keV의 인 원자 및 4 x 1012cm-2, 30 keV의 인 원자를 주입함으로써 사전결정된 바리캡 도핑 프로파일을 얻을 수 있다. 그러한 바리캡은 17 GHz의 주파수에 대해 최적화되고, 0 V 내지 3 V의 전압 스윙을 사용하여 약 3인 튜닝 범위를 갖는다. 퀄리티 팩터는 적어도 16이다.
본 발명은 다음 단계, 즉 (a) 상부 표면을 가지며 제 1 도전형인 에피택셜 층을 반도체 기판 상에 제공하는 단계와,
(b) 원자를 주입하여 에피택셜 층에 사전결정된 바리캡 도핑 포로파일을 제공하는 단계와,
(c) 쇼트키 전극을 에피택셜 층 상에 제공하는 단계를 사용하여 쇼트키 바리캡(schottky varicap)을 생성하는 방법에 관한 것이다.
본 발명은 본 발명의 보호 범위를 예시하되 이를 한정하지 않도록 의도된 몇몇 도면을 참조하여 기술할 것이다. 예를 들어, 필요하다면, 모든 도핑 프로파일 p/n은 반대의 유형일 수 있다. 보호 범위는 첨부한 청구항에 의해서만 한정된다.
도 1 내지 도 5는 npn 트랜지스터, 고밀도 캐패시터 및 쇼트키 바리캡을 동시에 생성하는 공정의 연속적 단계의 개략도,
도 6은 1.8 GHz의 주파수에 대해 최적화된 바리캡 도핑 프로파일의 제 1 실시예와 공핍 영역의 위치를 도시한 그래프,
도 7은 도 6에 따른 쇼트키 바리캡의 캐패시턴스를 인가된 전압의 함수로 도시한 그래프,
도 8은 도 6에 따른 쇼트키 바리캡의 퀄리티 팩터의 값을 인가된 전압의 함수로 나타낸 그래프,
도 9는 17 GHz 의 주파수에 대해 최적화된 바리캡 도핑 프로파일의 제 2 실시예와 공핍 영역의 위치를 도시한 그래프,
도 10은 도 9에 따른 쇼트키 바리캡의 캐피시턴스를 인가된 전압에 대한 함수로 나타낸 그래프,
도 11은 도 9에 따른 쇼트키 바리캡의 퀄리티 팩터 값을 인가된 전압의 함수로 나타낸 그래프.
도 1 내지 도 5에서는 3 개의 전자 구성 요소, 즉 바리캡(25), 고밀도 캐패시터(26) 및 npn 트랜지스터(27)를 오른쪽에서 왼쪽 방향으로 각각 도시하고 있다. 도 1 내지 도 5는 이들 3 개의 구성 요소를 동시에 생성하는 중간 생성 단계를 도시한다. 그 구성 요소들은 하나의 칩 상에 함께 존재할 수 있기 때문에, 다른 두 개의 구성 요소에 필요한 생성 단계를 주로 이용하여 본 발명에 따른 바리캡(25)을 만들 수 있다는 것은 바람직한 특징이다. 본 발명에 따라 하나의 여분의 마스크만 필요한 방식으로 이를 수행한다. 후속하는 상세한 설명에서는 3 개의 모든 구성요소가 하나의 칩 상에 위치한다고 간주한다. 그러나, 동일한 오븐 내의 상이한 실리콘 기판 상에서도 이들 구성 요소를 동시에 형성할 수 있기 때문에 이러한 것이 필수 불가결한 것은 아니다.
물론, 실리콘 외의 반도체형 기판을 대신 사용할 수 있고 다른 구성 요소를 동일한 칩 상에서 집적할 수도 있다.
고밀도 캐패시터(26) 및 트랜지스터(27)의 구조는 본래 본 기술 분야로부터 알려져 있다. 사용되는 재료 및 도핑 프로파일을 선택하는 것은 이들 구성 요소에 대해 원하는 특성에 상당히 의존하게 되는데, 이는 당업자에게 알려져 있으므로 상세히 다루지 않을 것이다. 이들 구성 요소(26, 27)는 고밀도 캐패시터 및 npn 트랜지스터의 제조와 함께 바리캡(25)의 생성을 통합할 수 있는 방법을 나타내기 위해서 사용되었을 뿐인데, 이는 본 발명의 유리한 특징이기 때문이다.
도 1은 구성 요소(25, 26, 27)의 몇 부분이 이미 형성되어 있는 최초의 단계를 도시하고 있다. 강하게 n 도핑된 매립 층(2, 2', 2'')(n++)을 실리콘 기판(1) 내에 형성한다. 이 기판(1)의 상부 상에는 종래의 기술로부터 알려진 방법을 사용하여 n 형 에피택셜 층(12)을 성장시킨다. 바리캡(25) 및 트랜지스터(27)를 형성하는 위치에서 이 에피택셜 층(12)을 약하게 도핑한다. 에피택셜 층(12)은 가령, As를 사용하여 전형적으로 1 ㎛의 두께를 가지며 5.1015cm-3의 도핑 농도를 갖는다.
후속하여, 에피택셜 층(12, 12', 12'')의 상부 표면을 국부적으로 산화시켜 산화물층(3, 3', 3'')(LOCOS)을 형성한다. 종래의 기술로부터 알려진 소정의 방법을 사용하여 이러한 단계를 다시 수행할 수 있다. 고밀도 캐패시터(26)를 형성할 곳에 n 형 원자를 주입하여 가령, 1020cm-3으로 강하게 n 도핑된 n++ 에피택셜 층(12')을 형성할 수 있다.
후속하여, 예를 들어 20 nm의 다소 얇은 산화물층을 전체 구조물 상에 성장시키고 후속하여 가령, 약 50 nm의 질화물 층을 성장시킬 수 있다. 도 1의 구조물이 존재하도록 하도록 두 층을 에칭한다. 즉, 얇은 산화물 막(4') 및 질화물 막(5')으로 고밀도 캐패시터(26)의 에피택셜 층(12') 위를 완전히 덮는다. 또한, 바리캡(25)은 자신의 에피택셜 층 표면 상의 산화물 막(4) 및 질화물 막(5)을 포함하는 2중 막을 갖지만, 이러한 이중 막(4, 5)과 LOCOS(3) 사이의 에피택셜 층 표면의 부분은 노출시킨다. 바리캡(25)의 막(4, 5)은 구성 요소의 마지막 부분은 아니지만 나중에 생성물 내에서 확산 및 에칭 마스크로 사용될 것이다. 산화물층(4, 4') 및 질화물층(5, 5')을 모두 형성하는 것은 고밀도 캐패시터(26)를 위해 필요하기 때문에 지금까지는 바리캡(25)이 여분의 단계 없이도 생성되었고 어떤 여분의 마스크도 필요하지 않다.
다음 단계에서, 도 2를 보면, 전형적으로 300 nm인 폴리실리콘 층(6)을 세 개의 모든 구성 요소(25, 26, 27) 위에 성장시킨다. 이는 고밀도 캐패시터(26) 및 트랜지스터(27) 모두를 위해 원래 필요한 것이다. 고밀도 캐패시터(26)에 있어서는 폴리실리콘 층(6)이 그 컨택트 중 하나를 형성하는 데 필요하다. 트랜지스터(27)에 있어서는 폴리실리콘 층(6)이 베이스 컨택트로서 필요하다. 3개의 모든 구성 요소(26, 27, 28)에 대해 바람직하게 p++인 억셉터 입자로 폴리실리콘 층(6)을 강하게 도핑한다. 그런 다음, 산화물층(7)을 폴리실리콘 층(6)의 상부 상에 성장시킨다. 리소그래피 공정을 사용하여, 에미터 컨택트 개구 A를 폴리실리콘 층(6) 및 산화물 층(7) 내에 형성한다.
개구 A 내의 노출된 실리콘을 산화시켜 가령, 20 nm의 얇은 실리콘 산화물층을 형성한다. 30분 동안 O2내에서 전형적으로 900℃인 고열 단계로 이 산화물층을 형성한다. 이 고열 단계는 p 형 원자를 폴리실리콘 층(6)으로부터 에피택셜 층(12)으로 확산시켜 트랜지스터(27) 내에는 베이스 컨택트를, 바리캡(25) 내에는 보호 링(10)을 형성하도록 한다. 그런 다음, 자기 정렬 L 형 스페이서(9)를 개구 A 주변에 생성한다. 이들 L 형 스페이서(9)는 당업자에게 알려진 바와 같이 전술한 바와 같은 전형적으로 두께가 20 nm인 얇은 산화물 SiO2층과 그 위의 얇은 Si3N4층을 포함한다. 따라서, L 형 스페이서(9)에 의해 둘러싸여 있고 기판 표면을 노출시키는 새로운 개구 A'가 여전히 남는다.
그런 다음에는 리소그래피 공정을 사용하여 n++ 도핑된(전형적으로 200 nm, 1021cm-3As) 제 2 폴리실리콘 층을 증착하고 에미터 컨택트(8)를 형성한다. 이러한 동일한 공정에서, 산화물층(7)을 에칭하여 산화물층(7, 9)의 나머지를 포함하는 스페이서를 통해 에미터 컨택트(8)를 베이스 컨택트로부터 분리시킨다. 이제, 트랜지스터(27)를 완성하기 위해 에미터 RTA 확산 단계만 수행하면 되는 상황만이 존재하게 된다.
도 4에 도시된 바리캡 구조(25)는 하나의 부가적인 리소그래피 마스크를 사용하여 산화물층(7)과 폴리실리콘 층(6) 모두를 먼저 에칭함으로써 획득할 수 있다. 질화물 막(5)은 여전히 손대지 않은 상태로 존재하고 매우 우수한 에칭 정지부로서 동작한다. 이러한 질화물 막(5)으로 인해, 그 아래 있는 에피택셜 실리콘 층(12)에는 에칭이 영향을 미치지 않는다. 이는 쇼트키 접합부가 형성될 곳이기 때문에 매우 바람직하다. 매우 잘 규정된 접합부를 형성하는 것을 돕는 실리콘 표면의 우수한 품질로 인해 그 특성은 국부적으로 매우 잘 알려져 있다. 이 에칭 단계는 바리캡(25)을 형성하는 데 필요한 여분의 마스크를 하나만 더 필요로 한다.
습식 에칭 단계를 이용하여 질화물 막(5)을 제거한다. 질화물 막(5)을 제거한 후에는 바리캡(25)을 위해 필요한 주입을 실시한다. 예를 들어, n 형 도핑 영역(16)을 산화물 막(4) 아래 형성한다. 이러한 단계는 산화물 막(4)을 통해 그 아래에 있는 여전히 불순물이 없는 에피택셜 실리콘층(12) 내로 도너 원자를 주입함으로써 수행할 수 있다. 또 다른 실시예에서는 질화물 막(5)을 제거하기에 앞서 즉, 질화물 막(5) 및 산화물 막(4)을 통해 도너 원자를 주입한다.
그런 다음에는 전형적으로 1,050 ℃에서 10초 동안 짧은 에미터 RTA 확산 단계를 수행하여 트랜지스터(27)의 에미터(18)를 형성한다. 또한, 이 단계는 바리캡 도핑 프로파일을 어닐링하고 활성화시킨다.
도 5에 도시된 바와 같이 습식 화학 에칭 단계를 이용하여 얇은 산하물 막(4)을 제거하고 후속하여 노출된 모든 실리콘을 실리사이드화시켜 실리사이드 층(17)을 전체 칩 표면 상에 제공한다. 실리사이드 층(17)은 바람직하게 PtSi로이루어지지만 그 대신에 다른 실리사이드를 선택할 수도 있다.
PtSi(17) 및 n 형 영역(16)은 쇼트키 바리캡 구조물(25)을 형성할 것이다. 바리캡 구조물 내의 n 형 영역(16)은 에피택셜 층(12)의 표면 상에 cm3당 1017미만의 캐리어 농도를 갖는다. 더 높은 농도에서 이 영역과 PtSi 층 사이에 쇼트키 접합을 형성하는 것은 매우 어렵거나 불가능하여, 쇼트키 컨택트 대신에 저항성 컨택트를 초래할 것이다.
본 발명에 대한 부수적 효과로서 트랜지스터(27)의 베이스 및 에미터 폴리실리콘 컨택트(6, 8)도 PtSi 층(17)으로 덮힌다는 것을 알 수 있다. 이는 베이스 및 에미터 기생 직렬 저항을 줄일 것이기 때문에 이롭다.
바리캡(25)의 도핑 프로파일의 형성은 설계 특성에 상당히 의존한다. 도 6은 1.8 GHz 주변의 주파수를 갖는 신호에 의해 사용하고 전압 스윙 0V 내지 3V를 이용한 튜닝 범위 및 적어도 14의 퀄리티 팩터를 갖도록 설계된 바리캡(25)에 대한 도핑 프로파일을 도시한다. 그러한 설계 특성은 도 6에 도시된 바와 같이 4 x 1012cm-2, 30 keV 인 원자를 주입하고 약 1016cm-3(예를 들어, 5 x 1015cm-3비소로 도핑된)의 에피택셜 층 배경 도핑 레벨을 가짐으로써 얻을 수 있다.
도 7 및 도 8은 도 6의 도핑 프로파일을 갖는 바리캡(25) 양단의 전압에 따른 1015Farad/㎛2에서의 캐피시턴스 및 퀄리티 팩터의 값을 각각 도시한다.
더 높은 주파수에 대해서, 더 넓은 튜닝 범위 및 높은 퀄리티 팩터를 갖는바리캡을 설계하는 것은 더욱 어렵다. 도 9는 17 GHz의 바리캡 주파수에 대한 도핑 프로파일을 도시하고 있다. 이 프로파일은 도 9에 도시된 바와 같이 3 가지의 인 주입 단계, 즉 표면 근처의 고농도 n 형 층을 제공하는 4 x 1012cm-2, 30 keV 인 주입 단계, 더 깊이 위치한 n 형 층을 제공하는 2 x 1012cm-2, 200 keV의 인 주입 단계 및 높은 피크의 더 깊은 n 형 층을 제공하는 5 x 1013cm-2, 400 keV의 인 주입 단계로 이루어진다.
도 9의 프로파일에 의해 얻을 수 있는 튜닝 범위는 0 V 내지 3 V 범위 내에서 3.25이고(도 10), 퀄리티 팩터는 적어도 16이다(도 11).
Claims (14)
- (a) 상부 표면을 갖고 제 1 도전형인 에피택셜 층(12)을 반도체 기판(1) 상에 제공하는 단계와,(b) 절연층을 제공하고 상기 절연층을 패터닝하여 상기 에피택셜 층(12)의 상기 표면의 사전결정된 영역 상에 절연 막 - 상기 절연 막은 상기 사전결정된 영역 상의 에피택셜 막(12)과 접촉하는 산화물 막(4)과 상기 산화물 막(4) 위의 실리콘 질화물 막(5)을 포함함 - 을 제공하는 단계와,(c) 제 2 도전형의 폴리실리콘 층(6)을 증착하는 단계와,(d) 제 1 고열 단계를 실행하여 상기 제 2 도전형의 보호 링(a guard ring)(10)을 상기 사전결정된 제 1 영역 주위의 상기 에피택셜 층(12) 내로 확산시키는 단계와,(e) 상기 폴리실리콘 층(6)의 사전결정된 부분을 제거하여 상기 실리콘 질화물 막(5)을 노출시키는 단계와,(f) 적어도 상기 산화물 막(4)을 통해 원자를 주입하여 상기 에피택셜 층에 사전결정된 바리캡 도핑 프로파일(varicap doping profile)을 제공하는 단계와,(g) 제 2 고열 단계를 실행하여 상기 바리캡 도핑 프로파일을 어닐링하고 활성화시키는 단계와,(h) 상기 산화물 막(4)을 제거하여 상기 에피택셜 층(12)의 상기 상부 표면의 노출된 영역에 상기 사전결정된 바리캡 도핑 프로파일을 제공하는 단계와,(i) 쇼트키 전극(Schottky electrode)(17)을 상기 노출된 영역 상에 제공하는 단계를 포함하는 쇼트키 바리캡(Schottky varicap)(25) 생성 방법.
- 제 1 항에 있어서,상기 쇼트키 전극은 금속 실리사이드로 구성되는쇼트키 바리캡 생성 방법.
- 제 2 항에 있어서,상기 금속 실리사이드는 PtSi인쇼트키 바리캡 생성 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 사전결정된 바리캡 도핑 프로파일은 단계 (b)에서 4 x 1012cm-2, 30 keV의 인 원자를 주입함으로써 얻을 수 있고,상기 에피택셜 층은 5 x 1015cm-3의 비소 도핑 레벨을 갖는쇼트키 바리캡 생성 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 사전결정된 바리캡 도핑 프로파일은 단계 (b)에서 5 x 1013cm-2, 400 keV의 인 원자, 2 x 1012cm-2, 200 keV의 인 원자 및 4 x 1012cm-2, 30 keV의 인 원자를 주입함으로써 얻을 수 있는쇼트키 바리캡 생성 방법.
- 하나의 기판 상의 트랜지스터(27)와 쇼트키 바리캡(25)을 동시에 생성하는 방법에 있어서,(a) 상부 표면을 갖고 제 1 도전 형인 에피택셜 층(12)을 반도체 기판(1) 상에 제공하는 단계와,(b) 상기 에피택셜 층(12)과 접촉하는 제 1 산화물 막(4)과 상기 제 1 산화물 막 위(4)의 제 1 실리콘 질화물 막(5)을 포함하는 절연 막을 상기 에피택셜 층(12)의 상기 표면의 사전결정된 제 1 영역 상에 제공하는 단계와,(c) 제 2 도전형인 폴리실리콘 층(6)을 증착하는 단계와,(d) 상기 에피택셜 층(12)의 상기 표면의 사전결정된 제 2 영역에서 상기 폴리실리콘 층(6) 내에 개구(A)를 제공하는 단계와,(e) 제 1 고열 단계를 실행하여 상기 제 2 도전형의 보호 링(10)을 상기 사전결정된 제 1 영역 주위의 상기 에피택셜 층(12) 내로 확산시키고 상기 사전결정된 제 2 영역에 인접한 베이스 컨택트 영역(14)을 확산시키는 단계와,(f) 제 2 도전형의 베이스 확산 영역(15)을 상기 개구(A) 아래의 상기 에피택셜 층(12) 내에 제공하는 단계와,(g) 상기 폴리실리콘 층(6)과 전기적으로 절연되는 에미터 컨택트(8)를 상기 개구(A) 내에 제공하는 단계와,(h) 상기 폴리실리콘 층(6)의 사전결정된 부분을 제거하여 상기 제 1 실리콘 질화물 막(5)을 노출시키는 단계와,(i) 적어도 상기 제 1 산화물 막(4)을 통해 원자를 주입하여 상기 에피택셜 층에 사전결정된 바리캡 도핑 프로파일을 제공하는 단계와,(j) 제 2 고열 단계를 실행하여 에미터 영역(18)을 상기 에피택셜 층(12) 내로 확산시키고 상기 바리캡 도핑 프로파일을 어닐링하고 활성화시키는 단계와,(k) 상기 제 1 산화물 막(4)을 제거하여 상기 에피택셜 층(12)의 상기 상부 표면의 노출된 영역에 상기 사전결정된 바리캡 도핑 프로파일을 제공하는 단계와,(l) 상기 노출된 영역 상에 쇼트키 전극(17)을 제공하는 단계를 포함하는 쇼트키 바리캡 생성 방법.
- 제 6 항에 있어서,상기 사전결정된 바리캡 도핑 프로파일은 단계 (j)에서 4 x 1012cm-2, 30 keV의 인 원자를 주입함으로써 얻을 수 있고,상기 에피택셜 층은 5 x 1015cm-3의 비소 도핑 레벨을 갖는쇼트키 바리캡 생성 방법.
- 제 6 항에 있어서,상기 사전결정된 바리캡 도핑 프로파일은 단계 (j)에서 5 x 1013cm-2, 400 keV의 인 원자, 2 x 1012cm-2, 200 keV의 인 원자 및 4 x 1012cm-2, 30 keV의 인 원자를 주입함으로써 얻을 수 있는쇼트키 바리캡 생성 방법.
- 고밀도 캐패시터(26)와 쇼트키 바리캡(25)을 동시에 생성하는 방법에 있어서,(a) 상부 층을 갖고 제 1 도전형인 에피택셜 층(12)을 반도체 기판(1) 상에제공하는 단계와,(b) 상기 상부 표면의 사전결정된 제 2 영역 내에 원자를 주입하여 상기 사전결정된 제 2 영역 내의 상기 에피택셜 층에 높은 도핑 농도를 제공하는 단계와,(c) 절연층을 제공하고 상기 절연층을 패터닝하여 상기 에피택셜 층(12)의 상기 표면의 사전결정된 제 1 영역 상에 제 1 절연 막 - 상기 제 1 절연 막은 상기 사전결정된 제 1 영역 상에서 상기 에피택셜 막(12)과 접촉하는 제 1 산화물 막(4)과 상기 제 1 산화물 막(4) 위의 제 1 실리콘 질화물 막(5)을 포함함 - 및 상기 에피택셜 층(12)의 상기 표면의 상기 사전결정된 제 2 영역 상에 제 2 절연 막 - 상기 제 2 절연 막은 상기 사전결정된 제 2 영역 상에서 상기 에피택셜 막(12)과 접촉하는 제 2 산화물 막(4')과 상기 제 2 산화물 막(4') 위의 제 2 실리콘 질화물 막(5')을 포함함 - 을 제공하는 단계와,(d) 제 2 도전형의 폴리실리콘 층(6)을 증착하는 단계와,(e) 제 1 고열 단계를 실행하여 상기 제 2 도전형의 보호 링(10)을 상기 사전결정된 제 1 영역 주위의 상기 에피택셜 층(12) 내로 확산시키는 단계와,(f) 상기 폴리실리콘 층의 사전결정된 부분을 제거하여 상기 제 1 실리콘 질화물 막(5)을 노출시키는 단계와,(g) 적어도 상기 제 1 산화물 막(4)을 통해 원자를 주입하여 상기 에피택셜 층에 사전결정된 바리캡 도핑 프로파일을 제공하는 단계,(h) 제 2 고열 단계를 실행하여 상기 바리캡 도핑 프로파일을 어닐링하고 활성화시키는 단계와,(i) 상기 제 1 산화물 막(4)을 제거하여 상기 에피택셜 층(12)의 상기 상부 표면의 노출된 영역에 상기 사전결정된 바리캡 도핑 프로파일을 제공하는 단계와,(j) 상기 노출된 영역 상에 쇼트키 전극(17)을 제공하는 단계를 포함하는 쇼트키 바리캡 생성 방법.
- 제 9 항에 있어서,상기 사전결정된 바리캡 도핑 프로파일은 단계 (g)에서 4 x 1012cm-2, 30 keV의 인 원자를 주입함으로써 얻을 수 있고,상기 에피택셜 층은 5 x 1015cm-3의 비소 도핑 레벨을 갖는쇼트키 바리캡 생성 방법.
- 제 9 항에 있어서,상기 사전결정된 바리캡 도핑 프로파일은 단계 (g)에서 5 x 1013cm-2, 400 keV의 인 원자, 2 x 1012cm-2, 200 keV의 인 원자 및 4 x 1012cm-2, 30 keV의 인 원자를 주입함으로써 얻을 수 있는쇼트키 바리캡 생성 방법.
- 하나의 칩 상에 트랜지스터(27) 및 고밀도 캐패시터와 동시에 쇼트키 바리캡(25)을 생성하는 방법에 있어서,(a) 상부 표면을 갖고 제 1 도전형인 에피택셜 층(12)을 반도체 기판(1) 상에 제공하는 단계와,(b) 상기 상부 표면의 사전결정된 제 2 영역 내에 원자를 주입하여 상기 사전결정된 제 2 영역 내의 상기 에피택셜 층에 높은 도핑 농도를 제공하는 단계와,(c) 절연층을 제공하고 상기 절연층을 패터닝하여 상기 에피택셜 층(12)의 상기 표면의 사전결정된 제 1 영역 상에 제 1 절연 막 - 상기 제 1 절연 막은 상기 사전결정된 제 1 영역 상에서 상기 에피택셜 층(12)과 접촉하는 제 1 산화물 막(4)과 상기 제 1 산화물 막 위(4)의 제 1 실리콘 질화물 막(5)을 포함함 - 및 상기 에피택셜 층(12)의 상기 표면의 사전결정된 제 2 영역 상에 제 2 절연 막 - 상기 제 2 절연 막은 상기 사전결정된 제 2 영역 상에서 상기 에피택셜 막(12)과 접촉하는 제 2 산화물 막(4')과 상기 제 2 산화물 막(4') 위의 제 2 실리콘 질화물 막(5')을 포함함 - 을 제공하는 단계와,(d) 제 2 도전형의 폴리실리콘 층(6)을 증착하는 단계와,(e) 상기 에피택셜 층(12)의 상기 표면의 사전결정된 제 3 영역에서 상기 폴리실리콘 층(6) 내에 개구(A)를 제공하는 단계와,(f) 제 1 고열 단계를 실행하여 상기 제 2 도전형의 보호 링(10)을 상기 사전결정된 제 1 영역 주위의 상기 에피택셜 층(12) 내로 확산시키고 상기 사전결정된 제 3 영역에 인접한 베이스 컨택트 영역(14)을 확산시키는 단계와,(g) 제 2 도전형의 베이스 확산 영역(15)을 상기 개구(A) 아래의 상기 에피택셜 층(12) 내에 제공하는 단계와,(h) 상기 폴리실리콘 층(6)과 전기적으로 절연되는 에미터 컨택트(8)를 상기 개구(A) 내에 제공하는 단계와,(i) 상기 폴리실리콘 층(6)의 사전결정된 부분을 제거하여 상기 제 1 실리콘 질화물 막(5)을 노출시키는 단계와,(j) 적어도 상기 제 1 산화물 막(4)을 통해 원자를 주입하여 사전결정된 바리캡 도핑 프로파일을 상기 에피택셜 층에 제공하는 단계와,(k) 제 2 고열 단계를 실행하여 에미터 영역(18)을 상기 에피택셜 층(12) 내로 확산시키고 상기 바리캡 도핑 프로파일을 어닐링하고 활성화시키는 단계와,(l) 상기 제 1 산화물 막(4)을 제거하여 상기 에피택셜 층(12)의 상기 상부 표면의 노출된 영역에 상기 사전결정된 바리캡 도핑 프로파일을 제공하는 단계,(m) 상기 노출된 영역 상에 쇼트키 전극(17)을 제공하는 단계를 포함하는 쇼트키 바리캡 생성 방법.
- 제 12 항에 있어서,상기 사전결정된 바리캡 도핑 프로파일은 단계 (j)에서 4 x 1012cm-2, 30 keV의 인 원자를 주입함으로써 얻을 수 있고,상기 에피택셜 층은 5 x 1015cm-3의 비소 도핑 레벨을 갖는쇼트키 바리캡 생성 방법.
- 제 12 항에 있어서,상기 사전결정된 바리캡 도핑 프로파일은 단계 (j)에서 5 x 1013cm-2, 400 keV의 인 원자, 2 x 1012cm-2, 200 keV의 인 원자 및 4 x 1012cm-2, 30 keV의 인 원자를 주입함으로써 얻을 수 있는쇼트키 바리캡 생성 방법.
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