KR20020011325A - 반도체장치 및 그의 제조방법 - Google Patents

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나카니시히로유키
모리카쓰노부
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

본 발명에 따른 반도체장치는 일단이 전극 패드와 전기적으로 접속된 주도체층, 상기 주도체층상에 개구부를 갖는 절연층, 개구부를 통하여 상기 주도체층과 전기적으로 접속된 돌기전극을 갖는 반도체장치에 있어서, 개구부로부터 돌출된 주도체층상에, 주도체층과 돌기전극 사이에 개재된 금속층을 갖고 있다. 이것에 의해, 개구부로부터 돌출한 주도체층상에 금속층을 갖고 있기 때문에 금속층이 돌기전극을 구성하는 금속과 합금층을 형성하며, 금속층이 돌기전극에 취입되어도 절연층과 주도체층 사이에 공극이 생기지 않아 공극으로의 수분의 응집을 방지할 수 있어 높은 접속신뢰성을 확보할 수 있는 반도체장치를 제공할 수 있다.

Description

반도체장치 및 그의 제조방법{Semiconductor device and manufacturing method of same}
본 발명은 외부 접속용 돌기전극을 재배치하는 구조를 갖는 반도체장치에 관한 것이고, 특히 돌기전극에 접하는 층을 습윤성이 우수한 금속으로 형성하여도 신뢰성의 저하를 방지할 수 있는 반도체장치 및 그의 제조방법에 관한 것이다.
전자 디바이스는 외부 배선과의 전기적 접속을 위하여 패드가 형성되어 있지만, 그 패드의 형성위치는 LSI 칩의 실장방법의 차이에 따라 상이하기 때문에 패드의 형성 위치 및 레이아웃은 실장방법에 적합한 위치에 결정될 필요가 있다. 그러나 이것은 제품을 다품종화시켜 제품의 관리가 번잡하고 경비가 증대되며, 그 결과 제품의 가격이 높아진다. 여기서, LSI 칩의 패드를 소정 위치에 형성하면 패드 위치를 재배치하는 것에 의해 LSI 칩의 실장방법이 상이하여도 동일한 LSI 칩을 이용할 수 있는 패드 재배치 구조가 제안되었다.
예컨대 일본 특개평 10-261663호 공보(공개일 1998년 9월 29일)에 개시된 구조에서는 도 9에 도시한 바와 같이, 반도체 기판(101)상에는 소자(도시되지 않음) 및 전극 패드(102)가 형성되어 있다. 또한 반도체 기판(101)상에는 전극 패드(102)를 피복하도록 제1 보호 절연막(103)이 형성되어 있다. 제1 보호절연막(103)에는 전극 패드(102)를 노출시키는 제1 개구부(103a)가 형성되어 있다. 제1 보호절연막(103)상에는 금속층(104), 주도체층(105) 및 최상층(106)으로 구성되는인출배선(109)이 배치되어 있다. 최상층(106)상 및 인출배선(109)의 측면부에는 최상층(106)상에 제2 개구부(107a)를 갖는 제2 보호절연막(107)이 형성되어 있다. 제2 개구부(107a)로부터 노출된 인출배선(109) 영역은 패드로서 사용된다. 이 영역상에는 Sn-Pb 땜납으로된 범프(108)가 형성되어 있다.
인출배선(109)의 일단은 전극 패드(102)에 접속되어 있다. 인출배선(109)은 전극 패드(102)로부터 멀리 떨어진 영역을 갖는다. 이 영역의 일부는 패드로서 제2 개구부(107a)로부터 노출되어 있다. 또한 주도체층(105)은 Cu 등의 도전율이 높은 금속으로 형성되어 있고, 최상층(106)은 Pd, Pt, Ro 등의 백금족 금속으로 형성되어 있다.
제조방법으로서는 먼저 전극 패드(102)가 형성된 반도체 기판(101)상에 제1 보호절연막(103)을 형성한다. 제1 보호절연막(103)에는 전극 패드(102)를 노출하도록 제1 개구부(103a)를 형성한다. 제1 개구부(103a)내 및 제1 보호절연막(103)상에는 스퍼터링, 증착법 등에 의해 금속층(104)을 형성한다. 이어 상기 금속층(104)상에는 레지스트를 도포한다. 상기 레지스트를 노광, 현상시키는 것에 의해 인출배선(109)이 형성되는 영역을 형성하도록 레지스트에 개구부를 설치한다.
레지스트의 개구부내에는 동 등의 금속에 의한 전해 도금 등의 처리를 실시하는 것에 의해 주도체층(105)을 형성한다. 주도체층(105) 상면 전체에는 주도체층(105)과 동일한 성막법으로 백금족 금속을 성막하는 것에 의해 최상층(106)을 형성한다. 그후 레지스트를 용매에 의해 박리한다. 또한 주도체층(105) 및 최상층(106)을 마스크로하여 산 또는 알칼리의 에칭액에 의해 금속층(104)을 제거한다. 이어 인출배선(109)의 상면 및 측면에 폴리이미드 등에 의해 제2 보호절연막(107)을 형성한다. 최상층(106)의 상면의 일부를 노출시키는 것에 의해 제2 보호절연막(107)에 패터닝하는 것에 의해 제2 개구부(107a)를 형성한다. 이 제2 개구부(107a)로부터 노출된 영역에 외부 접속용의 단자로서 Sn-Pb 땜납으로된 범프(108)를 형성한다.
그러나, 상기 종래 구조에서는 이하와 같은 문제가 있다.
Sn-Pb 땜납에서는 땜납 습윤성 시험을 실시한 결과, 표면이 백금족 금속인 Pd로된 샘플보다도 표면이 Au로된 샘플 쪽이 양호한 습윤성을 갖는 것이 확인되었다.
땜납 습윤 시험의 순서로서는 시험 샘플을 수지계 플라스크에 5초간 침지한다. 이어 230℃로 보호한 땜납욕에 5초간 침지시킨 후 알코올 세정한다. 이어 스테레오 현미경(20배)으로 납 표면을 관찰한다.
그 결과, 판정은 표면이 Pd로된 샘플은 납 표면의 92% 이상이 땜납으로 피복되어 있는 Grade3이었지만, 표면이 Au로된 샘플은 납 표면의 98% 이상이 땜납으로 피복되어 있는 Grade5이었다.
상기 구조에서는, 최상층(106)이 백금족 금속으로부터 형성되어 있기 때문에 Sn-Pb 땜납 등의 Sn을 주성분으로 하는 금속으로된 샘플(108)은 최상층(106)과 범프(108)의 접합부에서 습윤성은 양호하지 않다. 이 때문에 반도체 장치에서 범프(108)를 외부접속용 단자로서 설치한 구조에서는 양호한 접속신뢰성을 확보할 수 없다. 따라서 최상층(106)의 재료로서는 Sn-Pb 땜납의 습윤성을 보다 양호하게하는 금속으로 할 필요가 있다.
한편, 백금족 금속 대신 Au와 조합하는 것에 의해 Sn-Pb 땜납은 우수한 습윤성을 가지지만, 이 조합은 이하와 같은 문제도 발생한다.
예컨대 IC 웨이퍼상에 Cu 배선을 형성하고 배선전체에 Au 도금을 실시한다. 그위에 보호절연막을 형성하고, 외부접속용의 단자를 형성하는 배선의 영역상의 보호절연막에 개구부를 설치하고 그 개구부에 Sn-Pb 땜납으로된 범프를 형성한다. 이 경우, Au상에서 Sn-Pb 땜납의 습윤성이 우수하기 때문에 Sn-Pb 땜납이 형성된 근방의 Au도 Sn-Pb 땜납중에 취입되는 현상이 생긴다. 따라서 Sn-Pb 땜납 근방의 Au와 보호절연막이 접하는 면에는 공극이 생기고, 이 공극에 수분의 응집이 생긴다. 그에 의해 반도체장치의 접속신뢰성을 크게 저하시키는 한편, Sn-Pb 땜납은 땜납 습윤성이 양호하기 때문에 근방으로부터 Au를 과도하게 취입하므로 취약하게된다.
본 발명은 상기 사정을 감안한 것으로, 그 목적은 습윤성이 양호한 금속을 사용하여 외부접속용 단자의 양호한 접속신뢰성을 확보하면서 외부접속용 단자근방에 공극이 생기는 것에 의한 접속신뢰성의 저하를 방지할 수 있는 반도체 장치를 제공하는 것에 있다.
도 1은 본 발명의 실시예 1에 관한 반도체장치의 요부의 구조를 도시하는 단면도,
도 2a 내지 도 2f는 상기 반도체장치를 제조하는 공정을 도시하는 공정도,
도 3a 내지 도 3c는 상기 반도체장치를 제조하는 다른 공정의 일부를 도시하는 공정 흐름도,
도 4는 본 발명의 실시예 2에 따른 반도체장치의 요부의 구조를 도시하는 단면도,
도 5a 내지 도 5f는 상기 반도체장치를 제조하는 공정을 도시하는 공정 흐름도,
도 6은 본 발명의 실시예 2에 관한 다른 반도체장치의 요부의 구조를 도시하는 단면도,
도 7a 내지 도 7c는 상기 반도체장치를 제조하는 공정을 도시하는 공정 흐름도,
도 8a 내지 도 8d는 상기 반도체장치를 제조하는 다른 공정을 예시하는 공정 흐름도,
도 9는 종래의 반도체장치의 요부의 구조를 도시하는 단면도.
본 발명의 목적은 습윤성이 양호한 금속을 외부접속용 단자로서 이용한 경우에도 외부접속용 단자 근방에 공극에 기인한 접속신뢰성의 저하를 방지할 수 있는 반도체장치 및 그의 제조방법을 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체장치는 일단이 전극 패드와 전기적으로 접속된 주도체층, 주도체층상에 개구부를 갖는 절연층 및 개구부를 통하여 주도체층과 전기적으로 접속된 돌기전극을 갖는 반도체장치에 있어서, 개구부로부터 노출된 주도체층상에 주도체층과 돌기전극 사이에 개재하는 금속층을 갖고 있다.
상기 구성에 의하면, 개구부로부터 노출된 주도체층상, 요컨대 주도체층과 돌기전극 사이에 금속층을 갖는 것에 의해 상기 금속층이 돌기전극을 구성하는 금속에 대하여 도포성이 양호하고, 돌기전극을 구성하는 금속중에 확산하여 취입된 경우에도 절연층과 주도체층 사이에 공극이 생기지 않는다. 이에 의해 접속불량의 원인으로되는 절연층과 주도체층 간에 생긴 공극 부분으로의 수분의 응집을 방지하여 높은 접속신뢰성을 확보할 수 있는 반도체장치를 제공할 수 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체장치의 제조방법은 다음 공정을 포함한다:
(1) 복수의 전극 패드와 상기 전극 패드상에 제1 개구부를 갖는 제1 절연층이 형성된 반도체기판상에 기초 금속층을 형성하는 공정;
(2) 기초 금속층상에 감광성의 제1 레지스트를 형성하는 공정;
(3) 제1 레지스트에 상기 전극 패드를 노출시키는 제1 레지스트 개구부를 복수 형성하는 공정;
(4) 제1 레지스트 개구부내에 주도체층을 형성하는 공정;
(5) 제1 레지스트를 제거하는 공정;
(6) 주도체층을 포토마스크로하여 기초 금속층을 제거하는 공정;
(7) 제1 절연층과 상기 주도체층을 피복하도록 감광성의 제2 절연층을 형성하는 공정;
(8) 제2 절연층의 상기 주도체층의 상면을 피복하는 부분에 주도체층을 노출시키는 제2 개구부를 형성하는 공정;
(9) 제2 개구부로부터 노출하는 상기 주도체층상에 금속층을 형성하는 공정; 및
(10) 금속층상에 돌기전극을 설치하는 공정.
상기 제조방법에 의하면, 제2 절연층의 주도체층의 상면을 피복하는 부분에 주도체층을 노출시키는 제2 개구부를 형성하는 공정, 제2 개구부로부터 노출하는 상기 주도체층상에 금속층을 형성하는 공정에 의해 제2 개구부내에만 금속층을 형성할 수 있다. 이것에 의해 금속층이 돌기전극을 구성하는 금속에 대하여 도포성이 우수하고 돌기전극을 구성하는 금속과 금속층을 형성하여 금속층이 돌기전극을 구성하는 금속중에 확산하여 취입된 경우에도 절연층과 주도체층 간에 공극이 생기지 않아 접속불량의 원인으로되는 접속층과 주도체층 간에 생긴 공극부분으로의 수분의 응집을 방지할 수 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체장치의 제조방법은 다음 공정을 포함한다:
(1) 복수의 전극 패드와 상기 전극 패드상에 제1 개구부를 갖는 제1 절연층이 형성된 반도체 기판상에 기초 금속층을 형성하는 공정;
(2) 기초 금속층상에 감광성의 제 1 레지스트를 형성하는 공정;
(3) 제1 레지스트층에 상기 전극 패드를 노출시키는 제1 레지스트 개구부를 복수 형성하는 공정;
(4) 제1 레지스트 개구부내에 주도체층을 형성하는 공정;
(5) 제1 레지스트를 제거하는 공정;
(6) 주도체층을 포토마스크로하여 기초 금속층을 제거하는 공정;
(7) 제1 절연층과 상기 주도체층을 피복하도록 제2 절연층을 형성하는 공정;
(8) 제2 절연층상에 제2 레지스트를 형성하는 공정;
(9) 제2 레지스트에 주도체층을 노출시키는 제2 레지스트 개구부를 복수 형성하는 공정;
(10) 제2 레지스트를 포토마스크로 하여 상기 제2 절연층의 상기 주도체층의 상면을 피복하는 부분에 상기 주도체층을 노출시키는 제2 개구부를 형성하는 공정;
(11) 제2 개구부로부터 노출하는 상기 주도체층상에 금속층을 형성하는 공정;
(12) 제2 레지스트를 제거하는 공정; 및
(13) 금속층상에 돌기전극을 설치하는 공정.
상기 제조방법에 의하면, 제2 레지스트를 마스크로하여 상기 제2 절연층의 상기 주도체층의 상면을 피복하는 부분에 상기 주도체층을 노출시키는 제2 개구부를 형성하는 공정, 제2 개구부로부터 노출하는 상기 주도체층상에 금속층을 형성하는 공정에 의해 제2 개구부내에만 금속층이 형성된다. 이것에 의해 금속층이 돌기전극을 구성하는 금속에 대하여 도포성이 양호하고 돌기 전극을 구성하는 금속과 합금층을 형성하여 금속층이 돌기전극을 구성하는 금속중에 확산되어 취입되는 경우에서도 절연층과 주도체층간에 공극이 생기지 않아 접속불량의 원인으로되는 절연층과 주도체층 사이에 생기는 공극으로의 수분 응집을 방지할 수 있다. 또한 제2 개구부로부터 노출하는 상기 주도체층상에 금속층을 형성하는 공정 후에 제2의 레지스트를 제거하는 공정을 갖는 것에 의해 금속층을 설치하는 경우에 제2 절연층이 제2 레지스트에 피복되어 있다. 이 때문에 도금액 등의 약품에 침지되어도 제2 절연층이 오염되는 것을 방지할 수 있다.
본 발명의 목적, 특징 및 우수한 점은 이하에 기재한 것에 의해 충분할 것이다. 또한 본 발명의 이점은 첨부한 도면을 참조하여 다음 설명으로 명백하게 될 것이다.
본 발명의 실시형태에 관하여 도 1 내지 도 8a 내지 도 8d를 기초로하여 설명한다.
(실시예 1)
본 발명의 실시예 1에 관하여 도 1 내지 도 3a 내지 도 3c를 기초로하여 설명하면, 이하와 같다.
도 1은 반도체장치의 요부의 구조를 도시하는 단면도이다. 본 발명의 실시예에 따른 반도체장치는 도 1에 도시한 바와 같이, 반도체기판(1)상에 전극 패드(2), 제1 절연층(3), 배선(6), 제3의 금속층(7), 제2 절연층(8) 및 외부접속용 단자(9)를 구비하고 있다.
반도체 기판(1)상에는 전극 패드(2) 및 전극 패드(2)를 노출시키는 제1 개구부(3c)를 갖는 제2 절연층(3)이 형성되어 있다. 제1 절연층(3)상에는 배선(6)이 형성되고 이 배선(6)의 상면 및 측면은 제2 절연층(8)으로 피복되어 있다. 또한 제2 절연층(8)은 배선(6)상에 제2 개구부(8a)를 갖고 배선(6)중 제2 개구부(8a)로부터 노출된 영역상에 돌기전극인 외부접속용 단자(9)가 형성되어 있다.
전극 패드(2)의 금속 부분은 Al 또는 Al을 주성분으로 한 금속이고, 반도체기판(1)상에서 도시되지 않은 반도체 소자 주변에 배치되어 있다. 반도체 기판(1)상에서 다이싱 라인을 제외한 영역 전체에는 제1 절연층(3)이 형성되어 있다.
제1 절연층(3)은 무기 패시베이션막(3a) 및 유기 패시베이션막(3b)으로 구성되어 있다. 무기 패시베이션막(3a)은 SiO2등의 무기 재료에 의해 형성되어 있다. 한편, 유기 패시베이션막(3b)은 무기 패시베이션막(3a)상에 배치되어 있고, 예컨대 비감광성의 폴리이미드계 수지 등의 유기재료로 형성되어 있다. 본 실시예의 반도체장치에서는 이 유기 배피베이션막(3b)을 설치하는 것에 의해 크로스 토크 등의 문제점의 발생을 억제하고 있다.
배선(6)은 제1 절연층(3)상에 설치되어 있다. 제1 절연층(3)의 제1 개구부(3c)는 배선(6)의 일단을 전극 패드(2)에 접속한다. 또한 배선(6)에서 전극 패드(2)와 떨어진 영역의 일부는 외부배선과의 접속용 패드로서 제2 개구부(8a)로부터 노출되어 있다. 또한 이 배선(6)은 기초 금속층인 제1 금속층(4), 및 그 상층에 형성된 주도체층인 제2 금속층(5)에 의해 구성되어 있다.
제1 금속층(4)은 그 하부에 접하는 유기 패시베이션막(3b)과의 밀착성이 높고 또 그 상부에 접하는 제2 금속층(5)을 형성하는 금속의 확산을 억제하기 위한 배리어 금속층(4a), 제2 금속층(5)과 제1 금속층(4)의 밀착성을 높이기 위한 밀착층(4b)에 의해 구성되어 있다.
배리어 금속층(4a)은 Ti-W에 의해 형성되며, 제1 절연층(3) 및 전극 패드(2)상에 배치되어 있다. 밀착성(4b)은 Cu에 의해 형성된 배리어 금속층(4a)상에 배치되어 있다. 또한 제2 금속층(5)은 도전성이 양호한 Cu에 의해 형성되어 있고, 이에 의해 고속 디바이스에도 대응할 수 있다.
또한 배리어 금속층(4a)은 Ti-W, Ti, Cr 또는 이들중 어느 하나를 주성분으로 하는 금속에 의해 형성될 수 있다. 이것에 의해 배리어 금속층(4a)은 전극 패드(2)에 대하여 충분한 배리어 특성을 가질 수 있다.
배선(6)의 상면 및 측면에는 제2의 절연층(8)이 감광성의 수지에 의해 형성되어 있다. 제2 절연층(8)은 배선(6)상에 제2 개구부(8a)를 갖고 있다. 제2 개구부(8a)는 배선(6)상면중 도시되지 않은 반도체 소자의 상부에 위치하고 전극 패드(2)로부터 떨어진 영역을 노출시키고 있다. 배선(6) 상면의 제2 개구부(8a)로부터 노출되어 있는 영역의 형상은 직경 400 ㎛의 원형이고 외부배선과의 접속용의 패드로서 사용될 수 있다.
또한 배선(6) 상면의 제2 개구부(8a)로부터 노출되어 있는 영역에는 제3 금속층(7)이 형성되어 있다.
제3 금속층(7)은 배리어 금속층(7a)과 최상층(7b)에 의해 구성되어 있다. 배리어 금속층(7a)은 Ni로 되고 제2 금속층(5)을 형성하는 Cu와 최상층(7b)을 형성하는 Au의 확산을 방지하고 동시에 Sn을 포함하는 금속과의 접합에도 기여한다.
또한 배선(6)은 제3 금속층(7a)을 통하여 Sn-Pb의 공융 땜납으로된 외부접속용단자(9)에 접속되어 있다. 이 외부접속용단자(9)를 위로부터 본 직경은 450 ㎛이고, 제2 개구부(8a)보다 크게 형성되어 있다. 이것에 의해 개구부(8a)와 실장 기판측의 접속부에 공급되는 외부접속용단자(9)의 구성 금속을 충분히 확보할 수 있기 때문에 안정하고 양호한 접속신뢰성을 얻을 수 있다.
최상층(7b)은 Sn-Pb의 공융 땜납의 습윤성이 양호한 Au로 형성되어 있다. 이것에 의해 외부 접속용 단자(9)와 금속층(7)의 접합성이 양호하게되고, 접속신뢰성을 확보할 수 있다.
또한 최상층(7b)을 형성하는 Au의 두께는 0.003 ㎛ 내지 1 ㎛이다. Au의 두께를 상기 범위로한 것은 이하와 같은 이유이다.
즉, Au의 두께가 1 ㎛ 보다 두꺼운 경우에는 Sn-Pb의 공융 땜납이 Au를 과도하게 취입하여 취약한 금속층이 형성되기 때문에 외부접속용 단자(9)와 최상층(7b)의 접합부가 취약하게된다. 또한 Au의 두께가 0.003 ㎛ 보다 얇은 경우에는 Sn-Pb의 공융 땜납과 Au의 습윤성이 약화되어버린다. 따라서, 최상층(7b)의 Au의 두께는 상기 범위의 두께인 것이 바람직하다.
이와 같이, 제3 금속층(7)을 제2 개구부(8a)내에 형성하는 것에 의해 제3 금속층(7)의 최상층(7b)이 외부접속용단자(9)에 취입되어도 금속층(7)은 제2 개구부(8a)내에만 형성되어 있지 않기 때문에 제2 개구부(8a) 부근에서 제2절연층(8)과 배선(6) 사이에 공극이 생기지 않는다. 따라서 접속 불량의 원인으로 되는 공극부분으로의 수분의 응집을 방지할 수 있기 때문에 반도체장치의 접속신뢰성을 확보할 수 있다.
또한 본 실시예에서는 제1 절연층(3)은 무기 패시베이션막(3a)과 유기 패시베이션막(3b)에 의해 구성되어 있지만, 어느 하나만으로 구성될 수 있다.
또한 반도체장치 전체로서는 반도체 기판(1)상에 반도체 소자에 접속되는 배선구조가 형성되어 있다. 배선구조상에는 그 배선 구조에 전기적으로 접속되어 있는 전극 패드(2)가 간극을 두고 복수 형성되며 또한 배선 구조상에 제1 절연층(3)이 형성되어 있다. 또한 제1 절연층(3)상에는 복수의 배선(6)이 형성되어 있다. 그 배선(6)의 일단은 제1 개구부(3c)를 통하여 전극 패드(2)에 접속되어 있다. 또한 배선(6)은 서로 접촉되지 않도록 우회하여 외부접속용 단자(9)에 접속되어 있다.
여기서, 본 실시예에서 제조공정의 일례를 도 2a 내지 도 2f에 도시하는 공정 흐름도에 기초하여 이하에 설명한다.
먼저, Al로된 전극 패드(2)가 형성된 반도체 기판(1)상에 SiO2등의 무기 재료로된 무기 패시베이션막(3a)을 형성한다. 그위에 니스상 조직의 비감광성 폴리이미드계 수지를 도포한다. 이어 스핀 코팅에 의해 반도체 기판(1) 전체에 비감광성 폴리이미드 수지를 도포한다. 이어 프리베이킹을 실시하고 감광성의 레지스트를 도포하고 스핀 코팅을 실시하여 프리베이킹에 의해 레지스트의 일시적으로 경화(가경화)를 실시한다. 그후 노광 장치에 의해 노광을 실시하고 레지스트의 알칼리성 현상액을 사용하여 가경화 상태의 폴리이미드계 수지를 용해시켜 제거하는 것에 의해 제1 개구부(3c)를 형성한다. 그후 박리액에 의해 레지스트를 제거하고 폴리이미드계 수지의 경화를 350℃에서 1시간 동안 실시하여 제1 절연층(3)을 형성한다.
이어, 제1 금속층(4)을 Ti-W, Cu의 순으로 스퍼터링에 의해 반도체 기판(1) 전면에 형성한다(도 2a). 계속해서, 감광성 레지스트(11)에 포토리소그래피법을 이용하여 전극 패드(2) 및 배선(6)을 형성하는 영역상에 레지스트 개구부(11a)를 형성한다. 그후 레지스트 개구부(11a) 내에 Cu를 전해 도금하는 것에 의해 제2 금속층(5)을 형성한다(도 2b).
그후 레지스트(11)의 박리를 실시(도 2c)하고, 제2 금속층(5)을 포토마스크로하여 제1 금속층(4)을 구성하는 금속을, Cu, Ti-W 순으로 습식에칭에 의해 제거한다(도 2d). 그에 의해 배선(6)이 완성된다.
제2 절연층(8)을 감광성 수지에 의해 형성하고, 포토리소그래피법에 의해 외부 접속단자(9)를 설치하는 영역에 제2 개구부(8a)를 형성하여 경화를 실시한다(도 2e).
제2 금속층(5)상에서 제2 개구부(8a)내에 Ni와 Au를 이 순서로 무전해 도금을 실시하는 것에 의해 제3 금속층(7)을 형성한다(도 2f). 그후, Sn-Pb의 공융 땜납을 소정 위치에 놓고 용해하는 것으로 Au로 된 최상층(7b)상에 외부접속단자(9)를 설치한다.
또한 기판전체에서 1개의 집적회로의 경우는 다이싱할 필요는 없지만, 복수개의 집적회로가 1개의 기판상에 형성되어 있고, 집적회로가 다이싱 라인으로 구분되어 있는 경우는 개편의 반도체장치로서 제공되어 상기와 같은 외부접속단자(9)를 설치한 후 다이싱 라인을 따라 절단하는 것이 좋다.
이상과 같은 제조방법에 의하면, (1) 제2 절연층(8)의 배선(6)의 상면을 피복하는 부분에, 배선(6)을 노출시키는 제2 개구부(8a)를 형성하는 공정, 및 (2) 제2 개구부(8a)로부터 노출하는 배선(6)상에 제3 금속층(7)을 형성하는 공정에 의해 제2 개구부(8a)내에만 금속층(7)을 형성할 수 있다. 이것에 의해 제3 금속층(7)이 외부접속단자(9)를 구성하는 Sn-Pb 땜납에 대하여 도포성이 양호한 Au를 포함하고 있기 때문에, 제3 금속층(7)이 외부접속단자(9)에 취입된 경우에도 취입되는 제3 금속층(7)은 제2 개구부(8a)밖에 형성되어 있기 때문에 제2 절연층(8)과 배선(6) 사이에 공극이 생기지 않는다. 따라서, 접속불량의 원인으로 되는 제2 절연층(8)과 배선(6)의 사이에 생긴 공극부분으로의 수분 응집을 방지하여 접속신뢰성이 높은 반도체 장치를 수득할 수 있다.
이하에, 본 실시예에 따른 제2 절연층(8)을 비감광성의 폴리이미드계 수지로된 제2 절연층(12)으로한 경우의 제조공정의 일례를 도 3a 내지 도 3c에 도시하는 공정 흐름도를 기초로하여 설명한다. 배선(6)이 완성될 때 까지는 제조공정 도 2a 내지 도 2d와 동일한 공정이기 때문에 그 설명을 생략하고 그 이후의 공정에 관하여 설명한다.
니스상 조직의 비감광성 폴리이미드계 수지를 반도체 기판(1)에 도포한다. 이어 스핀코팅에 의해 반도체 기판(1) 전체로 비감광성 폴리이미드 수지를 넓혀 제2 절연층(12)을 형성한다. 그후, 프리베이킹으로 가경화를 실시하고, 이어 감광성레지스트(13)를 사용하여 포토리소그래피법에 의해 레지스트 개구부(13a)를 설치한다(도 3a). 계속해서, 레지스트(13)의 현상액을 사용하여 가경화 상태의 폴리이미드계 수지를 용해시켜 제거하는 것에 의해 제2 절연층(12)에 제2 개구부(12a)를 형성한다(도 3b).
이어, 제2 금속층(5)상의 제2 개구부(12a)내에 Ni 와 Au 순으로 무전해 도금을 실시하는 것에 의해 제3 금속층(7)을 형성한다(도 3c). 이때, 제2 절연층(12)은 레지스트(13)도 피복되어 있기 때문에 제3 금속층(7)을 형성할 때, 도금액 등의 약품에 침지되어도 오염되지 않는다.
그후, 레지스트(13)를 제거하고 350℃에서 1시간 동안 가열함으로써 제2 절연층(12)을 경화시킨다.
최후로, Sn-Pb의 공융 땜납을 소정 위치에 놓고 용해하는 것으로 Au로된 최상층(7b)상에 외부접속단자(9)를 설치한다.
이상과 같은 제조방법에 의하면, 상기와 동일하게 제2 절연층(8)과 배선(6) 사이에 공극이 생기지 않고, 접속불량의 원인으로되는 제2 절연층(8)과 배선(6) 사이에 생긴 공극부분으로의 수분의 응집을 방지하여 접속신뢰성이 높은 반도체 장치를 수득할 수 있다.
또한 제2 개구부(12a)로부터 노출되는 배선(6)상에 제3 금속층(7)을 형성하는 공정 후에 레지스트(13)를 제거하는 공정을 갖는 것에 의해, 제3 금속층(7)을 설치할 때, 제2 절연층(12)이 레지스트(13)로 피복되어 있다. 이 때문에, 제3 금속층(7)을 형성할 때, 도금액 등의 약품에 침지되어도 제2 절연층(12)이 오염되는 것을 방지할 수 있다.
(실시예 2)
본 발명의 실시예 2에 관하여 도 4 내지 도 8a 내지 도 8d에 기초로하여 설명하면, 이하와 같다. 실시예 1에 따른 구성요소와 동일한 기능을 갖는 구성요소에 관해서는 동일한 부호를 붙이고 그 설명을 생략한다.
도 4는 본 발명의 실시예 2에 따른 반도체장치의 요부의 단면도이다. 본 실시예에 따른 반도체장치는 도 4에 도시한 바와 같이, 실시예 1과 유사하게, 반도체기판(1)상에 전극 패드(2), 제1 절연층(3), 제2 절연층(8) 및 외부접속용 단자(9)를 구비하고 있다. 본 실시예의 반도체장치는 실시예 1에 상응하는 부재와는 상이한 부재인 배선(15)과 제3 금속층(16)을 구비하고 있다.
배선(15)은 제1 금속층(4), 제2 금속층(5), 제4 금속층(14)에 의해 구성된다. 제4 금속층(140은 제2 금속층(5)의 상면을 피복하도록 형성되어 있고, 제2 금속층(5)을 형성하는 재료와는 상이한 재료, 예컨대 Ni에 의해 형성되어 있다. 이 제4 금속층(14)은 제2 절연층(8)을 형성하는 폴리이미드 등의 수지와는 전혀 반응하지 않고 폴리이미드 등의 수지와의 밀착성도 좋다.
배선(15) 상면에서 제2 개구부(8a)로부터 노출한 영역에 설치되는 제3 금속층(16)은 Au에 의해 형성되어 있다. 본 실시예에서는 Ni로부터 제4 금속층(14)이 제2 금속층(5)의 상면을 피복하도록 형성되어 있기 때문에 제3 금속층(16)으로서 실시예 1과 같이 Ni층을 이용하지 않아도 제2 금속층(5)을 형성하는 Cu와 제3 금속층(16)을 형성하는 Au와의 확산을 방지할 수 있다. 또한 제3 금속층(7)(도 1참조)로서 Ni 층을 사용하지 않아도 양호하기 때문에 제3 금속층(16)의 두께를 실시예 1에 따라 제3 금속층(7)(도 1 참조)의 두께 보다도 얇게할 수 있다.
이하에, 본 실시예에 따른 제조공정의 일례를 도 5a 내지 도 5f에 도시한 공정 흐름도를 기초로하여 설명한다. 제1 절연층(3)을 형성할 때 까지는 실시예 1에서의 반도체장치의 제조공정 도2a까지의 공정과 동일한 공정이므로 그 설명을 생략하며 그 이후의 공정에 관하여 설명한다.
제1 절연층(3)을 형성한 후, 제1 금속층(4)을 Ti-W, Cu 순으로 스퍼터링에 의해 반도체 기판(1) 전면에 형성한다(도 5a). 감광성 레지스트(17)를 사용한 포토리소그래피법을 이용하여 전극 패드(2) 및 배선(15)을 형성하는 영역상에 레지스트 개구부(17a)를 설치한다. 그후, 레지스트 개구부(17a) 내에 Cu를 전해 도금하는 것에 의해 제2 금속층(5)을 형성한다. 제2 금속층(5)상에 Ni를 전해 도금하는 것에 의해 제4 금속층(14)을 형성한다(도 5b). 이때, 제1 절연층(3)이 반도체 기판(1) 상면 전체에 형성되어 있으므로 Ni의 전해 도금이 가능하게되어 있다.
그후, 레지스트(17)의 박리를 실시(도 5c)하고 제2 금속층(5) 및 제4 금속층(14)을 마스크로하여 제1 금속층(4)을 구성하는 금속을, Cu, Ti-W 순으로 습윤 에칭에 의해 제거한다(도 5d). 이것에 의해, 도6에 도시한 바와 같이 제1 금속층(4), 제2 금속층(5) 및 제4 금속층(14)으로된 배선(15)이 완성된다.
제2 절연층(8)을 감광성의 폴리이미드계 수지로 형성되고 포토리소그래피법에 의해 외부접속단자(9)를 설치하는 영역에 제2 개구부(8a)를 형성한다. 그후 350℃에서 1시간 동안 가열하여 경화를 실시한다(도 5e).
제4 금속층(14)에서 제2 개구부(8a)내에 Au를 무전해 도금하는 것에 의해 제3 금속층(16)을 형성한다(도 5f). 그후, Sn-Pb 공융 땜납을 소정 위치에 놓고 용해시키는 것에 의해 Au로된 제3 금속층(16)상에 외부접속단자(9)를 설정한다.
이상과 같이 제조방법에 의하면, 실시예 1과 동일하게 제2 개구부(8a)내에만 제3 금속층(16)을 형성할 수 있다. 제3 금속층(16)이 외부 접속단자(9)를 구성하는 Sn-Pb 땜납에 대하여 도포성이 양호한 Au를 포함하고 있기 때문에 제3 금속층(16)이 외부접속단자(9)에 취입된 경우에도 취입되는 제3 금속층(16)은 제2 개구부(8a)에만 형성되어 있기 때문에 제2 절연층(8)과 배선(15) 사이에 공극이 생기지 않는다. 따라서 접속불량의 원인으로되는 제2 절연층(8)과 배선(15) 사이에 생긴 공극부로의 수분의 응집이 방지되어 접속 신뢰성이 높은 반도체장치를 수득할 수 있다. 또한 제3 금속층(16)의 두께를 얇게할 수 있기 때문에 제2 개구부(8a)내에 Au를 무전해 도금할 때 제2 개구부(8a)의 측벽으로의 응력 부하가 감소되어 제2 절연층(8)의 박리 및 균열을 방지할 수 있다.
본 실시예에서는 제2 절연층(8)에 감광성의 폴리이미드계 수지를 사용하지만 폴리이미드계 이외의 감광성 수지를 사용할 수도 있다.
또한 제3 금속층(16)을 Ni 및 Au로 형성하여도 상관없다. Ni를 무전해 도금으로 하는 것에 의해 제3 금속층(16)과 제4 금속층(14)의 밀착성이 양호하게된다.
또한, 도 6에 도시한 바와 같이, 제4 금속층(14)은 제2 금속층(5)의 상면 뿐만 아니라 측면까지 피복될 수 있다.
여기서, 본 실시예에서 제4 금속층(14)이 제2 금속층(5)의 상면 및 측면을피복하는 경우의 제조공정의 일례를 도 7a 내지 도 7c에 도시하는 공정 흐름도를 기초로하여 이하에 설명한다. 제1 금속층(4)을 형성할 때 까지는 상기 반도체 장치의 제조공정 도 5a까지와 동일한 공정이기 때문에 그 설명을 생략하고 그 이후의 공정에 관하여 설명한다.
감광성 레지스트(17)에 포토리소그래피법을 이용하여 전극 패드(2) 및 배선(15)을 형성하는 영역상에 레지스트 개구부(17a)를 설치한다. 이어 레지스트 개구부(17a) 내에 Cu를 전해 도금하는 것에 의해 제2 금속층(5)을 완성한다(도 7a). 그후, 레지스트(17)에 다시 노광, 현상을 실시한다. 여기서, 노광용 마스크는 제2 금속층(5)의 폭보다 노광용 마스크의 폭 쪽이 근소하게 넓게 되도록 형성되어 있다. 이렇게하여, 제2 금속층(5)의 주변에 공간이 생기지 않는다.(도 7b).
제2 금속층(5)의 상면 및 측면에 Ni를 전해 도금하는 것에 의해 제4 금속층(14)을 형성한다(도 7c).
그후의 공정에 대해서는 상기 반도체장치의 제조공정 도 5c로부터 도5f까지 동일하기 때문에 그 설명을 생략한다.
이상과 같은 제조방법에 있어서도 상기와 동일하게 제2 금속층(5)의 상면 및 측면을 Ni로된 제4 금속층(14)으로 피복한다. 이에 의해 제3 금속층(16)이 제2 개구부(8a)에만 형성되어 있기 때문에 제3 금속층(16)이 외부접속단자(9)에 취입되더라도 제2 절연층(8)과 배선(15) 사이에 공극이 형성되지 않는다. 이는 제2 절연층(8)과 배선(15) 사이에 생긴 공극에서의 수분의 응집을 방지할 수 있고 또 물 축합에 의한 접속불량을 피할 수 있다. 따라서, 접속신뢰성이 높은 반도체장치를 수득할 수 있는 효과를 얻을 수 있다. 또한 제3 금속층(16)의 두께는 더 얇을 수 있으므로 제2 개구부(8a) 내에 Au를 무전해 도금할 때 제2 개구부(8a)의 측벽상의 응력 부하가 감소될 수 있고 또 제2 절연층(8)의 박리 및 균열을 방지할 수 있다.
또한 이하에 본 실시예에서 제4 금속층(14)이 제2 금속층(5)의 상면 및 측면을 피복하는 경우의 제조공정의 다른 일례를, 도 8a 내지 도 8d에 도시한 공정 흐름도를 기초하여 설명한다. 제1 금속층(4)을 형성할 때 까지는 상기 반도체장치의 제조공정 도5a까지와 동일한 공정이기 때문에 그 설명을 생략하고 그 이후의 공정에 관하여 설명한다.
감광성 레지스트(17)를 이용한 포토리소그래피법을 실시하여 전극 패드(2) 및 배선(15)이 형성된 영역상에 레지스트 개구부(17a)를 설치한다. 그후 레지스트 개구부(17a)내에 Cu를 전해 도금하는 것에 의해 제2 금속층(5)을 형성한다(도 8a).
그후, 레지스트(17)의 박리를 실시하고(도 8b), 제2 금속층(5)을 포토마스크로하여 제1 금속층(4)을 구성하는 금속을 Cu, Ti-W 순으로 습윤 에칭하는 것에 의해 제거한다(도 8c). 또한 제2 금속층(5)상에 Ni를 무전해 도금하는 것에 의해 두께가 3 ㎛인 제4 금속층(14)을 형성하여 배선(15)을 형성한다(도 8d).
이후의 공정에 관해서는 상기 반도체장치의 제조공정 도 5e 및 도 5f와 동일한 공정이기 때문에 그 설명을 생략한다.
이상과 같은 제조방법에 있어서는 상기와 동일하게 제2 금속층(5)의 상면 및측면을 Ni로된 제4 금속층(14)으로 피복하는 것에 의해 접속불량의 원인으로 되는 제2 절연층(8)과 배선(15)의 사이에 생긴 공극 부분으로의 수분의 응집 및 제2 절연층(8)의 박리 및 균열을 방지하여 접속신뢰성이 높은 반도체장치를 수득할 수 있는 효과를 얻을 수 있다.
또한 상기 반도체장치는 돌기전극이 Sn 또는 Sn을 주성분으로 하는 금속으로되고 또 금속층이 Au 또는 Au를 주성분으로 하는 금속으로된 것이 바람직하다.
상기 구성에 의하면, 돌기전극은 Sn 또는 Sn을 주성분으로 하는 금속으로 되고 또 금속층이 Au 또는 Au를 주성분으로 하는 금속으로된 것에 의해 돌기전극의 습윤성이 양호하게되며 돌기전극과 접하는 금속층이 백금족 금속으로된 경우에 비하여 돌기전극의 접합력을 높게할 수 있다.
상기 반도체장치는 금속층의 두께가 0.003 ㎛ 내지 1 ㎛인 것이 바람직하다.
상기 구성에 의하면, 금속층의 두께를 0.003 ㎛ 내지 1 ㎛로하는 것에 의해 돌기전극과 금속층의 접합부분에서 Au를 과도하게 취입하는 것에 의한 돌기전극의 취약화를 방지할 수 있다. 또한 돌기전극과 금속층이 충분하게 밀착되고 접합할 수 있다.
상기 반도체장치는 상기 개구부로부터 돌출한 부분인 돌기전극의 부분이 상기 개구부의 면적보다 크게 형성하는 것이 바람직하다.
상기 구성에 의하면, 상기 개구부와 실장기판측의 접착부에 공급되는 돌기전극의 구성금속을 충분히 확보할 수 있기 때문에 안정하고 양호한 접속신뢰성을 얻을 수 있다.
상기 반도체장치는 돌기전극이 Sn 또는 Sn을 주성분으로 하는 금속으로 되고 금속층이 무전해 도금에 의해 형성된 Ni 또는 Ni를 주성분으로 하는 금속으로된 Ni층과 Ni층상에 형성된 Au 또는 Au를 주성분으로 하는 금속으로된 Au층으로되는 것이 바람직하다.
상기 구성에 의하면, 돌기전극과 접하는 금속층이 Au층인 것에 의해 돌기전극의 습윤성이 양호하게되고 돌기전극과 접하는 금속층이 백금족 금속으로된 경우에 비하여 돌기전극의 접합력을 높게할 수 있다. 또한 Ni층에 비해 Au의 확산을 방지하고 동시에 Sn을 포함하는 금속과의 접합에도 기여한다.
상기 반도체장치는 주도체층이 Cu 또는 Cu를 주성분으로 하는 금속으로된 것이 바람직하다.
상기 구성에 의하면, 주도체층이 Cu 또는 Cu를 주성분으로 하는 금속으로된 것에 의해 도전율이 높은 주도체층으로 되고 고속 디바이스에 대응할 수 있다.
상기 반도체장치는 주도체층의 상면 전체에 Ni 또는 Ni를 주성분으로 하는 금속으로되는 배리어 금속층을 갖는 것이 바람직하다.
상기 구성에 의하면, 주도체층의 상면 전체에 Ni 또는 Ni를 주성분으로 하는 금속으로된 배리어 금속층을 갖는 것에 의해 금속층과 주도체층과의 배리어 특성을 확보할 수 있다. 또한 주도체층과 절연층과의 반응을 억제할 수 있고 절연층의 특성 열화를 방지할 수 있다. 또한 금속층에 Ni층을 형성할 필요가 없게되므로 금속층의 두께를 얇게할 수 있다.
상기 반도체장치는 배리어 금속층이 주도체층의 측면을 피복하는 것이 바람직하다.
상기 구성에 의하면, 배리어 금속층이 주도체층의 상면 전체, 또한 주도체층의 측면을 피복하는 것에 의해 주도체층과 절연층과의 반응을 방지할 수 있고, 절연층의 특성 열화를 확실하게 방지할 수 있다.
상기 반도체장치는 주도체층의 하면에 Ti, Ti-W, Cr 또는 이들의 어느 하나를 주성분으로 하는 금속으로된 기초 금속층을 갖는 것이 바람직하다.
상기 구성에 의하면, 주도체층의 하면에 Ti, Ti-W, Cr 또는 이들의 어느 하나를 주성분으로 하는 금속으로된 기초 금속층을 갖는 것에 의해 금속의 확산을 억제할 수 있다. 그에 의해 기초 금속층은 전극 패드에 대응하여 충분한 배리어 특성을 가질 수 있다.
상기 반도체장치의 제조방법은 주도체층을 형성하는 공정 후, 마스크 패턴을 이용하여 노광을 실시하는 것에 의해 제1 레지스트 개구부를 확대하는 공정 및 확대된 제1 레지스트 개구부내에 배리어 금속층을 형성하는 공정을 갖는 것이 바람직하다.
상기 구성에 의하면, 확대된 제1 레지스트 개구부내에 배리어 금속층을 형성하는 것으로 주도체층의 상면 및 측면을 배리어 금속층이 피복하기 때문에 주도체층과 제2 절연층의 반응을 방지할 수 있다. 또한 제2 절연층의 특성열화도 방지할 수 있다.
상기 반도체장치의 제조방법은 기초 금속층을 제거하는 공정 후 주도체층과 상이한 재료를 무전해 도금에 의해 주도체층상에 형성하는 공정을 갖는 것이 바람직하다.
상기 구성에 의하면, 높은 위치 정도가 요구되는 개구부를 형성하는 공정을 1회밖에 행하지 않기 때문에 미세한 배선구조에서도 용이하게 형성할 수 있다.
발명의 상세한 설명에서 기재된 구체적인 실시형태 또는 실시예는 어디까지나 본 발명의 기술내용을 명확하게 하기 위한 것이고, 그와 같은 구체예에만 한정되어 협의적으로 해석되는 것이 아니라, 본 발명의 정신과 다음에 기재한 특허청구범위의 범위내에서 여러 가지 변경하여 실시할 수 있는 것이다.

Claims (16)

  1. 일단이 전극 패드와 전기적으로 접속된 주도체층, 상기 주도체층상에 개구부를 갖는 절연층 및 상기 개구부를 통하여 상기 주도체층과 전기적으로 접속된 돌기전극을 갖는 반도체장치에 있어서,
    상기 개구부로부터 돌출한 상기 주도체층상에, 상기 주도체층과 상기 돌기전극의 사이에 개재된 금속층을 갖는 반도체장치.
  2. 제1항에 있어서, 상기 돌기전극은 Sn 또는 Sn을 주성분으로 하는 금속으로 구성되고, 또 상기 금속층은 Au 또는 Au를 주성분으로하는 금속으로 구성된 반도체장치.
  3. 제2항에 있어서, 상기 금속층의 두께가 0.003 ㎛ 내지 1 ㎛인 반도체장치.
  4. 제1항에 있어서, 상기 돌기전극은 Sn 또는 Sn을 주성분으로 하는 금속으로 구성되고, 또 상기 금속층은 무전해 도금에 의해 형성된 Ni 또는 Ni를 주성분으로 하는 금속으로된 Ni층 및 상기 Ni층상에 형성된 Au 또는 Au를 주성분으로 하는 금속으로된 Au층을 포함하는 반도체장치.
  5. 제4항에 있어서, 상기 Au층의 두께가 0.003 ㎛ 내지 1㎛인 반도체장치.
  6. 제1항에 있어서, 상기 돌기전극은 상기 개구부로부터 돌출한 부분이 상기 개구부의 면적보다 크게되도록 형성되어 있는 반도체장치.
  7. 제1항에 있어서, 상기 주도체층이 Cu 또는 Cu를 주성분으로 하는 금속으로된 반도체장치.
  8. 제1항에 있어서, 상기 주도체층의 상면 전체에 Ni 또는 Ni를 주성분으로 하는 금속으로된 배리어 금속층을 더 포함하는 반도체장치.
  9. 제8항에 있어서, 상기 배리어 금속층이 상기 주도체층의 측면을 피복하고 있는 반도체장치.
  10. 제1항에 있어서, 상기 주도체층의 하면에 Ti, Ti-W, Cr 또는 이들중 어느 하나를 주성분으로 하는 금속으로된 기초 금속층을 더 포함하는 반도체장치.
  11. 다음 공정을 포함하는, 반도체장치의 제조방법:
    복수의 전극 패드와 상기 전극 패드상에 제1 개구부를 갖는 제1 절연층이 형성된 반도체 기판상에 기초 금속층을 형성하는 공정;
    상기 기초 금속층상에 감광성의 제1 레지스트를 형성하는 공정;
    상기 제1 레지스트에 상기 전극 패드를 노출시키는 제1 레지스트 개구부를 복수 형성하는 공정;
    상기 제1 레지스트 개구부내에 주도체층을 형성하는 공정;
    상기 제1 레지스트를 제거하는 공정;
    상기 주도체층을 포토마스크로하여 상기 기초 금속층을 제거하는 공정;
    상기 제1 절연층과 주도체층을 피복하도록 감광성의 제2 절연층을 형성하는 공정;
    상기 제2 절연층의 상기 주도체층의 상면을 피복하는 부분에 상기 주도체층을 노출시키는 제2 개구부를 형성하는 공정;
    상기 제2 개구부로부터 노출되는 상기 주도체층상에 금속층을 형성하는 공정; 및
    상기 금속층상에 돌기전극을 설치하는 공정.
  12. 제11항에 있어서,
    상기 주도체층을 형성하는 공정 이후, 마스크 배리어를 사용하여 노광을 실시하는 것에 의해 상기 제1 레지스트 개구부를 확대하는 공정; 및
    확대된 상기 제1 레지스트 개구부내에 배리어 금속층을 형성하는 공정을 더 포함하는 반도체장치의 제조방법.
  13. 제11항에 있어서,
    상기 기초 금속층을 제거하는 공정 이후, 상기 주도체층과 상이한 재료를 무전해 도금에 의해 주도체층상에 형성하는 공정을 더 포함하는 반도체장치의 제조방법.
  14. 다음 공정을 포함하는 반도체장치의 제조방법:
    복수의 전극 패드와 상기 전극 패드상에 제1 개구부를 갖는 제1 절연층이 형성된 반도체 기판상에 기초 금속층을 형성하는 공정;
    상기 기초 금속층상에 감광성의 제1 레지스트를 형성하는 공정;
    상기 제1 레지스트에 상기 전극 패드를 노출시키는 제1 레지스트 개구부를 복수형성하는 공정;
    상기 제1 레지스트 개구부내에 주도체층을 형성하는 공정;
    상기 제1 레지스트를 제거하는 공정;
    상기 주도체층을 포토마스크로하여 기초 금속층을 제거하는 공정;
    상기 제1 절연층과 상기 주도체층으르 피복하도록 제2 절연층을 형성하는 공정;
    상기 제2 절연층상에 제2 레지스트를 형성하는 공정;
    상기 제2 레지스트에 주도체층을 노출시키는 제2 레지스트 개구부를 복수 형성하는 공정;
    상기 제2 레지스트를 마스크로하여 상기 제2 절연층의 상기 주도체층의 상면을 피복하는 부분에 상기 주도체층을 노출시키는 제2 개구부를 형성하는 공정;
    상기 제2 개구부로부터 노출하는 상기 주도체층상에 금속층을 형성하는 공정;
    상기 제2 레지스트를 제거하는 공정; 및
    상기 금속층상에 돌기전극을 설치하는 공정.
  15. 제14항에 있어서,
    상기 주도체층을 형성하는 공정 이후, 마스크 패턴을 이용하여 노광을 실시하는 것에 의해 상기 제1 레지스트 개구부를 확대하는 공정; 및
    확대된 상기 제1 레지스트 개구부내에 배리어 금속층을 형성하는 공정을 더 포함하는 반도체장치의 제조방법.
  16. 제14항에 있어서,
    상기 기초 금속층을 제거하는 공정 이후, 상기 주도체층과 상이한 재료를 무전해 도금에 의해 주도체층상에 형성하는 공정을 더 포함하는 반도체장치의 제조방법.
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