KR20020009882A - 반도체 집적회로의 트렌치 소자분리 방법 - Google Patents
반도체 집적회로의 트렌치 소자분리 방법 Download PDFInfo
- Publication number
- KR20020009882A KR20020009882A KR1020000043427A KR20000043427A KR20020009882A KR 20020009882 A KR20020009882 A KR 20020009882A KR 1020000043427 A KR1020000043427 A KR 1020000043427A KR 20000043427 A KR20000043427 A KR 20000043427A KR 20020009882 A KR20020009882 A KR 20020009882A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- film
- semiconductor substrate
- region
- sog
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000002955 isolation Methods 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 238000011049 filling Methods 0.000 claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims description 38
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000000280 densification Methods 0.000 abstract description 9
- 238000005498 polishing Methods 0.000 abstract description 5
- 239000011521 glass Substances 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 93
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 210000000009 suboesophageal ganglion Anatomy 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
반도체 소자의 트렌치 소자분리 방법이 개시된다. 이 방법은 반도체기판 상에 반도체기판의 활성영역을 한정하는 트렌치 영역을 형성한다. 트렌치 영역을 리플로우성이 뛰어난 SOG막으로 매립한다. 통상의 트렌치 소자분리 방법과 달리 고밀도화 열처리를 거치지 않고 SOG막에 대하여 CMP를 실시하여 평탄화 한다. 이때, CMP 스토퍼인 패드질화막과 고온의 열처리를 거치지 않은 SOG막의 선택비가 우수하여 얇은 패드질화막으로도 안정된 CMP공정이 가능하다. 얇은 패드질화막의 사용은 트렌치의 종횡비를 작게 하는 효과가 있어 SOG막의 트렌치 매립시 보이드 발생이 방지된다. 또한 CMP 공정 실시 후에 고밀도화 열처리를 실시하여 SOG막의 특성상 발생하는 트렌치 영역 내부에서의 불완전한 고밀도화로 인하여 소자분리막이 제거되는 현상을 방지할 수 있는 트렌치 소자분리 방법을 제공한다.
Description
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 집적회로의 트렌치 소자분리 방법에 관한 것이다.
반도체 집적회로공정에서 소자와 소자간을 전기적으로 절연분리하는 여러 공정방법중 트렌치 소자분리 방법은 활성영역잠식이 적고 평탄화에 유리하다는 장점을 가지고 있다. 따라서, 초미세 소자와 소자간 절연분리공정의 적용에 있어서 널리 사용되어 지고 있다. 트렌치 소자분리 구조는 반도체기판의 소정영역에 트렌치 영역을 형성하고 절연막으로 매립하여 능동 소자들을 전기적으로 절연하는데 사용되는 기법이다. 그러나 반도체 집적회로의 집적도가 계속적으로 증가함에 따라, 능동 소자들을 분리하는 공간이 감소되므로 트렌치의 종횡비(Aspect Ratio;트렌치의 깊이/트렌치의 폭으로 정의 된다.)가 증가되고 있다. 종횡비가 증가하는 경우, 폭이 좁고 상대적으로 깊이가 깊은 트렌치 영역 내부를 절연막으로 매립하기가 어려워진다. 또한 활성영역 상에 패드산화막 및 패드질화막 패턴이 두껍게 형성되어 있는 경우에는 트렌치의 깊이가 증가된 형태가 되어 절연막의 매립은 더욱 어려워진다. 이러한 문제를 해결하기위해 일반적인 절연막으로 CVD(Chemical Vapor Deposition)산화막으로 트렌치 영역을 매립하게 되는데 이 과정에서 CVD 산화막이 원활하게 트렌치 영역내로 유입되지 못하고 트렌치 영역 내부에 보이드(Void;기포 또는 공극)가 형성되어 반도체 소자의 불량을 야기한다. 따라서 CVD 산화막 보다 단차 도포성이 우수한 절연막이 요구 되어진다.
한편, 트렌치 영역을 절연막으로 매립하는 경우 상술한 트렌치의 종횡비는 CMP(Chemical Mechanical Polishing) 스토퍼(Stopper)로서 사용되는 패드질화막의 두께와 관계한다. 즉 패드질화막이 두꺼우면 절연막의 매립시 트렌치의 종횡비가 증가하고 이로인해 보이드의 발생이 심화되게 된다. 따라서, 보다 얇은 패드질화막을 사용하는 것이 바람직 한데 이는 CMP 선택비와 관련된다. 즉 CMP 공정 과정에서 절연막과 패드질화막의 선택비를 증가시키면 얇은 패드질화막으로도 평탄화공정이 가능하고 트렌치의 종횡비도 작아져서 절연막이 트렌치 영역 내로 유입되기 쉬워진다.
상술한 보이드 방지를 위한 절연막으로 리플로우성(Re-flowing Property)이 높은 SOG(Spin On Glass)류 절연막을 사용할 수 있으나 SOG 물질의 특성상 CMP 스토퍼인 패드질화막 패턴과 패턴 사이의 트렌치 영역 내부에서는 고밀도화(Densification)가 잘 이루어지지 않고 패드질화막 패턴과 패턴 사이 이외의 지역 즉, 패드질화막 상부의 SOG는 고밀도화가 잘 완성되는 성질이 있다. 따라서 트렌치 소자분리막을 형성하고 활성영역 상의 패드질화막 및 패드산화막을 제거하는 습식식각 단계에서 고밀도화가 불완전하게 이루어진 SOG로 구성된 소자분리막이 제거되거나, 부분적으로 함몰되는 현상이 발생한다. 따라서 트렌치 소자분리막에 의한 반도체 소자간의 절연분리 역할을 수행할 수 없게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 단차 도포성이 우수한 트렌치 매립용 SOG막을 CMP공정으로 평탄화 시킨후에 열처리를 실시함으로써 트렌치 영역내 보이드 발생으로 인한 반도체 소자의 게이트 단락 현상등의 불량을 제거하는 한편, 후속 습식식각 공정시 트렌치소자분리막이 과도하게 리세스되는 현상을 방지하는 트렌치 소자분리 방법을 제공하는 것이다.
도 1 내지 도 5는 본 발명에 따른 바람직한 제1 실시예를 설명하기 위하여 트렌치 소자분리 공정을 순차적으로 예시한 단면도들이다.
도 6 및 도 7은 본 발명에 따른 바람직한 제2 실시예를 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 식각저지막 패턴을 형성하는 단계와, 상기 노출된 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역이 형성된 결과물을 열산화 시키어 열산화막을 형성하는 단계와, 상기 열산화막이 형성된 결과물 전면에 상기 트렌치 영역을 채우는 SOG막을 형성하는 단계와, 상기 SOG막을 평탄화하여 트렌치 영역 내에 소자분리막을 형성하는단계와, 상기 소자분리막이 형성된 결과물을 열처리 하는 단계를 포함한다.
상기 트렌치 식각저지막 패턴을 형성하는 단계는 상기 반도체기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계 및 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 단계를 포함하되, 상기 SOG막을 매립하기 전에 상기 열산화막이 형성된 결과물 전면에 콘포말한 실리콘질화막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 트렌치 식각저지막 패턴을 형성하는 단계는 상기 반도체기판 상에 감광막을 형성하는 단계 및 상기 감광막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 단계를 포함하되, 상기 SOG막을 매립하기 전에 상기 열산화막이 형성된 결과물 전면에 콘포말한 패드질화막을 형성하는 단계를 더 포함할 수 있다.
이하, 도 1 내지 도 5의 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 제 1 실시예를 상세히 설명하기로 한다.
도 1을 참조하면, 반도체기판(10) 상에 패드산화막(12), 패드질화막(14)을 차례대로 형성한다. 상기 패드질화막(14) 상에 활성 영역을 정의하는 감광막 패턴(16)을 사진 공정으로 형성한다. 상기 패드산화막(12)은 상기 패드질화막(14)과 상기 반도체기판(10) 간에 스트레스가 전이되는 것을 완화시키기 위하여 형성하는 것이다. 일반적으로 산화막으로 형성하며, 100Å 내지 500Å 두께의 박막으로 형성한다. 상기 패드질화막(14)은 식각 마스크로서의 기능 및 CMP 스토퍼로서의 역할을 수행할 수 있는 두께로 형성한다.
도 2를 참조하면, 상기 감광막 패턴(16)을 식각 마스크로 사용하여 상기 패드질화막(14) 및 패드산화막(12)을 차례대로 식각하여 패드질화막 패턴(14a) 및 패드산화막 패턴(12a)을 형성하고, 상기 반도체기판(10)의 소정영역을 노출시킨다. 상기 감광막 패턴(16)을 제거한 후, 상기 패드질화막 패턴(14a) 및 패드산화막 패턴(12a)을 식각 마스크로 사용하여 상기 노출된 반도체기판(10)을 소정 깊이로 식각하여 활성영역을 한정하는 트렌치 영역(18)를 형성한다. 상기 트렌치 영역(18)은 건식 식각 공정으로 형성하는 것이 바람직하며, 트렌치 영역(18)의 깊이는 요구되는 소자 분리 정도에 따라 결정된다.
상기 트렌치(18)을 형성하는 다른 방법은 상기 감광막 패턴(16)을 식각 마스크로 사용하여 상기 패드질화막(14), 패드산화막(12) 및 반도체기판(10)을 차례대로 식각하여 형성할 수도 있다.
도 3을 참조하면, 상기 트렌치 영역(18)를 형성하기 위한 건식 식각 공정에 의해 상기 반도체기판(10)이 받은 손상을 회복시키기 위한 열산화막(20)을 형성한다. 상기 반도체기판(10)은 통상 실리콘 기판을 사용하는데, 상기 열산화막(20)은 상기 반도체기판(10)이 받은 격자결함등의 손상을 치유할 뿐만 아니라, 상기 실리콘 기판(10)의 표면에서 안정된 실리콘과 산소의 결합 상태를 유지하여 트렌치 표면을 통한 누설전류를 방지한다. 상기 열산화막(20)의 두께는 상술한 효과를 얻을 수 있도록 적당한 정도로 조절한다.
계속해서, 상기 열산화막(20)이 형성된 결과물 전면에 상기 트렌치 영역(18)의 단차를 따르는 콘포말한 실리콘질화막(22)을 형성한다. 이어서, 상기 실리콘질화막(22)이 형성된 결과물 전면에 트렌치 영역(18)을 채우는 절연막(24)을 형성한다.
한편, 상기 실리콘질화막(22)의 형성은 후속의 고온 열처리 공정과 관련된다. 즉, 후속의 열처리 공정시 상기 트렌치 영역(18)내 반도체기판(10)과 절연막(24)간의 열팽창 계수 차이에 의해 스트레스가 발생한다. 이로인해 상기 트렌치 영역(18)내 반도체기판(10)에 결정결함이나 전위(Dislocation)를 유발시켜 누설 전류를 발생시키는 원인으로 작용한다. 따라서 상기 트렌치 영역(18)내 반도체기판(10)과 절연막(24) 사이에 상기 실리콘질화막(22)의 완충막이 요구된다.그러나, 상기 트렌치 영역(18)내 열산화막(20)만으로 완충막의 역할이 가능한 경우 상기 실리콘질화막(22)의 형성은 생략할 수도 있다.
상기 절연막(24)은 단차 도포성이 우수하여 트렌치 영역(18)을 용이하게 매립할 수 있는 물질을 사용하여 형성한다. 상기 절연막(24)은 SOG막을 사용하여 형성한다. 상기 SOG막(24)은 Silicate, Silsesquioxane 또는 Silazane 계열의 무기계 SOG를 사용할 수 있다.
상기 SOG막(24)은 리플로우가 잘 되어 미세한 스페이스의 갭 필링(Gap Filling)성이 뛰어나므로 트렌치의 종횡비가 상대적으로 큰 초미세 반도체 소자에서의 보이드 없는 트렌치 매립에 바람직 하다. 또한, SOG막(24)은 고온, 장시간의 열처리를 행하지 않아도 리플로우가 잘 된다. 그러나, 상기 SOG막(24)을 형성한 후, 500℃ 온도 이하의 큐어링 공정이 있을 수도 있다.
도 4를 참조하면, 상기 패드질화막 패턴(14a)의 상면을 평탄화의 종료점으로 하여 상기 SOG막(24)을 평탄화한다. 상기 평탄화는 CMP 공정을 사용하여 실시한다.상기 CMP 공정을 통하여 상기 패드질화막 패턴(14a)이 노출되고 상기 트렌치 영역(18)내에 소자 분리막(24a) 및 실리콘질화막 라이너(22a)가 형성된다.
상기 SOG막에 대한 CMP공정은 연마제로서 Silica(SiO2), Ceria(CeO2), Alumina(Al2O3), Mangania(Mn2O3)로 된 슬러리를 사용한다. 상기 슬러리에 의한 상기 패드질화막 패턴(14a)의 연마속도가 상기 SOG막(24)의 연마속도보다 적다. 따라서, 상기 패드질화막 패턴(14a)이 노출되는 시점에서 연마를 중지할 수 있다. 달리 말하면, 상기 패드질화막 패턴(14a)은 CMP 스토퍼로 작용한다.
여기서, 통상의 트렌치 매립용 절연막에 사용하는 열처리된 산화막에 비하여 고온의 열처리 공정을 거치지 않은 상기 SOG막(24)의 상기 패드질화막 패턴(14a)과의 CMP 선택비는 상대적으로 더 높다. 따라서, 상기 SOG막(24)의 상기 패드질화막 패턴(14a)과의 CMP 선택비가 큰 경우, 상기 패드질화막 패턴(14a)의 두께를 얇게 형성하면서도 안정적으로 CMP 공정을 진행할 수 있다. 결국, 상술한 바와 같이, 트렌치 종횡비가 작아져 상기 SOG막(24)으로 상기 트렌치 영역(18)을 보이드 없이 매립할 수 있다.
상기 CMP공정이 완료된 결과물에 SOG류 소자분리막(24a)의 막질을 치밀하게 하기 위한 고밀도화 열처리 공정을 실시한다. 상기 열처리 공정은 650℃ 내지 1200℃의 온도에서 수분 내지 수 시간, 예컨대 1시간 정도 실시한다.
여기서, 특히 주목할 것은 상기 고밀도화 열처리 공정은 통상의 트렌치 소자분리 공정에서 적용하는 방법과 달리 CMP 공정 이후에 실시한다. 상기 SOG막(24)으로 트렌치 영역(18)을 매립한 후에 고밀도화 열처리 공정을 진행하면, SOG 물질의 특성상 CMP 스토퍼인 패드질화막 패턴(14a)면 상부에 존재하는 SOG는 고밀도화가 잘 이루어지나 조밀하고 좁은 트렌치 영역(18)들에 채워진 SOG는 고밀도화가 상대적으로 미약해진다. 결과적으로, 상기와 같은 상태의 SOG에 대하여 CMP를 실시하면, 고밀도화된 SOG는 평탄화로 모두 제거되고 고밀도화가 불완전하게 이루어진 SOG 소자분리막(24a)이 형성된다.
따라서 후속의 패드산화막(12a) 제거시 불완전한 고밀도화 열처리가 된 SOG류 소자분리막(24a)의 상대적으로 빠른 습식식각으로 SOG류 소자분리막(24a)이 제거되는 현상이 발생한다.
상기의 문제점을 해결하기 위하여 본 발명에서는 CMP 공정 이후 소자분리막이 형성된 결과물에 고밀도화 열처리를 실시하여 소자분리막의 완전한 고밀도화를 완성한다.
도 5를 참조하면, 상기 활성영역 상에 잔존하는 패드질화막 패턴(14a) 및 패드산화막 패턴(12a)을 제거하여 활성영역을 노출시킨다. 상기 패드질화막 패턴(14a)은 인산(H3PO4)용액을 사용하여 제거하는 것이 바람직하다. 또한, 상기 패드산화막 패턴(12a)은 불산용액 또는 완충 산화막 식각용액(BOE 용액;Buffered Oxide Etchant)으로 제거하는 것이 바람직하다. 이때, 도 5에 도시된 바와 같이, 상기 소자분리막(24a)이 충분히 열처리된 상태를 유지하므로 소자분리막(24a)의 과도한 리세스를 방지할 수 있다.
이하, 도 6 내지 도 7의 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 제 2 실시예를 설명하기로 한다.
도 6을 참조하면, 반도체기판(50) 상에 감광막을 형성한다. 상기 감광막을 패터닝하여 상기 반도체기판(50)의 소정영역을 노출시키는 감광막 패턴(52)을 형성한다. 상기 감광막 패턴(52)을 트렌치 식각저지막 패턴으로 사용하여 상기 노출된 반도체기판(50)을 식각하여 활성영역을 한정하는 트렌치 영역(54)을 형성한다.
도 7을 참조하면, 상기 감광막 패턴(52)을 제거한다. 상기 감광막 패턴(52)이 제거된 결과물 전면에 열산화막(56)을 형성한다. 이어서, 상기 트렌치 영역(54)의 단차를 따르는 콘포말한 패드질화막(58)을 형성한다.
상기 패드질화막(58)이 형성된 결과물 전면에 상기 트렌치 영역(54)을 채우는 SOG막(60)을 형성한다. 여기서, 상기 열산화막(56) 및 패드질화막(58)의 역할은 상기 바람직한 제1 실시예에서의 역할과 동일하며 단지, SOG막을 매립하기 전 단계의 과정만이 차이를 가지고 있다. 상기 SOG막(60)은 제1 실시예의 SOG막(24)과 동일한 물질막으로 형성한다.
이하 트렌치 소자분리막을 형성하기 까지의 과정은 상술한 바람직한 제1 실시예와 동일하게 진행된다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 트렌치 소자분리 방법에 따르면, 트렌치 영역을 SOG막으로 매립하고, CMP 공정 후에 고밀도화 열처리를 실시함으로써, 종래와 같이 트렌치 영역내에 보이드가 형성되어 게이트 단락현상이 발생하는 것을 방지할 수 있다. 또한 SOG막을 사용하는 경우에 트렌치 영역 내부의 불완전한 고밀도화로 인하여 발생하는 소자분리막의 과도한 리세스를 방지할 수 있다.
Claims (3)
- 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 식각저지막 패턴을 형성하는 단계;상기 노출된 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계;상기 트렌치 영역이 형성된 결과물을 열산화 시키어 열산화막을 형성하는 단계;상기 열산화막이 형성된 결과물 전면에 상기 트렌치 영역을 채우는 SOG막을 형성하는 단계;상기 SOG막을 평탄화하여 상기 트렌치 영역 내에 소자분리막을 형성하는 단계; 및상기 소자분리막이 형성된 결과물을 열처리 하는 단계를 포함하는 트렌치 소자분리 방법.
- 제 １ 항에 있어서,상기 트렌치 식각저지막 패턴을 형성하는 단계는상기 반도체기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 및상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판의소정영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서,상기 트렌치 식각저지막 패턴을 형성하는 단계는상기 반도체기판 상에 감광막을 형성하는 단계; 및상기 감광막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 단계를 포함하되, 상기 SOG막을 매립하기 전에 상기 열산화막이 형성된 결과물 전면에 콘포말한 패드질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000043427A KR20020009882A (ko) | 2000-07-27 | 2000-07-27 | 반도체 집적회로의 트렌치 소자분리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000043427A KR20020009882A (ko) | 2000-07-27 | 2000-07-27 | 반도체 집적회로의 트렌치 소자분리 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020009882A true KR20020009882A (ko) | 2002-02-02 |
Family
ID=19680340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000043427A KR20020009882A (ko) | 2000-07-27 | 2000-07-27 | 반도체 집적회로의 트렌치 소자분리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020009882A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617269B1 (ko) * | 2004-07-28 | 2006-09-01 | 조경군 | 음성경고 기능이 부가된 스위치 부착형 플러그 |
-
2000
- 2000-07-27 KR KR1020000043427A patent/KR20020009882A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617269B1 (ko) * | 2004-07-28 | 2006-09-01 | 조경군 | 음성경고 기능이 부가된 스위치 부착형 플러그 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100428805B1 (ko) | 트렌치 소자분리 구조체 및 그 형성 방법 | |
| KR100251280B1 (ko) | 샐로우 트랜치 아이솔레이션 방법 | |
| US6602759B2 (en) | Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon | |
| KR0165462B1 (ko) | 트렌치 소자 분리 방법 | |
| KR100564550B1 (ko) | 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법 | |
| US6344374B1 (en) | Method of fabricating insulators for isolating electronic devices | |
| KR20020009882A (ko) | 반도체 집적회로의 트렌치 소자분리 방법 | |
| KR100869350B1 (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR100237749B1 (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| KR100613342B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR0176201B1 (ko) | 반도체 장치의 소자 분리 방법 및 이를 이용한 평탄화 방법 | |
| KR19980048836A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100478266B1 (ko) | 반도체 제조 장치에서의 소자 분리 방법 | |
| KR100829371B1 (ko) | 반도체 소자 제조방법 | |
| KR100480625B1 (ko) | 트렌치 소자분리막 형성방법 및 그 소자분리막을 구비하는반도체 소자 | |
| KR100568849B1 (ko) | 반도체 소자의 제조방법 | |
| KR100653704B1 (ko) | 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조 | |
| KR100303365B1 (ko) | 에스오아이 기판의 제조방법 | |
| KR100318255B1 (ko) | 반도체장치의소자분리방법 | |
| KR100511896B1 (ko) | 에스오아이 기판의 제조방법 | |
| KR100477924B1 (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR20000033701A (ko) | 얕은 트랜치 아이소레이션(sti) 형성시 평탄화하는 공정을포함하는 반도체장치의 제조방법 | |
| KR100826791B1 (ko) | 반도체 소자 제조 방법 | |
| KR100575080B1 (ko) | 소자 분리막 형성 방법 | |
| KR20010109544A (ko) | 반도체 장치의 소자분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |