KR200159491Y1 - 반도체소자 패키지 공정용 리드프레임 - Google Patents

Abstract

본 고안은 반도체소자 패키지 공정에 사용되는 리드프레임의 리드 구조를 개선하여 와이어 본딩시 와이어와 리드와의 접합력이 향상되도록 한 것이다.

이를 위해, 본 고안은 리드프레임(1)의 리드(2)에, 복수개의 본딩홀(3)을 형성하여 리드(2)와 와이어(4)를 전기적으로 연결하는 2차 본딩시 용융된 와이어(4) 선단부를 내부로 확산시키므로써 와이어(4)와 리드(2)간의 접합 면적을 늘릴 수 있도록 한 반도체소자 패키지 공정용 리드프레임이다.

Description

반도체소자 패키지 공정용 리드프레임{leadframe in fabrication of semiconductor package}

본 고안은 반도체소자 패키지 공정용 리드프레임에 관한 것으로서, 더욱 상세하게는 반도체소자 패키지 공정에 사용되는 리드프레임의 리드 구조를 개선하여 와이어 본딩시 와이어와 리드와의 접합력이 향상되도록 한 것이다.

일반적으로, 웨이퍼에 집적회로를 형성하는 FAB공정(Fabrication Process)을 완료한 후에는 웨이퍼 상에 만들어진 각 칩을 서로 분리시키는 다이싱(Dicing), 분리된 각 칩을 리드프레임(Lead Frame)의 패들(paddle)에 안착시키는 칩 본딩(Chip Bonding), 칩 위의 본딩 패드(Bonding pad)와 리드프레임의 인너 리드(Inner Lead)를 전기적으로 접속시키는 와이어 본딩(Wire Bonding)을 순차적으로 수행한 후 회로를 보호하기 위해 몰딩(Molding)을 수행하게 된다.

또한, 몰딩을 수행한 후에는 리드프레임의 써포트 바(Support Bar) 및 댐 바(Dam Bar)를 자르는 트리밍(Trimming) 및, 아웃 리드(Out Lead)를 소정의 형상으로 성형하는 포밍(Forming)을 차례로 수행하게 되며, 트리밍 및 포밍 완료 후에는 최종적으로 솔더링(Soldering)을 실시하므로써 반도체소자 패키지 공정을 완료하게 된다.

그러나, 이와 같이 진행되는 반도체소자 패키지 공정중의 단위 공정인 와이어 본딩 공정 수행시, 종래의 리드(2)와 와이어(4)와의 접합 구조는 도 1 및 도 2에 나타낸 바와 같이 와이어(4)가 리드(2)의 표면에 부착되는 구조를 취하고 있다.

따라서, 종래에는 와이어(4)와 리드(2) 표면과의 작은 접촉 면적에 기인한 와이어(4)와 리드(2)와의 접합력 약화로 인해 와이어 본딩 공정 완료 후, 몰딩수지(EMC; Epoxy Molding Compound)를 이용한 몰딩 공정 수행시, 주형(도시는 생략함)의 캐비티 내로 주입되는 수지에 밀려 와이어(4)가 리드(2) 표면으로부터 쉽게 떨어져 나갈 우려가 있었다.

한편, 상기한 바와 같이 와이어(4)와 리드(2)간의 접합력 약화로 인해 몰딩시 와이어(4)와 리드(2)의 접촉이 끊어지거나 불량해질 경우에는 패키지 공정 완료 후, 반도체패키지의 검사시 패키지 불량이 발생하게 된다.

이 경우, 반도체소자인 칩과 각각의 리드(2) 및 이에 대응하여 연결되는 와이어(4)는 불량여부의 육안 검사가 불가능해 파괴검사를 통해 불량 여부를 파악해야만 하는 단점이 있다.

즉, 와이어 본딩된 리드프레임중 일부를 샘플링한 후, 별도의 검사 장비를 이용하여 접합된 와이어에 일정한 힘을 가해 와이어가 단락되었는가 여부를 검사하므로써 불량 여부를 검출할 수 있었다.

한편, 반도체패키지의 다핀화에 추세에 따라 리드(2) 사이의 간격이 좁아질 뿐만 아니라, 상기 리드(2)의 폭이 좁아져 리드(2) 표면에 대한 와이어(4)의 접합력 또한 저하되어 와이어(4)와 리드(2) 간의 접촉불량이 발생할 우려가 더욱 높아지게 되므로 인해 패키지의 다핀화를 추구하는데 많은 제약을 가져오게 되는 등의 문제점이 있었다.

본 고안은 상기한 제반 문제점을 해결하기 위한 것으로서, 반도체소자 패키지 공정에 사용되는 리드프레임의 리드부 구조를 개선하여 와이어 본딩시 와이어와 리드부와의 접합력이 향상되도록 하므로써 패키지 공정시 와이어 본딩 공정의 수율을 향상시킬 수 있도록 한 반도체소자 패키지 공정용 리드프레임을 제공하는데 그 목적이 있다.

도 1은 종래의 패키지 공정시 리드프레임의 리드에 와이어가 본딩된 상태를 나타낸 평면도

도 2는 도 1의 측면도

도 3은 본 고안에 따른 리드프레임의 리드를 나타낸 평면도

도 4는 도 3의 Ⅰ-Ⅰ선을 따라 절개하여 나타낸 단면도

도 5는 도 4의 인너 메탈층을 선택적으로 에칭한 후의 상태도

도 6은 본 고안에 따른 리드프레임에 와이어가 본딩된 상태를 나타낸 평면도

도 7은 도 6의 Ⅱ-Ⅱ선을 따라 절개하여 나타낸 단면도

도면의 주요 부분에 대한 부호의 설명

1:리드프레임 2:리드

3:본딩홀 4:와이어

5a,5b:상·하부 금속층 6:공간부

7:중간 금속층

상기한 목적을 달성하기 위해, 본 고안은 리드프레임의 리드에, 복수개의 본딩홀을 형성하여 리드와 와이어를 전기적으로 연결하는 2차 본딩시 용융된 와이어 선단부를 내부로 확산시키므로써 와이어와 리드간의 접합 면적을 늘릴 수 있도록 한 반도체소자 패키지 공정용 리드프레임이다.

이하, 본 고안의 일실시예를 첨부도면 도 3 내지 도 7을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 고안에 따른 리드프레임의 리드를 나타낸 평면도이고, 도 4는 도 3의 Ⅰ-Ⅰ선을 따라 절개하여 나타낸 단면도이며, 도 5는 도 4의 인너 메탈층을 선택적으로 에칭한 후의 상태도이고, 도 6은 본 고안에 따른 리드프레임에 와이어가 본딩된 상태를 나타낸 평면도이며, 도 7은 도 6의 Ⅱ-Ⅱ선을 따라 절개하여 나타낸 단면도이다.

본 고안은 리드프레임(1)의 리드(2)에, 복수개의 본딩홀(3)을 형성하여 리드(2)와 와이어(4)를 전기적으로 연결하는 2차 본딩시 용융된 와이어(4) 선단부를 내부로 확산시키므로써 와이어(4)와 리드(2)간의 접합 면적을 늘릴 수 있도록 구성된다.

이 때, 상기 리드(2)는 도전성을 가지는 동일 재질의 상·하부 금속층(5a),(5b)과, 상기 상·하부 금속층(5a),(5b) 사이에 삽입되며 상기 상·하부 금속층(5a),(5b)과는 달리 에칭(etching)시 에칭액에 의해 공간부(6)를 가지도록 선택적으로 식각되는 중간 금속층(7)으로 이루어진 3층 구조의 금속층이다.

또한, 상기 상·하부 금속층(5a),(5b)과 중간 금속층(7)은 압연 가공에 의해 상호 접합되도록 구성된다.

이와 같이 구성된 본 고안의 리드(2) 제조 과정 및 작용은 다음과 같다.

먼저, 본 고안의 리드(2) 제조 과정은 후술하는 바와 같이 이루어지게 된다.

본 고안의 리드(2)는 열간 압연 가공에 의해 도전성을 갖는 동일 재질인 상·하부 금속층(5a),(5b)과, 상기 금속층들과는 다른 재질로 되어 에칭액에 대해 반응하여 식각되는 중간 금속층(7)을 접합시키므로써 성형된다.

그 후, 상기 리드(2)에는 레이저 등의 미세공 가공용 장비를 이용하여 복수개의 본딩홀(3)을 형성하게 된다.

또한, 리드(2)를 관통하는 본딩홀(3)이 형성된 후에는 중간 금속층(7)만을 선택적으로 식각하게 된다.

즉, 상기 상·하부 금속층(5a),(5b)은 식각되지 않고, 중간 금속층(7)만이 식각되도록 한다.

이 때, 상기 중간 금속층(7)의 식각 정도는 에칭시의 에칭액 농도 및 에칭 시간 등의 조건에 의해 결정됨은 물론이다.

한편, 상기한 바와 같이 중간 금속층(7)에 단면상 본딩홀(3)의 길이 방향과 수직한 방향으로 공간부(6)가 형성되는 에칭이 완료된 후에는 종래와 같이, 와이어 본딩공정을 수행하게 된다.

즉, 칩의 본딩패드와 와이어(4)의 일단을 연결하는 1차 본딩이 완료되고, 와이어(4)의 타단과 리드(2) 표면을 연결하는 2차 본딩을 순차적으로 수행하게 된다.

이 때, 본 고안은 2차 본딩시, 리드(2)에 복수개의 본딩홀(3)이 형성되어 있으므로 인해 열을 받아 용융된 와이어(4) 선단부가 2종 금속으로 된 3층 구조인 리드(2)의 중간 금속층(7)에 형성된 공간부(6)로 유입되어 굳어지게 된다.

이에 따라, 종래와는 달리 와이어(4)가 리드(2) 표면 뿐만 아니라, 내부 깊숙한 곳까지 접합된 상태가 되므로 인해 접합력이 강화되는 결과를 가져오게 된다.

한편, 상기 상·하부 금속층(5a),(5b) 및 중간 금속층(7)의 구체적인 일예로서는 상·하부 금속층(5a),(5b)은 그 재질이 알루미늄 합금 또는 스테인레스 스틸등이 될 수 있고, 상기 상·하부 금속층(5a),(5b) 사이에 삽입되는 중간 금속층(7)은 그 재질을 구리 또는 납등으로 할 수 있다.

다만, 이 경우에는 상·하부 금속층을(5a),(5b) 이루도록 채택되는 금속 및 중간 금속층(7)을 이루도록 채택되는 금속의 종류에 따라 에칭액(예;황산, 염산)의 종류를 알맞게 선택해 주어야 한다.

한편, 전기전도도가 다른 금속은 전기 분해시 반응성이 다르므로 이를 이용하여 중간금속층(7)에 용융된 와이어가 유입되는 공간부를 형성할 수도 있다.

따라서, 상기에서 예시한 재질 외에 전도성을 가지며 에칭액에 따라 서로 다른 식각성을 나타내거나, 전기분해시 전기전도도가 다른 금속들을 알맞게 조합하여 리드(2)의 재질을 여러 가지로 변경시킬 수 있음은 물론이다.

그리고, 이와 같이 구성된 본 고안의 리드프레임을 이용하여 와이어 본딩을 수행함에 따라, 반도체소자인 칩과 각각의 리드(2) 및 이에 대응하여 연결되는 와이어(4)는 불량여부의 육안 검사가 가능해 비파괴검사를 통해 불량 여부를 파악할 수 있게 된다.

즉, 와이어 본딩된 리드프레임중 일부를 샘플링한 후, 리드프레임을 뒤집어 볼 때, 리드프레임의 통공을 통해 뒷면까지 용융된 와이어가 유입된 흔적이 보이는 경우에는 와이어 본딩이 정상적으로 수행된 것으로 판단할 수 있으며, 그렇지 않고 리드프레임의 통공이 비어있는 등 융용된 와이어 선단부가 유입된 흔적이 없는 경우에는 와이어 본딩이 제대로 이루어지지 않았음를 알 수 있게 된다.

이상에서와 같이, 본 고안은 반도체소자 패키지 공정에 사용되는 리드프레임(1)의 리드(2) 구조를 개선하여 와이어 본딩시 와이어(4)와 리드(2)와의 접합력을 향상시킬 수 있도록 한 것이다.

즉, 와이어 본딩 공정시, 와이어(4)와 리드(2)와의 접합력이 개선되어 와이어 본딩 공정 완료 후, 몰딩수지(EMC; Epoxy Molding Compound)를 이용한 몰딩 공정 수행시, 주형(도시는 생략함)의 캐비티 내로 주입되는 수지의 압력에 의해 와이어(4)가 리드(2) 표면으로부터 떨어져 나갈 가능성을 줄일 수 있게 된다.

따라서, 와이어(4)와 리드(2)간의 접촉 불량이 발생할 가능성을 저감시켜 패키지 불량을 감소시킬 수 있게 된다.

그리고, 적은 접합면적으로도 충분한 본딩 강도 및 전기 전도도를 얻을 수 있게 되므로 반도체패키지의 다핀화 및 경박단소화 하는 데에 보다 효과적이며 반도체패키지의 수율을 향상시킬 수 있게 된다.

한편, 반도체소자인 칩과 각각의 리드(2) 및 이에 대응하여 연결되는 와이어(4)는 비파괴검사를 통해 손쉽게 불량 여부를 파악할 수 있게 되므로 보다 비용 및 시간 절감면에서 보다 효과적이다.

Claims (5)

1. 리드가 도전성을 가지는 동일 재질의 상·하부 금속층과, 상기 상·하부 금속층 사이에 삽입되며 상기 상·하부 금속층과는 달리 에칭시 에칭액에 의해 공간부를 가지도록 선택적으로 식각되는 중간금속층으로 이루어지도록 함과 더불어, 상기 리드의 상부 금속층에 복수개의 본딩홀을 형성하여, 상기 리드와 와이어를 전기적으로 연결하는 2차본딩시 용융된 와이어 선단부가 중간금속층의 공간내로 확산되도록 하므로써 와이어와 리드간의 접합 면적을 늘릴 수 있도록 구성한 것을 특징으로 하는 반도체소자 패키지 공정용 리드프레임.
2. 삭제
3. 제 1 항에 있어서,

   상기 상·하부 금속층과 중간 금속층이 압연 가공에 의해 상호 접합됨을 특징으로 하는 반도체소자 패키지 공정용 리드프레임.
4. 제 1 항에 있어서,

   상·하부 금속층의 재질이 알루미늄 합금이고, 상기 상·하부 금속층에 삽입되는 중간 금속층의 재질이 구리로 됨을 특징으로 하는 반도체소자 패키지 공정용 리드프레임.
5. 제 1 항에 있어서,

   상기 상·하부 금속층의 재질이 스테인레스 스틸임을 특징으로 하는 반도체소자 패키지 공정용 리드프레임.