KR20010113321A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 폴리실리콘 또는 금속 물질을 하부 전극으로 사용하는 MIS 또는 MIM 구조의 캐패시터 제조 공정에서 유전체막으로 탄탈륨 옥사이드(Ta₂O₅)의 원료 물질인 Ta(C₂H₅O)₅와 티타늄 옥사이드(TiO₂)의 원료 물질인 Ti(OC₂H₅)₄를 혼합하여 유전체막을 형성하고, 이를 형성하기 위한 반응 가스로 NH₃를 사용하여 박막내의 탄소 불순물을 억제하고 유전체막의 유전 상수를 증가시켜 정전 용량과 함께 누설 전류 특성을 개선할 수 있는 반도체 소자의 캐패시터 제조 방법이 제시된다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 탄탈륨 옥사이드(Ta₂O₅)의 원료 물질인 Ta(C₂H₅O)₅와 티타늄 옥사이드(TiO₂)의 원료 물질인 Ti(OC₂H₅)₄를 혼합하여 유전체막을 형성함으로써 유전체막의 유전 상수를 증가시켜 정전 용량을 향상시키고 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

하부 전극 물질로 폴리실리콘 또는 금속 물질을 이용하는 MIS 또는 MIM 캐패시터 제조 공정에서 유전체막의 정전 용량을 증가시키기 위해서는 유전체막의 두께를 감소시키거나 유전체막의 면적 또는 유전 상수를 증가시켜야 한다. 그러나, 동일한 셀 구조 및 두께를 갖는 캐패시터의 경우 유전체막의 두께 및 면적이 제한되기 때문에 유전 상수를 증가시켜야 정전 용량이 증가하므로 캐패시터 제조 공정시 유전 상수가 큰 유전체막의 사용이 요구된다.

탄탈륨 옥사이드는 기존의 DRAM 제조 공정에서 캐패시터의 유전체막으로 사용되는 ONO막(Oxide-Nitride-Oxide)보다 유전율이 5배 정도 더 크므로 1G 이상의 고집적도가 요구되는 DRAM 제조 공정에서 캐패시터의 유전체막 물질로 각광받고 있다. 특히 탄탈륨 옥사이드는 CVD 공정을 사용하여 높은 스텝커버러지를 얻을 수 있고, 후속 열처리 공정에 의해 유전 특성이 좋고 누설 전류가 작은 막으로 구현될 수 있다.

탄탈륨 옥사이드를 유전체막으로 이용하는 MIS 구조의 캐패시터 제조 공정시탄탈륨 옥사이드를 증착한 후 800℃ 정도의 고온 열처리 공정을 실시하면 탄탈륨 옥사이드는 25 정도의 유전 상수 값을 나타낸다. 유전 상수는 하부 전극 물질로 금속 물질을 이용하는 경우 증가하게 되는데, 그 이유는 금속 전극의 배향성에 따라 유전체막이 우선 방향성을 나타내기 때문이다. 또한, 금속 물질은 폴리실리콘과의 전기적 에너지 장벽(일함수)이 크므로 유효 산화막 두께(Tox)를 감소시킬 수 있으며 동일 유효 산화막 두께에서의 누설 전류를 감소시킬 수 있는 장점을 갖는다.

탄탈륨 옥사이드를 유전체막으로 사용하는 캐패시터의 유전 특성을 확보하기 위해서는 산소 분위기에서 고온 열처리 공정을 실시하여야 되는데, 이때 하부 전극 물질의 산화를 방지하기 위해 열처리 공정의 조건을 제약해야 된다. 따라서 후속 열처리 공정의 조건이 동일한 경우 동일한 두께를 갖는 유전체막의 유전 상수를 증가시키기 위한 공정이 필요하다. 또한, 탄탈륨 옥사이드를 형성하기 위한 원료 물질에는 탄소가 포함되어 있으므로 증착 상태에서 박막내에 탄소 불순물이 포함되어 누설 전류 증가의 원인이 될 수 있으므로 탄소 불순물을 제거해야만 한다.

따라서, 본 발명은 유전체막의 유전 상수를 증가시켜 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 소정의 구조가 형성된 반도체 기판 상부에 폴리실리콘막, TiN막 및 귀금속막을 형성하는 단계와, 상기 귀금속막을 소정 두께로 산화시켜 귀금속 산화막을 형성하는 단계와, 상기 귀금속 산화막, 귀금속막, TiN막 및 폴리실리콘막을 패터닝하여 하부 전극을 형성하는 단계와, 반응로내에 Ta(C₂H₅O)₅와 Ti(OC₂H₅)₄를 유입시켜 유전체막을 형성하는 단계와, 상기 유전체막에 열처리 공정을 실시한 후 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 순차적으로 설명하기 위한 소자의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 반도체 기판 12 : 폴리실리콘막

13 : TiN막 14 : 제 1 Ru막

15 : RuO₂막 16 : 유전체막

17 : 제 2 Ru막

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.

도 1(a)를 참조하면, 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판(11) 상부에 폴리실리콘막(12)을 형성한다. 폴리실리콘막(12) 상부에 장벽층으로 TiN막(13)을 형성한다. TiN막(13)은 MOCVD 방법 또는 PVD 방법으로 형성할 수 있으며, 예를 들어 MOCVD 방법을 이용하여 TiN막(13)을 증착할 경우 200∼500sccm의 Ti(N(CH₃)₂)₄(TDMAT)를 100∼300sccm 정도의 헬륨 또는 아르곤 가스를 이용하여 2∼10Torr의 압력과 300∼500℃의 온도를 유지하는 반응로에 주입하여 200∼700Å의 두께로 증착한다. TiN막(13)을 증착한 후 500∼1000W의 전력으로 20∼50초간 플라즈마 처리를 실시한다.

도 1(b)를 참조하면, TiN막(13) 상부에 제 1 Ru막(14)을 형성한다. 제 1 Ru막(14)은 PVD 또는 CVD 방법으로 형성할 수 있는데, 예를들어 PVD 방법을 이용한제 1 Ru막(14)의 증착 방법은 Ru 타겟이 장착된 반응로를 2∼10mTorr의 압력과 250∼350℃의 온도를 유지하도록 하고 아르곤 가스 분위기에서 500∼2000W의 플라즈마 전력을 인가하여 200∼500Å 정도의 두께로 증착한다. 이때, 아르곤 가스는 50∼200sccm 정도 주입한다. 제 1 Ru막(14) 표면의 자연 산화막을 제거하기 위해 50:1 HF를 사용하여 30∼50초동안 세정 공정을 실시한다. 그리고 제 1 Ru막(14) 표면을 산화 처리하여 Ru 결정립계(Grain Boundary)를 산소 원자로 채워주어 양질의 RuO₂막(15)을 형성한다. RuO₂막(15)을 형성하기 위해서는 RTA 공정으로 450∼550℃의 온도를 유지하는 O₂또는 N₂O 분위기에서 5∼20초간 산화 처리하거나, 300∼550℃의 온도를 유지하는 O₂또는 N₂O 분위기에서 30∼120초간 200∼500W의 전력을 인가하여 플라즈마 처리를 실시하거나, 300∼550℃로 2∼5분간 15∼30㎽/㎠의 강도(intensity)로 UV/O₃처리를 실시하여 20∼50Å의 두께로 형성한다. 제 1 Ru막(14) 대신에 Ir, Pt등의 귀금속막을 형성할 수 있으며, IrO₂, RuO₂막 등의 귀금속 산화막을 형성할 수도 있다. 이때, 귀금속 산화막을 형성할 경우 산화 공정을 실시하지 않는다. 상기 RuO₂막(15), Ru막(14), TiN막(13) 및 폴리실리콘막(12)을 패터닝하여 하부 전극을 형성한다.

도 1(c)를 참조하면, 0.1∼0.6torr의 압력과 300∼400℃의 온도를 유지하는 반응로내에 탄탈륨 산화막의 원료 물질인 Ta(C₂H₅O)₅와 티타늄 산화막의 원료 물질인 Ti(OC₂H₅)₄를 9.5:0.5∼8:2의 비율로 혼합하여 유입시켜 유전체막(16)을 형성한다.이때, 반응 가스로 50∼200sccm의 NH₃가스를 주입하여 기상 상태인 원료 물질의 C-H 결합을 약하게 하여 박막 증착 속도를 증가시키고 박막내의 탄소 불순물 함유를 억제시킨다. 상기 NH₃가스는 원료 물질의 유입을 중단시킨 후에도 약 5∼20초간 유입시킨다. 유전체막(16)을 형성하기 위한 Ta(C₂H₅O)₅는 0.005∼2㏄ 정도의 양을 기화시켜 20∼50sccm의 산소와 혼합하고, 이 혼합 기체를 350∼450sccm의 질소 가스를 이용하여 유입시킨다. 한편, Ti(OC₂H₅)₄는 0.01mol∼0.1mol 정도의 농도로 에탄올에 희석한 후 기화시켜 100∼300sccm의 질소 가스를 이용하여 반응로에 유입시킨다. 이때, 두 원료 물질은 반응로 전단에서 혼합하여 반응로 내부로 유입시킨다.

도 1(d)를 참조하면, 유전체막(16)을 형성한 후 급속 열처리(RTA) 또는 반응로 열처리 공정을 실시하여 유전체막의 유전 특성 및 하부 전극의 산화를 방지한다. 급속 열처리 공정은 산소 또는 질소와 아르곤, 헬륨등의 불활성 가스의 혼합 분위기로 500∼650℃의 온도에서 30∼60초 동안 실시한다. 또한, 반응로 열처리 공정은 산소와 불활성 가스의 혼합 분위기로 500∼600℃의 온도에서 10∼30분 정도 실시한다. 한편, 급속 열처리 또는 반응로 열처리 공정을 실시할 때 산소와 불활성 가스의 혼합비는 1:10∼10:10으로 유지한다. 열처리 공정을 실시한 후 제 2 Ru막(17)을 형성하여 상부 전극을 형성한다. 제 2 Ru막(17) 대신에 Ir, Pt등의 귀금속막을 형성할 수 있으며, TiN막과 폴리실리콘막의 적층 구조로 상부 전극을 형성할 수 있다. TiN막 및 폴리실리콘막의 적층 구조로 상부 전극을 형성할 경우 TiN막은 CVD 방법으로 200∼500Å의 두께로 증착하되, 0.1∼2Torr의 압력과 300∼500℃의 온도를 유지하는 반응로에 TiCl₄가스와 NH₃가스를 각각 10∼1000sccm 정도 주입하여 증착한다. 한편, 폴리실리콘막은 800∼1200Å의 두께로 형성한다.

상술한 바와 같이 본 발명에 의하면 탄탈륨 옥사이드의 원료 물질인 Ta(C₂H₅O)₅와 티타늄 옥사이드의 원료 물질인 Ti(OC₂H₅)₄를 이용하여 유전체막을 형성하고, 이때의 반응 가스로 NH₃가스를 사용함으로써 유전체막의 유전 상수를 증가시켜 정전 용량을 증가시키고, 누설 전류 특성을 향상시킬 수 있으며, 유전체막내의 탄소 불순물 함유를 억제할 수 있다.

Claims (25)

1. 소정의 구조가 형성된 반도체 기판 상부에 폴리실리콘막, TiN막 및 귀금속막을 형성하는 단계와,

   상기 귀금속막을 소정 두께로 산화시켜 귀금속 산화막을 형성하는 단계와,

   상기 귀금속 산화막, 귀금속막, TiN막 및 폴리실리콘막을 패터닝하여 하부 전극을 형성하는 단계와,

   반응로내에 Ta(C₂H₅O)₅와 Ti(OC₂H₅)₄를 유입시켜 유전체막을 형성하는 단계와,

   상기 유전체막에 열처리 공정을 실시한 후 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
2. 제 1 항에 있어서, 상기 TiN막은 200 내지 500sccm의 Ti(N(CH₃)₂)₄를 100 내지 300sccm의 불활성 가스를 이용하여 2 내지 10Torr의 압력과 300 내지 500℃의 온도를 유지하는 반응로에 주입시켜 200 내지 700Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
3. 제 1 항에 있어서, 상기 TiN막을 형성한 후 500 내지 1000W의 전력으로 20내지 50초 동안 플라즈마 처리를 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
4. 제 1 항에 있어서, 상기 귀금속막은 귀금속 타겟이 장착된 2 내지 10mTorr의 압력과 250 내지 350℃의 온도를 유지하는 반응로에 50 내지 200sccm의 아르곤 가스를 유입시키고 500 내지 2000W의 플라즈마 전력을 인가하여 200 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
5. 제 1 항에 있어서, 상기 귀금속막을 형성한 후 50:1의 HF를 사용하여 30 내지 50초동안 세정 공정을 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
6. 제 1 항에 있어서, 상기 귀금속 산화막은 급속 열산화 공정, 플라즈마 처리 및 UV/O₃처리중 어느 하나의 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
7. 제 6 항에 있어서, 상기 급속 열산화 공정은 450 내지 550℃의 온도를 유지하는 O₂또는 N₂O 분위기에서 5 내지 20초간 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
8. 제 6 항에 있어서, 상기 플라즈마 처리는 300 내지 550℃의 온도를 유지하는 O₂또는 N₂O 분위기에서 30 내지 120초동안 200 내지 500W의 전력을 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
9. 제 6 항에 있어서, 상기 UV/O₃처리는 300 내지 550℃의 온도에서 2 내지 5분동안 15 내지 30㎽/㎠의 강도로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
10. 제 1 항에 있어서, 상기 귀금속막은 Ru막, Ir막 및 Pt막중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
11. 제 1 항에 있어서, 상기 제 1 귀금속막 및 귀금속 산화막 대신에 IrO₂또는 RuO₂막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
12. 제 1 항에 있어서, 상기 유전체막을 형성하기 위한 반응로는 0.1 내지 0.6Torr의 압력과 300 내지 400℃의 온도를 유지하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
13. 제 1 항에 있어서, 상기 Ta(C₂H₅O)₅와 상기 Ti(OC₂H₅)₄는 9.5:0.5 내지 8:2의 비율로 혼합하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
14. 제 1 항에 있어서, 상기 Ta(C₂H₅O)₅와 상기 Ti(OC₂H₅)₄의 반응 가스로 NH₃가스를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
15. 제 14 항에 있어서, 상기 NH₃가스는 50 내지 200sccm의 양으로 주입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
16. 제 14 항에 있어서, 상기 NH₃가스는 상기 Ta(C₂H₅O)₅와 상기 Ti(OC₂H₅)₄의 공급이 중단된 후에도 5 내지 20초동안 주입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
17. 제 1 항에 있어서, 상기 Ta(C₂H₅O)₅는 0.005 내지 2㏄를 기화시켜 20 내지 50sccm의 산소와 혼합하고, 이 혼합 기체를 350 내지 450sccm의 질소 가스를 이용하여 상기 반응로에 유입시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
18. 제 1 항에 있어서, 상기 Ti(OC₂H₅)₄는 0.01mol 내지 0.1mol의 농도로 에탄올에 희석한 후 기화시켜 100 내지 300sccm의 질소 가스를 이용하여 상기 반응로에 유입시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
19. 제 1 항에 있어서, 상기 유전체막을 형성한 후 실시하는 열처리 공정은 급속 열처리 또는 반응로 열처리 공정인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
20. 제 19 항에 있어서, 상기 산소와 불활성 가스의 혼합 분위기 또는 질소와 불활성 가스의 혼합 분위기로 500 내지 650℃의 온도에서 30 내지 60초 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
21. 제 20 항에 있어서, 상기 산소와 불활성 가스는 1:10 내지 10:10의 비율로 혼합된 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
22. 제 19 항에 있어서, 상기 반응로 열처리 공정은 산소와 불활성 가스의 혼합 분위기로 500 내지 600℃의 온도에서 10 내지 30분 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
23. 제 22 항에 있어서, 상기 산소와 불활성 가스는 1:10 내지 10:10의 비율로 혼합된 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
24. 제 1 항에 있어서, 상기 상부 전극은 귀금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
25. 제 1 항에 있어서, 상기 상부 전극은 TiN막 및 폴리실리콘막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.