KR20010109151A - 면설치형 전자회로유닛 - Google Patents

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KR20010109151A
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이노우에아키히코
사쿠마히로시
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가타오카 마사타카
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Abstract

본 발명의 목적은 소형화에 적합한 면설치타입의 전자회로유닛을 제공하는 것이다.
이를 위하여 알루미나기판(1) 위에 콘덴서(C1 내지 C7)와 저항(R1 내지 R3)및 인덕턴스소자(L1 내지 L3)를 포함하는 회로소자와 이들 회로소자에 접속되는 도전패턴(P)을 박막형성하고, 다이오드(D1)와 트랜지스터(Tr1)의 반도체 베어칩을 도전패턴(P)의 접속랜드에 와이어본딩하고, 또한 알루미나기판(1) 위에 소정간격을 가지고 대향하는 한 쌍의 도전로(S1, S2)로 이루어지는 인덕턴스소자를 박막형성하여 이들 도전로(S1, S2)에 의해 불평형/평형변환회로를 구성하였다.

Description

면설치형 전자회로유닛{A SURFACE MOUNT TYPE ELECTRONIC CIRCUIT UNIT}
본 발명은 면설치타입의 전자회로유닛에 관한 것이다.
일반적으로 이와 같은 종류의 면설치타입의 전자회로유닛은 기판 위에 설치된 도전패턴의 땜납랜드에 각종 회로부품을 납땜하고, 이들 회로부품을 시일드커버로 덮도록 개략 구성되어 있다. 기판의 측면에는 단면(端面)전극이 설치되어 있고, 전자회로유닛을 모기판 위에 면설치할 때, 단면전극은 모기판의 땜납랜드에 납땜된다. 회로부품은 동조회로나 공진회로 또는 증폭회로 등이 필요로 하는 회로구성에 따라 사용되고, 예를 들면 공진회로용의 회로부품으로서는 다이오드와 칩콘덴서 및 인덕터 등이 사용되고, 증폭회로용의 회로부품으로서는 트랜지스터, 칩저항, 칩콘덴서 및 인덕터 등이 사용되고, 이들의 회로부품은 도전패턴을 거쳐 접속되도록 되어 있다.
종래부터 이와 같이 개략 구성된 전자회로유닛에 있어서, 불평형신호를 평형신호로 변환하여 출력하기 위한 불평형/평형변환회로를 탑재한 것이 알려져 있다.통상, 이 불평형/평형변환회로는 평판형상의 유전체기판에 한 쌍의 도전로를 병설한 면설치부품에 의해 구성되고, 유전체기판에 설치된 전극을 다층기판 위의 도전패턴에 납땜함으로써 불평형신호를 불평형/평형변환회로로부터 평형신호로 변환하여 출력할 수 있다.
그런데 최근 칩부품이나 반도체부품 등의 회로부품을 소형화하는 기술은 현저하게 진보하고 있어 예를 들면 외형치수가 0.6 ×0.3 mm 정도의 초소형의 칩저항이나 칩콘덴서도 실용화되고 있다. 따라서 상기한 종래의 전자회로유닛에 있어서도 이와 같은 초소형의 회로부품을 사용하고, 이들 회로부품을 그 부품간 피치를 좁힌 상태로 기판 위에 설치하면 전자회로유닛을 어느 정도까지는 소형화하는 것이 가능하게 된다. 그러나 칩부품이나 반도체부품 등의 회로부품의 소형화에는 한계가 있고, 또한 다수의 회로부품을 기판 위에 설치할 때에 각 회로부품의 납땜부분이 단락하지 않도록 하지 안으면 안되기 때문에 부품간 피치를 좁히는 것에도 한계가 있어, 이러한 것이 전자회로유닛의 또 다른 소형화를 방해하는 큰 요인으로 되고 있었다. 또한 불평형/평형변환회로가 면설치부품에 의해 구성되어 있고, 소망의 결합도를 확보하기 위하여 한 쌍의 도전로를 소정길이 이상의 길이에 걸쳐 병설하고 있는 관계 상, 이 면설치부품은 비교적 대형의 부품이기 때문에 기판 위의 한정된 설치공간이 불평형/평형변환회로용의 면설치부품에 의해 좁아져버려 이 점으로부터도 전자회로유닛의 소형화가 방해되고 있었다.
또 상기한 종래의 전자회로유닛에 있어서는 다층기판에 설치된 마이크로스트립라인에 의해 분포정수형의 공진용 인덕터가 구성되어 있기 때문에 소망의 Q를 얻는 데 필요로 하는 마이크로스트립라인이 길어져 이 점으로부터도 전자회로유닛의 소형화가 방해되고 있었다.
본 발명은 이와 같은 종래기술의 실정을 감안하여 이루어진 것으로, 그 목적은 소형화에 적합하고 정전대책에도 우수한 면설치타입의 전자회로유닛을 제공하는 데 있다.
도 1은 본 발명의 실시형태예에 관한 전자회로유닛의 사시도,
도 2는 회로구성 레이아웃을 나타내는 알루미나기판의 평면도,
도 3은 알루미나기판의 이면도,
도 4는 회로구성의 설명도,
도 5는 단면전극을 나타내는 사시도,
도 6은 단면전극의 단면도,
도 7은 반도체 베어칩과 접속랜드의 관계를 나타내는 설명도,
도 8은 전자회로유닛의 제조공정을 나타내는 설명도,
도 9는 다른 회로구성의 설명도,
도 10은 다른 회로구성 레이아웃을 나타내는 알루미나기판의 평면도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 알루미나기판 2 : 시일드커버
3 : 단면전극 4 : 반도체 베어칩
5 : 접속랜드 5a : 개구
6 : 저항막 7 : 하부전극
8 : 유전체막 9 : 상부전극
10 : 보호막 11 : 배면전극
12 : Ag 층 C1 내지 C7 : 콘덴서
R1 내지 R3 : 저항 L1 내지 L3 : 인덕턴스소자
Tr1, Tr2 : 트랜지스터 S1, S2 : 도전로
P, P1 : 도전패턴 SL : 접속랜드
상기 목적을 달성하기 위하여 본 발명의 전자회로유닛에서는 알루미나기판 위에 콘덴서 및 저항을 포함하는 회로소자와 이들 회로소자에 접속되는 도전패턴을 박막형성하고, 상기 알루미나기판 위에 반도체 베어칩을 탑재함과 동시에, 이 반도체 베어칩을 상기 도전패턴에 와이어본딩하고, 또 상기 알루미나기판 위에 소정간격을 두고 대향하는 한 쌍의 도전로로 이루어지는 인덕턴스소자를 박막형성하여 이 인덕턴스소자에 의해 불평형/평형변환회로를 구성하였다.
이와 같은 구성에 의하면, 콘덴서와 저항을 포함하는 회로소자가 박막기술을 사용하여 고정밀도로 형성되고, 또한 반도체소자는 베어칩을 와이어본딩한 것이기 때문에 알루미나기판 위에 필요로 하는 회로부품이 고밀도로 설치되어 소형화에 적합한 면설치타입의 전자회로유닛을 실현할 수 있다. 또한 알루미나기판 위에 한 쌍의 도전로로 이루어지는 인덕턴스소자를 박막형성하고, 이 인덕턴스소자의 한 쌍의 도전로에 의해 불평형/평형변환회로를 구성하였기 때문에 양 도전로 사이의 갭부를 좁게 하여 소망의 결합도를 확보할 수 있어, 이 점으로부터도 전자회로유닛의소형화에 유리하게 된다.
상기한 구성에 있어서, 불평형/평형변환회로를 구성하는 한 쌍의 도전로를 알루미나기판의 동일면상에 형성하면 양 도전로 사이의 갭을 좁혀 결합도를 높일 수 있다. 또 한 쌍의 도전로를 알루미나기판 위에 절연물을 거쳐 적층하면 알루미나기판 위에 차지하는 양 도전로의 설치공간을 더 한층 좁힐 수 있다. 또한 한 쌍의 도전로는 소용돌이형 또는 지그재그형상으로 형성하는 것이 바람직하다.
본 발명의 전자회로유닛에서는 사각형 평판형상의 알루미나기판 위에 콘덴서와 저항 및 인덕턴스소자를 포함하는 회로소자와 이들 회로소자에 접속되는 도전패턴을 박막형성함과 동시에, 상기 도전패턴에 와이어본딩되는 반도체 베어칩을 탑재하고, 상기 알루미나기판의 측면에 상기 도전패턴에 접속되는 입력용 전극 및 출력용전극을 설치하여 이들 입력용 전극 및 출력용 전극의 적어도 한쪽과 상기 콘덴서를 접속하는 상기 도전패턴에 방전용의 근접부를 설치하였다.
이와 같은 구성에 의하면 콘덴서와 저항 및 인덕턴스소자를 포함하는 회로 소자가 박막기술을 사용하여 높은 정밀도로 형성되고, 또한 반도체소자는 베어칩을 와이어본딩한 것이기 때문에 알루미나기판 위에 필요로 하는 회로부품이 고밀도로 설치되어 소형화에 적합한 면설치타입의 전자회로유닛을 실현할 수 있다. 또 알루미나기판 위에 박막형성된 회로소자 중, 특히 콘덴서의 정전기에 대한 내전압은 낮아지나, 입력용 전극 및 출력용 전극의 적어도 한쪽과 콘덴서를 접속하는 도전패턴에 방전용 근접부를 설치하였기 때문에 콘덴서의 정전파괴를 확실하게 방지할 수 있고, 또한 이 근접부를 박막기술에 의해 높은 치수정밀도로 형성할 수 있기 때문에 근접부의 방전갭을 좁혀 저전압에서의 방전이 가능하게 된다.
상기 구성에 있어서, 알루미나기판 위에 도전패턴을 서로 대향하여 병설함과 동시에 이들 도전패턴의 각각에 선단끼리가 마주 보는 돌출부를 설치하여 근접부를 이루는 것이 바람직하고, 이와 같이 하면 콘덴서의 정전파괴를 더욱 확실하게 방지할 수 있다.
또 본 발명의 전자회로유닛에서는 알루미나기판 위에 박막형성된 콘덴서와 저항 및 인덕턴스소자를 포함하는 회로소자와, 상기 알루미나기판 위에 와이어본딩된 반도체 베어칩을 구비하고, 상기 인덕턴스소자가 적어도 공진주파수설정용 인덕턴스소자를 가지고, 이 공진주파수설정용 인덕턴스소자를 소용돌이형상으로 박막형성하였다.
이와 같은 구성에 의하면 콘덴서와 저항 및 인덕턴스소자를 포함하는 회로 소자가 박막기술을 사용하여 높은 정밀도로 형성되고, 또한 반도체소자는 베어칩을 와이어본딩한 것이기 때문에 알루미나기판 위에 필요로 하는 회로부품이 고밀도로 설치되어 소형화에 적합한 면설치타입의 전자회로유닛을 실현할 수 있다. 또박막형성된 소용돌이형상의 공진주파수설정용 인덕턴스소자에 의해 집중정수형의 인덕터가 구성되기 때문에 그 도체간 거리를 좁혀 소형화를 도모할 수 있어, 이 점에서도 전자회로유닛의 소형화를 실현할 수 있다.
상기한 구성에 있어서 공진주파수설정용 인덕턴스소자를 구성하는 소용돌이 형상 인덕턴스소자의 표면에 Cu 도금을 설치하는 것이 바람직하고, 이와 같이 하면 공진회로의 Q를 높일 수 있다.
또 상기 구성에 있어서, 공진주파수설정용 인덕턴스소자에 접속된 조정용 도전패턴을 박막형성하고, 이 조정용 도전패턴의 트리밍에 의해 공진주파수설정용 인덕턴스소자의 감김수를 증가하여 공진주파수를 조정하도록 구성하는 것이 바람직하고, 이와 같이 하면 공진주파수의 조정을 간단하게 행할 수 있다. 이 경우에 있어서 트리밍 후의 조정용 도전패턴의 도체폭과 공진주파수설정용 인덕턴스소자의 도체폭을 대략 동일하게 하는 것이 바람직하고, 이와 같이 하면 양자의 특성임피던스가 변하지 않게 된다.
이하, 본 발명의 실시형태예에 대하여 도면을 참조하여 설명하면 도 1은 전자회로유닛의 사시도, 도 2는 회로구성 레이아웃을 나타내는 알루미나기판의 평면도, 도 3은 알루미나기판의 이면도, 도 4는 회로구성의 설명도, 도 5는 단면전극을 나타내는 사시도, 도 6은 단면전극의 단면도, 도 7은 반도체 베어칩과 접속랜드의 관계를 나타내는 설명도, 도 8은 전자회로유닛의 제조공정을 나타내는 설명도이다.
본 실시형태예는 주파수동조형 부스터 엠플리파이어에 대한 적용예이고, 이 주파수동조형 부스터 엠플리파이어는 휴대형 텔레비젼기기의 수신성능(특히, 수신감도와 내방해특성)향상을 위해 도시 생략한 UHF 튜너와 조합시켜 사용되어 희망주파수의 TV 신호를 선택함과 동시에 선택한 TV 신호를 증폭하여 UHF 튜너에 입력하는 기능을 가진다.
도 1은 이와 같은 주파수동조형 부스터 엠플리파이어(전자회로유닛)의 외관을 나타내고, 상기 도면에 나타내는 바와 같이 이 주파수동조형 부스터 엠플리파이어는 뒤에서 설명하는 회로구성소자를 탑재한 알루미나기판(1)과, 이 알루미나기판(1)에 설치된 시일드커버(2)로 구성되어 있고, 도시 생략한 모기판에 납땜되는 면설치부품으로 되어 있다. 알루미나기판(1)은 사각형 평판형상으로 형성되어 있고, 대판(大版)기판을 단책형상의 분할편으로 절단한 후, 이 분할편을 다시 세분할함으로써 얻어진다. 시일드커버(2)는 금속판을 박스형으로 구부려 가공한 것으로, 알루미나기판(1) 위의 회로구성소자는 이 시일드커버(2)에 의해 덮여져 있다.
도 2에 나타내는 바와 같이 알루미나기판(1)의 표면에는 회로구성소자와 그들을 접속하는 도전패턴이 설치되어 있고, 또 도 3에 나타내는 바와 같이 알루미나기판(1)의 이면에는 배면전극으로서의 도전패턴이 설치되어 있다. 본 실시형태예에 관한 주파수동조형 부스터 엠플리파이어는 TV 신호의 선택과 증폭을 위해 동조회로와 증폭회로를 가지고, 도 4에 나타낸 바와 같은 회로구성으로 되어 있고, 도 2에 나타내는 각 회로구성소자에는 도 4의 회로도에 대응하는 부호를 붙이고 있다. 단, 도 4는 회로구성의 일례를 나타내는 것으로, 본 발명은 이 외의 회로구성을 가지는 전자회로유닛에도 적용가능하다.
도 4에 나타내는 바와 같이 주파수동조형 부스터 엠플리파이어는 동조회로 및 증폭회로의 회로구성소자인 콘덴서(C1 내지 C7), 저항(R1 내지 R3), 인덕턴스소자(L1 내지 L3), 다이오드(D1), 트랜지스터(Tr1), 도전로(S1, S2) 등을 가지고, 이들 회로구성소자와 그것을 접속하는 도전패턴은 알루미나기판(1)의 표면에 설치되어 있다. 이 도전패턴은 예를 들면 Cr이나 Cu 등을 스퍼터링 등의 박막기술을 사용하여 형성한 것으로, 도 2중에는 부호(P)를 붙이고 해칭으로 나타내고 있다.
주파수동조형 부스터 엠플리파이어의 회로구성에 대하여 간단하게 설명하면희망주파수의 TV 신호를 선택과 증폭하기 위하여 인덕턴스소자(L2, L3)와 콘덴서 (C3, C4) 및 다이오드(D1)로 이루어지는 동조회로와, 트랜지스터(Tr1)와 그 주변회로소자[저항(R1 내지 R3), 콘덴서(C6)] 및 불평형/평형변환소자(T)로 이루어지는 증폭회로로 구성되어 있다. 복수의 주파수의 TV 신호는 콘덴서(C1)를 거쳐 동조회로에 입력된다. 동조회로의 동조주파수(공진주파수)는 다이오드(D1)의 캐소드에 가하는 전압(Vctl)의 제어에 의해 가변되므로 희망하는 TV 신호의 주파수와 일치시킴으로써 희망하는 TV 신호만이 선택되고, 콘덴서(C5)를 거쳐 증폭회로의 트랜지스터(Tr1)의 베이스에 입력된다. 트랜지스터(Tr1)의 베이스에는 베이스바이어스용 분압저항(R1, R2)에 바이어스전압이 가해지고, 트랜지스터(Tr1)의 콜렉터전류 (≒에미터전류)는 에미터저항(R3)의 저항치에 의해 설정된다. 트랜지스터(Tr1)에 의해 증폭된 TV 신호는 콜렉터로부터 출력되고, 콜렉터에는 불평형/평형변환소자 (T)가 설치되어 있다. 이 불평형/평형변환소자(T)는 서로 결합한 한 쌍의 도전로 (S1, S2)로 이루어지는 인덕턴스소자에 의해 구성되고, 도전로(S2)의 양쪽 끝으로부터 평형 TV 신호가 출력되어 상기한 UHF 튜너에 입력된다.
도 2에 나타내는 바와 같이 알루미나기판(1)의 끝부에는 접지용 전극(GND)과입력용 전극(Vcc, Vctl, RFin) 및 출력용 전극(RFout)이 형성되어 있고, 이들은 도전패턴(P)의 일부에 의해 구성되어 있다. 접지용 전극과 입력용 전극 및 출력용 전극은 사각형상의 알루미나기판(1)이 서로 대향하는 2개의 긴 변측에만 형성되고, 그 이외의 서로 대향하는 2개의 짧은 변측에는 형성되어 있지 않다. 즉 알루미나기판(1)의 한쪽의 긴 변측의 양 모서리(코너)에 GND 전극이 형성되고, 이들 GND 전극의 사이에 Vcc 전극과 RFin 전극 및 Vctl 전극이 형성되어 있다. 또 알루미나기판(1)의 다른쪽의 긴 변측의 양 모서리부와 그 근방의 3개소에 GND 전극이 형성되고, 이들 GND 전극의 사이에 2개의 RFout 전극이 형성되어 있다. 또한 뒤에서 설명하는 바와 같이 알루미나기판(1)의 2개의 긴 변은 대판기판을 단책형상의 분할편으로 절단하였을 때의 분할선에 대응하여 알루미나기판(1)의 2개의 짧은 변은 이 분할편을 더욱 세분할하였을 때의 분할선에 대응한다.
한편, 도 3에 나타내는 바와 같이 알루미나기판(1)의 이면에 설치된 도전패턴(P1)(배면전극)은 각각의 접지용 전극(GND)과 입력용 전극(Vcc, Vctl, RFin) 및 출력용 전극(RFout)에 대향하고 있고, 도 5와 도 6에 나타내는 바와 같이 양자는 단면전극(3)을 거쳐 도통되어 있다. 이 단면전극(3)은 Ag 후막층의 위에 Ni 밑바탕도금층과 Au 도금층을 차례로 적층한 것으로, 최하층의 Ag 후막층은 유리성분을 함유하지 않은 Ag 페이스트를 후막형성한 후, 이것을 200℃ 정도에서 소성한 저온소성재로 이루어진다. 또 중간층의 Ni 밑바탕도금층은 Au 도금층의 부착을 용이하게 하는 것으로, 최상층의 Au 도금층은 단면전극(3)을 도시 생략한 모기판의 땜납랜드에 납땜하였을 때에 최하층의 Ag가 땜납에 석출하는 것을 방지하기 위한 것이다. 그리고 시일드커버(2)가 알루미나기판(1)에 설치된 전자회로유닛의 완성품에 있어서 시일드커버(2)의 측면에 구부려 형성된 다리편(2a)이 접지용 전극(GND)과 도통하는 단면전극(3)에 납땜되어 있고, 시일드커버(2)는 알루미나기판(1)의 4모서리에서 접지된 상태가 된다.
상기한 각 회로 구성소자 중, 콘덴서(C1 내지 C7)는 하부전극의 위에 SiO2등의 유전체막을 거쳐 상부전극을 적층한 것으로, 이들은 스퍼터링 등을 사용하여 박막형성되어 있다. 상부전극의 표면에는 Cu 층이 설치되어 있고, 이 Cu 층에 의해공진회로의 Q가 높여져 있다. 콘덴서(C1 내지 C7)의 하부전극과 상부전극은 도전패턴(P)에 접속되어 있고, 도 2에 나타내는 바와 같이 콘덴서(C7)와 Vcc 전극 사이의 도전패턴(P), 콘덴서(C7)와 RFout 전극 사이의 도전패턴(P), 콘덴서(C2)와 Vctl전극 사이의 도전패턴(P)에는 각각 방전용 근접부(에어갭)(G)이 설치되어 있다. 이 근접부(G)는 서로 대향하여 병설된 도전패턴(P)의 각각에 설치된 한 쌍의 돌출부에 의해 구성되어 있고, 양 돌출부의 선단끼리는 소정의 갭을 가지고 대향하고 있다. 이 경우 도전패턴(P)과 GND 전극의 치수정밀도는 모두 박막기술에 의해 높아지기 때문에 근접부(G)의 갭치수를 좁힐 수 있어 저전압에서의 방전이 가능해지고 있다. 또 각 콘덴서(C1 내지 C7) 중, 콘덴서(C1와 C3 내지 C5)는 단순한 사각형상으로 형성되어 있으나, 콘덴서(C2와 C7)에 대해서는 2개 이상의 사각형을 조합한 다른형상으로 형성되어 있다. 즉, 콘덴서(C2)는 하나의 직사각형의 한 변으로부터 2개의 직사각형을 돌출시킨 오목형상이고, 콘덴서(C7)는 3개의 직사각형을 긴 변방향으로 어긋나게 하여 연속시킨 형상으로 되어 있다. 이들 콘덴서(C2와 C7)는 비교적 큰 용량치를 필요로 하는 접지용 콘덴서이고, 접지용 콘덴서(C2와 C7)를 이와 같은 다른형상으로 하면 알루미나기판(1) 위의 한정된 공간이 유효하게 이용되어 소망의 용량치의 콘덴서를 고밀도로 설치할 수 있다.
또한 각 콘덴서(C1 내지 C7) 중, 콘덴서(C6)는 크기를 달리하는 2개의 접지용 콘덴서로 구성되어 있고, 양자는 서로 분리된 한 쌍의 도전패턴(P)을 거쳐 병렬로 접속되어 있다. 즉, 도 2에 나타내는 바와 같이 양 접지용 콘덴서(C6)의 각 한쪽의 전극부는 GND 전극에 연결되는 접지용 도전패턴(P)에 접속되어 있으나, 양 접지용 콘덴서(C6)의 각 다른쪽의 전극부는 서로 분리된 2개의 도전패턴(P)을 거쳐 트랜지스터(Tr1)의 접속랜드(SL)에 접속되어 있다. 도 4에서 분명한 바와 같이 콘덴서(C6)는 트랜지스터(Tr1)의 에미터와 접지 사이에 설치되어 있고, 상기 접속 랜드(SL)는 트랜지스터(Tr1)의 에미터전극이 와이어본딩되는 개소이기 때문에 콘덴서 (C6)의 용량치는 서로 분리된 도전패턴(P)을 거쳐 병렬 접속된 2개의 접지용 콘덴서에 의해 설정되게 된다. 따라서 트랜지스터(Tr1)의 에미터전극으로부터 콘덴서 (C6)를 거쳐 접지에 이르는 도전패턴(P) 전체의 인덕턴스가 감소하여 접지용 콘덴서(C6)에 의한 접속랜드(SL)의 접지효과가 향상하게 되고, 또 각 접지용 콘덴서 (C6)와 각 도전패턴(P)에 의한 기생발진주파수가 높아지기 때문에 이 주파수를 트랜지스터(Tr1)의 동작점 주파수 이상으로 설정함으로써 기생진동을 없앨 수 있다.
저항(R1 내지 R3)는 예를 들면 TaSiO2등의 저항막을 스퍼터링 등의 박막기술을 사용하여 형성한 것으로, 그 표면에는 필요에 따라 SiO2등의 유전체막이 설치되어 있다. 도 2에 나타내는 바와 같이 3개의 저항(R1 내지 R3) 중, 저항(R1과 R2)은 알루미나기판(1) 위의 서로 근접한 위치에 병설하여 박막형성되고, 나머지 저항(R3)은 저항(R1과 R2)으로부터 떨어진 위치에 박막형성되어 있다. 이와 같이저항(R1과 R2)을 근접한 위치에 박막형성하고 있기 때문에, 각 저항(R1, R2)의 저항치가 소망치에 대하여 불균일을 일으켰다 하여도 저항(R1, R2) 전체의 불균일의 비율을 동일하게 할 수 있다. 도 4에서 분명한 바와 같이 저항(R1과 R2)은 트랜지스터(Tr1)의 베이스 바이어스용 분압저항이고, R1/(R1 + R2) ×Vcc의 전압이 트랜지스터(Tr1)의 베이스에 인가된다. 여기서 베이스바이어스용 분압저항인 저항(R1, R2) 전체의 불균일의 비율은 상기한 바와 같이 항상 동일하기 때문에 이들 저항(R1, R2)에 대한 저항치의 트리밍은 불필요하게 된다. 한편 저항(R3)은 트랜지스터(Tr1)의 에미터저항이고, 전류는 Vcc 전극으로부터 트랜지스터(Tr1)의 콜렉터와 에미터에 흐르고, 다시 저항(R3)을 통하여 접지된다. 여기서 각 저항(R1 내지 R3) 중, 에미터저항인 저항(R3)에 의한 트랜지스터(Tr1)의 증폭도에 대한 기여가 가장 크기 때문에 전류치가 일정하게 되도록 저항(R3)만을 트리밍하여 출력조정하도록 하고 있다.
또한 도 9에 나타내는 바와 같이, 트랜지스터(Tr1)에 별도의 트랜지스터 (Tr2)를 직렬 접속한 회로구성의 경우는, 양 트랜지스터(Tr1, Tr2)의 베이스 바이어스용 분압저항인 저항(R1, R2, R4)을 알루미나기판(1) 위의 서로 근접한 위치에 박막형성하면, 이들 저항(R1, R2, R4)에 대한 저항치의 트리밍은 불필요하게 된다. 따라서, 이 경우에 있어서도 에미터저항인 저항(R3)만을 트리밍함으로써 양 트랜지스터(Tr1, Tr2)의 전류치를 설정할 수 있다.
또 인덕턴스소자(L1 내지 L3)와 도전로(S1, S2)는 Cr이나 Cu 등을 스퍼터링등의 박막기술을 사용하여 형성한 것으로, 도전패턴(P)에 접속되어 있다. 각 인덕턴스소자(L1 내지 L3)의 표면에는 Cu 층이 설치되어 있고, 이 Cu 층에 의해 공진 회로의 Q가 높여지고 있다. 인덕턴스소자(L1과 L2)는 모두 각진 형의 소용돌이형상으로 형성되어 있고, 각각의 한쪽 끝은 Vctl 전극이나 접지용의 도전패턴(P)에 와이어본딩되어 있다. 인덕턴스소자(L2)는 개략의 공진주파수를 설정하는 공진주파수설정용이고, 인덕턴스소자(L3)는 인덕턴스소자(L2)의 다른쪽 끝에 연속되어 있다. 인덕턴스소자(L3)는 공진주파수를 조정하기 위한 조정용 도전패턴이고, 도 2의 파선으로 나타내는 바와 같이, 인덕턴스소자(L3)를 트리밍하여 깎음으로써, 인덕턴스소자(L2)의 감김수가 증가하여 공진주파수를 조정하도록 되어 있다. 이 경우, 트리밍 후의 인덕턴스소자(L3)의 도체폭이 공진주파수설정용의 인덕턴스소자 (L2)의 도체폭과 동일하게 되도록 하면, 인덕턴스소자(L2)와 인덕턴스소자(L3)의 특성임피던스가 변하지 않게 된다.
상기한 바와 같이, 불평형/평형변환소자(T)는 서로 결합한 한 쌍의 도전로(S1, S2)로 이루어지는 인덕턴스소자에 의해 구성되고, 이들 도전로(S1, S2)는 알루미나기판(1) 위에 박막형성되어 있다. 이들 도전로(S1, S2)는 알루미나기판(1) 위에서 소정의 갭을 거쳐 대향하도록 소용돌이형상으로 형성되어 있고, 한쪽의 도전로(S1)의 양쪽 끝은 트랜지스터(Tr1)의 콜렉터전극과 콘덴서(C7)에 접속된 도전패턴(P)에 접속되고, 다른쪽의 도전로(S2)의 양쪽 끝은 한 쌍의 RFout 전극에 접속되어 있다. 이 경우 박막형성된 도전로(S1, S2)의 치수정밀도가 높기 때문에 양 도전로(S1, S2) 사이의 갭을 좁게 하여 소망의 결합도를 확보할 수 있어 알루미나기판(1) 위의 한정된 공간내에 소형의 불평형/평형변환소자(T)를 설치할 수 있다. 또한 도 10에 나타내는 바와 같이, 소정의 갭을 거쳐 대향하는 한 쌍의 도전로 (S1, S2)를 알루미나기판(1) 위에 지그재그형상으로 형성하여도 좋다.
또 다이오드(D1)와 트랜지스터(Tr1)는 알루미나기판(1) 위에 박막형성된 도전패턴(P)의 접속랜드에 반도체 베어칩을 탑재하고, 그 반도체 베어칩을 도전패턴 (P)에 와이어본딩한 것이다. 즉, 도 2에 나타내는 바와 같이 다이오드(D1)의 반도체 베어칩은 각진형상을 이루고, 그 하면에 설치된 한쪽의 전극이 크림땜납이나 도전페이스트 등의 도전성 접착제를 사용하여 접속랜드에 고정되고, 반도체 베어칩의 상면에 설치된 다른쪽의 전극이 도전패턴(P)의 소정부위에 와이어본딩되어 있다. 또 트랜지스터(Tr1)의 반도체 베어칩도 각진형상을 이루고, 그 하면에 설치된 콜렉터전극이 도전성 접착제를 사용하여 접속랜드에 고정되어 베이스전극과 에미터전극이 도전패턴(P)의 소정부위에 와이어본딩되어 있다. 상기한 단면전극(3)과 마찬가지로 이들 접속랜드상에도 Ni 밑바탕도금층과 Au 도금층이 차례로 적층되어 있다. 여기서 도 7(a) 또는 도 7(b)에 나타내는 바와 같이, 반도체 베어칩(4)의 하면적에 대하여 접속랜드(5)의 면적이 작게 형성되어 있고, 이와 같은 구성을 채용함으로써 반도체 베어칩(4)의 아래쪽에 도전성 접착제의 고임부가 확보되기 때문에 도전성 접착제가 반도체 베어칩(4)의 외형으로부터 밀려 나와 주위의 도전패턴(P)과 단락하는 사고를 미연에 방지할 수 있다. 또 접속랜드(5)의 내부에 개구(5a)가 설치되고 있고, 이에 의해 잉여의 도전성 접착제가 개구(5a)내에 고이기 때문에 도전성 접착제의 밀려 나옴을 더욱 확실하게 방지할 수 있게 되어 있다.
다음에 상기한 바와 같이 구성된 전자회로유닛의 제조공정에 대하여 주로 도8을 사용하여 설명한다.
먼저 도 8(a)에 나타내는 바와 같이 알루미나기판(1)의 표면 전체에 TaSiO2등을 스퍼터링한 후, 이것을 소망형상으로 에칭하여 저항막(6)을 형성함으로써 저항(R1 내지 R3)에 상당하는 부분이 구성된다. 다음으로 도 8(b)에 나타내는 바와 같이 저항막(6)의 위로부터 Cr이나 Cu 등을 스퍼터링하고 이것을 소망형상으로 에칭하여 하부전극(7)을 형성한 후, 도 8(c)에 나타내는 바와 같이 하부전극(7)의 위로부터 Si02등을 스퍼터링하고, 이것을 소망형상으로 에칭하여 유전체막(8)을 형성한다. 다음으로 도 8(d)에 나타내는 바와 같이 유전체막(8)의 위로부터 Cr이나 Cu 등을 스퍼터링한 후, 이것을 소망형상으로 에칭하여 상부전극(9)을 형성한다. 그 결과 하부전극(7) 또는 상부전극(9)에 의해 도전패턴(P)과 인덕턴스소자(L1 내지 L3)및 도전로(S1, S2)에 상당하는 부분이 구성되고, 하부전극(7)과 유전체막(8) 및 상부전극(9)의 적층체에 의해 콘덴서(C1 내지 C7)에 상당하는 부분이 구성된다. 다음으로 인덕턴스소자(L1 내지 L3)와 도전로(S1, S2) 및 콘덴서(C1 내지 C7)에 상당하는 부분의 표면에 Cu 층을 도금 또는 박막기술로 형성한 후, 도 8(e)에 나타내는 바와 같이 도전패턴(P)을 제외하는 부분에 보호막(10)을 형성한다. 다음으로 도 8(f)에 나타내는 바와 같이 알루미나기판(1)의 이면 전체에 Cr이나 Cu 등을 스퍼터링한 후, 이것을 소망형상으로 에칭하여 배면전극(11)을 형성함으로써 이면측의 도전패턴(P1)에 상당하는 부분이 구성된다.
또한 이상 설명한 도 8(a) 내지 도 8(f)의 공정은 가로세로로 격자형상으로연장되는 분할홈이 설치된 알루미나재로 이루어지는 대판기판에 대하여 행하여지고, 이하에 설명하는 도 8(g) 내지 도 8(i)의 공정은 이 대판기판을 한 방향의 분할홈을 따라 절단함으로써 얻어지는 단책형상의 분할편에 대하여 행하여진다.
즉, 대판기판을 단책형상의 분할편으로 절단한 후, 도 8(g)에 나타내는 바와 같이 이 분할편의 절단면인 알루미나기판(1)의 양쪽 끝면에 Ag 층(12)을 후막형성하고, 알루미나기판(1)의 표리 양면에 설치된 도전패턴(P, P1)의 접지용 전극(GND)과 입력용 전극(Vcc, Vctl, RFin) 및 출력용 전극(RFout) 끼리를 Ag 층(12)에서 도통한다. 이 Ag 층(12)은 상기한 단면전극(3)의 Ag 후막층에 상당하고, 유리성분을 함유하지 않은 Ag 페이스트로 이루어지는 저온소성재이다. 또한 이와 같은 Ag 층(12)의 후막형성공정을 1개의 단책형상 분할편에 대하여 행하는 것도 가능하나, 복수의 분할편을 약간의 간극을 가지고 포갠상태로 하면, Ag 층(12)을 복수의 분할편에 대하여 동시에 후막형성할 수 있어 대량생산에 적합하게 된다. 다음으로 Ag 층(12)과 반도체 베어칩이 탑재되는 접속랜드의 각 표면에 Ni 밑바탕층과 Au 층을 차례로 도금한 후, 도 8(h)에 나타내는 바와 같이 각 접속랜드 위상에 다이오드(D1)와 트랜지스터(Tr1)의 반도체 베어칩을 크림땜납이나 도전페이스트 등의 도전성 접착제를 사용하여 고정한다. 이 경우 상기한 바와 같이 반도체 베어칩의 하면적에 대하여 접속랜드의 면적이 작게 형성되어 있기 때문에 도전성 접착제의 반도체 베어칩으로부터의 밀려 나옴이 방지되어 도전성 접착제가 반도체 베어칩 주위의 도전패턴(P)과 원하지 않게 단락하지 않도록 되어 있다. 다음으로 도 8(i)에 나타내는 바와 같이 각 반도체 베어칩을 도전패턴(P)의 소정 부위에 와이어본딩한 후, 도 8(j)에 나타내는 바와 같이 에미터저항인 저항(R3)을 트리밍하여 출력조정함과 동시에 조정용 도전패턴인 인덕턴스소자(L3)를 트리밍하여 공진주파수를 조정한다. 이 경우 공진주파수의 조정은 일일이 알루미나기판(1)에 분할하기 전의 단책형상 분할편의 상태로 행하여지고, 각 알루미나기판(1)의 모서리부에 접지용 전극(GND)이 설치되기 때문에 인접하는 알루미나기판(1)에 설치된 입력용 전극(Vcc, Vctl, RFin) 및 출력용 전극(RFout) 사이에 반드시 접지용 전극(GND)이 위치하게 되어 공진주파수의 조정이 인접하는 알루미나기판(1)의 회로에 악영향을 미치지 않도록 되어 있다.
계속해서 단책형상 분할편의 개개의 알루미나기판(1)에 시일드커버(2)를 설치하고, 그 시일드커버(2)의 다리편(2a)을 접지용 전극(GND)에 도통하는 단면전극 (3)에 납땜한 후, 분할편을 다른쪽의 분할홈을 따라 일일이 알루미나기판(1)에 세분할함으로써 도 1에 나타내는 바와 같은 전자회로유닛이 얻어진다.
이와 같이 구성된 상기 실시형태예에 관한 전자회로유닛에 의하면 알루미나기판(1) 위에 콘덴서(C1 내지 C7), 저항(R1 내지 R3), 인덕턴스소자(L1 내지 L3),도전로(S1, S2) 등의 회로소자와 이들 회로소자에 접속되는 도전패턴(P)을 박막형성함과 동시에, 이 알루미나기판(1) 위에 다이오드(D1)와 트랜지스터(Tr1)의 반도체 베어칩을 와이어본딩하고, 또 알루미나기판(1)의 측면에 도전패턴의 접지용 전극과 입출력용 전극에 접속되는 단면전극(3)을 설치하였기 때문에 필요로 하는 회로구성소자를 박막기술과 반도체소자의 와이어본딩를 사용하여 알루미나기판(1) 위에 고밀도로 설치할 수 있어 소형화에 적합한 면설치타입의 전자회로유닛을 실현할수 있다.
또 알루미나기판(1) 위에 박막형성한 한 쌍의 도전로(S1, S2)에 의해 불평형/평형변환회로를 구성하였기 때문에 양 도전로(S1, S2) 사이의 갭을 좁게 하여 소망의 결합도를 확보할 수 있고, 이 점으로부터도 전자회로유닛의 소형화에 유리하게 된다.
또한 상기 실시형태예에서는 불평형/평형변환회로를 구성하는 한 쌍의 도전로(S1, S2)를 알루미나기판(1)의 동일면상에 박막형성한 경우에 대하여 설명하였으나, 콘덴서(C1 내지 C7)의 구성과 마찬가지로 한 쌍의 도전로(S1, S2)를 알루미나기판(1) 위에 SiO2등의 절연물을 거쳐 적층하는 것도 가능하고, 이와 같이 하면 알루미나기판(1) 위에 차지하는 양 도전로의 설치공간을 더 한층 좁힐 수 있다.
또 입력용 전극(Vcc, Vct1) 및 출력용 전극(RFout)과 콘덴서(C2, C7)를 접속하는 도전패턴(P)에 방전용의 근접부(G)를 설치하였기 때문에 이들 콘덴서(C2, C7)의 정전파괴를 확실하게 방지할 수 있을 뿐만 아니라, 이 에어갭(G)을 박막기술에 의해 높은 치수정밀도로 형성할 수 있기 때문에 근접부(G)의 갭치수를 좁혀 저전압에서의 방전이 가능하게 된다.
또 박막형성된 인덕턴스소자 중, 공진주파수설정용의 인덕턴스소자(L2)를 소용돌이형상으로 형성하고 집중정수형의 공진용 인덕터로 하였기 때문에 상기 인덕턴스소자(L2)의 도체간 거리를 좁혀 공진용 인덕터의 소형화를 도모할 수 있어 이 점으로부터도 전자회로유닛의 소형화를 실현할 수 있다. 또 이 인덕턴스소자(L2)를 포함하는 모든 인덕턴스소자(L1 내지 L3)의 표면에 Cu 도금을 설치하였기 때문에 공진회로의 Q를 높일 수 있다.
또한 공진주파수설정용의 인덕턴스소자(L2)에 접속된 인덕턴스소자(L3)를 조정용 도전패턴으로 하고, 그 인덕턴스소자(L3)의 트리밍에 의해 인덕턴스소자(L2)의 감김수를 증가시켜 공진주파수를 조정하도록 하였기 때문에 공진주파수의 조정을 간단하게 할 수 있고, 또한 트리밍 후의 인덕턴스소자(L3)와 공진주파수설정용의 인덕턴스소자(L2)의 도체폭이 동일하게 되도록 하였기 때문에 인덕턴스소자(L2)와 인덕턴스소자(L3)의 특성임피던스가 변하지 않게 된다.
본 발명은 이상 설명한 바와 같은 형태로 실시되어 이하에 기재되는 바와 같은 효과를 나타낸다.
알루미나기판 위에 콘덴서 및 저항을 포함하는 회로소자와 도전패턴을 박막형성함과 동시에, 이 알루미나기판 위에 반도체소자의 베어칩을 와이어본딩하고, 또 알루미나기판 위에 한 쌍의 도전로로 이루어지는 인덕턴스소자를 박막형성하여 불평형/평형변환회로를 구성하였기 때문에 알루미나기판 위에 필요로 하는 회로부품을 고밀도로 설치할 수 있을 뿐만 아니라, 불평형/평형변환회로를 구성하는 양 도전로 사이의 갭을 좁게 하여 소망의 결합도를 확보할 수 있어 전자회로유닛의 소형화를 도모할 수 있다.
알루미나기판 위에 콘덴서와 저항 및 인덕턴스소자를 포함하는 회로소자와 이들 회로소자에 접속되는 도전패턴을 박막형성함과 동시에, 반도체 베어칩을 와이어본딩하고, 또 입력용 전극 및 출력용 전극의 적어도 한쪽과 콘덴서를 접속하는 도전패턴에 방전용의 근접부를 설치하였기 때문에 알루미나기판 위에 필요로 하는 회로부품을 고밀도로 설치하여 전자회로유닛의 소형화를 도모할 수 있다. 또 근접부에 의해 콘덴서의 정전파괴를 확실하게 방지할 수 있고, 또한 이 근접부의 방전 갭을 좁혀 저전압에서의 방전이 가능하게 된다.
알루미나기판 위에 콘덴서와 저항 및 인덕턴스소자를 포함하는 회로소자를 박막형성함과 동시에 반도체 베어칩을 와이어본딩하고, 적어도 공진주파수설정용 인덕턴스소자를 구성하는 인덕턴스소자를 소용돌이형상으로 하였기 때문에 알루미나기판 위에 필요로 하는 회로부품을 고밀도로 설치할 수 있을 뿐만 아니라, 공진 주파수설정용 인덕턴스소자의 도체간 거리를 박막기술에 의해 좁힐 수 있어 전자회로유닛의 소형화를 실현할 수 있다.

Claims (16)

  1. 알루미나기판 위에 콘덴서 및 저항을 포함하는 회로소자와 이들 회로소자에 접속되는 도전패턴을 박막형성하고, 상기 알루미나기판 위에 반도체 베어칩을 탑재함과 동시에, 이 반도체 베어칩을 상기 도전패턴에 와이어본딩하고, 또한 상기 알루미나기판 위에 소정간격을 두고 대향하는 한 쌍의 도전로로 이루어지는 인덕턴스소자를 박막형성하고, 이 인덕턴스소자에 의해 불평형/평형변환회로를 구성한 것을 특징으로 하는 전자회로유닛.
  2. 제 1항에 있어서,
    상기 한 쌍의 도전로를 상기 알루미나기판의 동일면상에 형성한 것을 특징으로하는 전자회로유닛.
  3. 제 1항에 있어서,
    상기 한 쌍의 도전로를 상기 알루미나기판 위에 절연물을 거쳐 적층한 것을 특징으로 하는 전자회로유닛.
  4. 제 2항에 있어서,
    상기 한 쌍의 도전로를 상기 알루미나기판 위에 절연물을 거쳐 적층한 것을 특징으로 하는 전자회로유닛.
  5. 제 1항에 있어서,
    상기 한 쌍의 도전로를 소용돌이형상 또는 지그재그형상으로 형성한 것을 특징으로 하는 전자회로유닛.
  6. 제 2항에 있어서,
    상기 한 쌍의 도전로를 소용돌이형상 또는 지그재그형상으로 형성한 것을 특징으로하는 전자회로유닛.
  7. 제 3항에 있어서,
    상기 한 쌍의 도전로를 소용돌이형상 또는 지그재그형상으로 형성한 것을 특징으로하는 전자회로유닛.
  8. 제 4항에 있어서,
    상기 한 쌍의 도전로를 소용돌이형상 또는 지그재그형상으로 형성한 것을 특징으로하는 전자회로유닛.
  9. 사각형 평판형상의 알루미나기판 위에 콘덴서와 저항 및 인덕턴스소자를 포함하는 회로소자와 이들 회로소자에 접속되는 도전패턴을 박막형성함과 동시에, 상기도전패턴에 와이어본딩되는 반도체 베어칩을 탑재하여 상기 알루미나기판의 측면에 상기 도전패턴에 접속되는 입력용 전극 및 출력용 전극을 설치하고, 이들 입력용 전극 및 출력용 전극의 적어도 한쪽과 상기 콘덴서를 접속하는 상기 도전패턴에 방전용의 근접부를 설치한 것을 특징으로 하는 전자회로유닛.
  10. 제 9항에 있어서,
    상기 도전패턴을 서로 대향하여 병설함과 동시에, 이들 도전패턴의 각각에 선단끼리가 마주 본 돌출부를 설치하여 상기 근접부를 이룬 것을 특징으로 하는 전자회로유닛.
  11. 알루미나기판 위에 박막형성된 콘덴서와 저항 및 인덕턴스소자를 포함하는 회로소자와, 상기 알루미나기판 위에 와이어본딩된 반도체 베어칩을 구비하고, 상기 인덕턴스소자가 적어도 공진주파수설정용 인덕턴스소자를 가지고, 이 공진주파수설정용 인덕턴스소자를 소용돌이형상으로 박막형성한 것을 특징으로 하는 전자회로유닛.
  12. 제 11항에 있어서,
    상기 공진주파수설정용 인덕턴스소자의 표면에 Cu 도금을 설치한 것을 특징으로 하는 전자회로유닛.
  13. 제 11항에 있어서,
    상기 알루미나기판 위에 상기 공진주파수설정용 인덕턴스소자에 접속된 조정용 도전패턴을 박막형성하고, 이 조정용 도전패턴의 트리밍에 의해 상기 공진주파수설정용 인덕턴스소자의 감김수를 증가시켜 공진주파수를 조정하도록 구성한 것을 특징으로 하는 전자회로유닛.
  14. 제 12항에 있어서,
    상기 알루미나기판 위에 상기 공진주파수설정용 인덕턴스소자에 접속된 조정용 도전패턴을 박막형성하고, 이 조정용 도전패턴의 트리밍에 의해 상기 공진주파수설정용 인덕턴스소자의 감김수를 증가시켜 공진주파수를 조정하도록 구성한 것을 특징으로 하는 전자회로유닛.
  15. 제 13항에 있어서,
    상기 공진주파수설정용 인덕턴스소자와 트리밍 후의 상기 조정용 도전패턴의 각각의 도체폭을 대략 동일하게 설정한 것을 특징으로 하는 전자회로유닛.
  16. 제 14항에 있어서,
    상기 공진주파수설정용 인덕턴스소자와 트리밍 후의 상기 조정용 도전패턴의 각각의 도체폭을 대략 동일하게 설정한 것을 특징으로 하는 전자회로유닛.
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