KR20010100891A - 화학 기계적 폴리싱 중 구리의 디싱을 방지하기 위한 국부영역 합금 - Google Patents
화학 기계적 폴리싱 중 구리의 디싱을 방지하기 위한 국부영역 합금 Download PDFInfo
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Abstract
본 발명에 따라, 화학 기계적 폴리싱(CMP) 공정 중 구리의 디싱(dishing)은 전기도금된 구리 합금들을 사용함으로써 상당히 감소되고, 대부분의 예들에서 제거될 수 있는 반면, 합금 금속은 구리를 갖는 연속적인 고체 솔루션을 형성한다. 연속적인 고체 솔루션을 형성하는 금속을 갖는 전기도금된 구리 합금을 형성함으로써, 장벽 금속 층의 표면 상에 이러한 합금의 퇴적층(deposition layer)은 합금에 대하여 CMP 공정 중에 사용된 슬러리 폴리싱의 선택도를 저하시킨다. 전기도금 공정에서 연속적인 고체 솔루션을 형성하는 금속들을 갖는 구리 합금들은 구리의 산화 특성, 기계적 성질, 전기적인 성질, 강성(stiffness) 매개변수들 및 경도 매개변수들을 변화시킨다. 이들 성질들의 변화는 전체 장벽 층이 폴리싱될 때까지 합금 층 및 장벽 층이 동일한 비율로 폴리싱되도록 한다. 이 방법에서, CMP 공정으로부터 웨이퍼의 트렌치(trench)들에서의 구리 디싱을 피할 수 있다.
Description
발명의 분야
상술된 본 발명은 집적회로 반도체 제조 분야에 관한 것이다. 특히, 절차는 구리의 화학 기계적 폴리싱(CMP) 중에 일어나는 구리의 디싱 현상을 방지하기 위해 상술된다.
본 발명의 배경
금속 막들은 집적회로들의 제조 시에 다양한 목적으로 사용된다. 예를 들어, 금속 막들이 상호접속 선들, 접촉들, 및 반도체 웨이퍼 표면 상의 다른 도전 특성들을 형성하기 위해 사용될 수 있음은 잘 알려져 있다.
최근에, 집적회로들에서 금속화(metallization)을 위한 구리 및 구리합금의 사용에 관심이 증가하고 있다. 구리는 금속 특성에 대해 특히 매력적인 후보로서의 몇몇 특성을 가지고 있다. 특히, 구리는 알루미늄 합금보다 낮은 저항을 갖으며, 구리는 알루미늄 합금만큼 쉽게 전기이동(electromagration)을 하지 않는다.
일반적으로 반도체 제조는 유전체 산화막의 개별 층들에서 텅스텐 또는 구리 배선, 또는 금속화를 제공하는 단계를 포함한다. 보통 이들 막 층들을 형성하기 위해 사용된 산화물들은 포스포실리케이트 글라스(phosphosilicate glass; PSG), 보로포스포실리케이드 글라스(borophosilicate glass; BPSG) 또는 실리콘 옥사이드(SiO2)를 포함한다. 산화층은 종래의 평탄화 기술을 이용하여 평탄화된다. 이후에, 산화층은 에칭되거나, 여기에 일련의 트렌치들 및 홀들을 페턴화하기 위해 처리된다. 이후, 얇은 장벽 층이 산화층 위에 적층된다. 일반적으로 장벽은 Ti/TiN 더미를 형성하기 위한 다른 산호층 위에 적층된 티타늄(Ti) 및 티타늄 질화물(TiN), 또는 Ta/TaN 더미를 형성하기 위한 탄탈늄(Ta) 및 탄탈늄 질화물(TaN)의 박막을 포함한다. 이러한 장벽 층은 일반적으로 물리적 증기 적층(PVD)에 의해 적층되고, 스퍼터 적층으로 알려져 있으며, 더욱 합치된 코팅을 형성하기 위해 화학 증기 적층(CVD)에 의해 적층될 수 있다. 따라서, 장벽 층은 산화 층의 위쪽 표면뿐만 아니라 트렌치들 및 홀들의 표면들을 코팅하는 기능을 하고, 금속화 층과 산화층 사이에 좋은 접착을 제공하기 위해 사용된다. 금속화는 장벽 층 위에 텅스텐(W) 또는 구리(Cu)와 같은 도전 재료 층을 적층함으로써 제공되며, 여기서 W 또는 Cu가 트렌치들 및 홀들을 완전히 채운다. 그래서 채워진 트렌치들은 선들, 다마신(damascene), 또는 "글로벌 배선 층"을 형성하는 반면, 채워진 홀들은 스터드(study)들 또는 바이어스들을 포함하며, 또한 "국부 상호접속"으로 알려져 있다. 이후 배선 층의 제조는 산화막의 표면으로부터 장벽 층 및 텅스텐 또는 구리 층을 제거함으로써 완성된다. 이는 보통 평탄화 기술을 이용함으로써 달성된다.
집적회로들을 제조하는 중에 웨이퍼를 평탄화하는 수 많은 방법들, 예를 들어 글라스 상의 블록 레지스트(resist) 및 레지스트 에치 블록, 블록 레지스터 및 스핀 등이 있다. 선택 방법은 화학 기계적 폴리싱(CMP)이다. CMP는 충분한 웨이퍼 평탄화를 제공한다. 하지만, 트렌치 평탄화를 위한 CMP를 이용하는데 격게되는 어려움들 중에 하나는 통상 충분히 수축된 필드 구조의 트렌치들을 야기하는 "디싱" 효과이고, Cu(탄성 및 소성)의 기계적인 폴리싱과 관계된다. "디싱"은 특히 넓은 트렌치들에서 심하며, 폴리싱 중에 "디싱" 효과는 유전체 부식을 일으키는 넓은 트렌치들에서 유전 재료를 가늘게 만든다.
반도체들/집적 회로들을 형성하는 한가지 방법은 다마신(damascene) 공정으로서 알려진 공정을 포함한다. 다마신 공정은 도전형 상호접속들 및 화학 기계적 폴리싱에 의해 직접적으로 정의되는 다른 특성을 만든다. 종래의 다마신 공정은 산화물(oxide)와 같은 유전체를 웨이퍼 기판 상에 형성함으로써 시작된다. 유전체는,예를 들어 포토레지스트 층을 형성하는 리소그래피를 이용하여 패턴화된다. 트로프(through)들은 유전체에 의해 두 측 상에 한정된 유전체 내 및 기판 또는 장벽에 의한 바닥에 형성된다. 보통, 장벽 층은 또한 트로프의 두 측 벽들 상에 형성된다. 구리 또는 텅스텐과 같은 도전 재료의 등각 블랭킷(conformal blanket) 층은 웨이퍼 표면 위에 적층된다. 마지막으로, 웨이퍼 표면은 과부가된(overburden) 도전 재료를 제거하고, 반면 평탄한 유전체 표면에서의 도전 재료를 남기며 폴리싱된다.
전형적인 단일 또는 이중 다마신 구조에서, 구리의 디싱은 기판을 가로질러 밀도 변화를 페턴화함으로 인해 CMP 중에 서로다른 폴리싱율의 결과이다. 이는 구리가 폴리싱 슬러리에 아래 장벽 층(보통 Ta 또는 TaN)을 노출기켜 완전히 제거되는 칩 상의 임의의 영역들을 야기하는 반면, 다른 영역들은 여전히 기판 표면 상에 남아있는 구리를 갖는다. 구리와 장벽 층 모두를 완전히 폴리싱하기 위한 시도에서, 트렌치 영역들 상의 노출된 구리는 과잉 폴리싱된다. 이 과잉 폴리싱은 구리의 디싱을 야기한다.
"부식"의 관련 문제는 장벽 층을 완전히 제거하기 위한 시도에서 CMP 중에 과잉 폴리싱으로 인해 유전막(장벽 아래)의 과도한 손실이 있을 때 일어난다. 디싱 및 부식 모두는 오늘날 CMP에 대한 심각한 문제이다. 많은 노력이 디싱 효과를 줄이고 제어하기 위한 시도로 폴리싱 공정, 장비, 및 재료들을 변형하는 방향으로 맞춰져 왔다.
상기 공정은 더 명확하게 도 2a 내지 2c에서 묘사된다. 트렌치된 영역(22)들은 사진 제판술(photoengraving), 이방성 에칭, 또는 다른 종래의 에칭 및 제판 기술과 같은 종래의 방법에 의해 기판 내에 한정된다. 티타늄, 티타늄 질화물, 텅스텐, 텅스덴 질화물 또는 이들의 복합물과 같은 내화 금속(또는 내화 금속 복합물)의 장벽 층(24)은 보통 도전 구리 재료에 대해 부착층을 제공하기 위해 기판의 표면 상에 형성되고, 장벽 층(24) 위에 적층된 층(26)으로서 도시된다. 임의로, 도전 재료(구리와 같은)의 시드(seed) 층은 도전 재료의 부착을 강화하기 위해 장벽 층 상에 적층된다.
최종 생성물을 만들기 위해, 기판의 위 표면 상에 적층된 장벽 층과 함께 트렌치 또는 바이어스 위로 연장하는 초과(excess) 구리는 트렌치가 도전 재료로 채워져 남아있는 동안 웨이퍼 기판 상에 남아있는 평탄한 표면을 제거할 것을 요한다. 화학 기계적 폴리싱(CMP) 공정과 같은 평탄화 기술은 초과 구리 및 장벽을 제거하는데 이용된다.
화학 기계적 폴리싱은 폴리싱 패드와 함께, 내부공정(in-processing) 반도체 웨이퍼의 표면을 따라 중단(discontinuity)을 평탄화하거나 제거하기 위해 화학 슬러리를 이용하는 반도체 평탄화 기술이다. 화학 기계적 폴리싱에서, 마찰이 존재하는 웨이퍼에 대한 폴리싱 패드의 기계적인 움직임은 선택적으로 웨이퍼 표면의 노출된 부분을 제거하기 위해 화학적 공정과 조합된다. 슬러리는 여러 가지 역할을 수행하는데, 즉 마찰 입자들이 분산되도록 하는 매체이고, 다음으로 화학 공정을 증진시키는 화학 약품들을 제공한다. 화학 기계적 폴리싱에서 최적의 결과를 위해서, 보통 화학 및 기계적인 공정들 간의 상승적인 관계가 존재한다.
종래의 기술에서, 화학 기계적 폴리싱 공정은 도 2b에 도시된 바와 같이 구리 층(26)의 위쪽 부분을 제거하고, 기판(20)의 위 표면 상의 장벽 층(24) 및 구리 층(26)의 일부를 남기려는 목적을 달성하기 위해 사용된다. 기판(20)의 평탄한 표면을 형성하기 위한 시도에서, 장벽 층(24) 및 트래치(22)의 위쪽 단부 상에 남아있는 구리 부분은 CMP에 의해 폴리싱된다. 이것은 이 폴리싱 중에, 트렌치에 남아있는 구리의 디싱(27에 도시됨)이 도 2c에 도시된 바와 같이 결국 비평탄 표면(non-planar surface)을 야기한다는 것에 일치한다. 이는 구리에 비하여 상대적으로 단단한 장벽 간의 경도 차이로 인해 장벽 층이 구리보다 느리게 폴리싱된다. CMP 폴리싱 패드가 폴리싱되는 표면 상에 놓이면, 구리는 장벽 층에 비하여 빠르게 폴리싱되어, 장벽 층이 제거되는 것과 같이 불균일한 표면을 형성한다.
상술한 바와 같이 종래 기술의 디싱 문제를 해소하기 위해, 도 3a 내지 3f에 도시된 바와 같이 본 발명에 따른 공정은 디싱 현상을 감소 또는 제거하기 위해 이용된다.
발명의 요약
본 발명은 집적회로들/반도체들의 제조에서 평탄화된 표면을 제공하기 위해 화학 기계적 폴리싱(CMP) 중에 구리의 디싱 문제를 해소하는 것에 관한 것이다.
본 발명에 따라, 화학 기계적 폴리싱(CMP) 중에 구리의 디싱은 구리 합금의 국부 영역 적층에 의해 상당히 감소될 수 있고, 몇몇 예에서는 제거될 수도 있다. 구리 합금은 구리 및 구리를 갖는 연속적인 고체 솔루션을 형성하는 금속으로부터형성될 수 있다. 연속적인 고체 솔루션을 형성하는 금속을 갖는 구리 합금을 형성함으로써, 도전 재료로 채워진 수축된 영역 위의 장벽 금속 층 상의 이러한 금속의 국부 영역 증착은 도전 재료에 대하여 CMP 공정 중에 사용된 슬러리 폴리싱의 선택도를 낮추는 것을 가능하게 한다. 연속적인 고체 솔루션을 형성하는 금속들을 갖는 구리의 합금은 구리의 산화 특성, 기계적인 성질, 전기적인 성질, 강성 매개변수들 및 경도 매개변수들을 변화시키기 위해 고려된다. 이들 성질의 변화로 인해 금속 층이 비합금(non-alloy) 구리 층보다 장벽 층에 대해 더 큰 등가율(equivalent rate)로 폴리싱되게 한다. 이 방식에서, CMP 공정으로부터 반도체 또는 집적회로(또는 유사한 소자)의 수축된 영역(트렌치)들에서 구리의 디싱은 장벽 층과 구리 합금 사이의 폴리싱 비율이 1:1 비율에 접근하게 됨에 따라 회피될 수 있다.
본 발명의 부가적인 이점과 목적들은 관련된 도면과 관련하여 취해진 이하의 설명에서 이해될 것이다.
본 발명의 실시예를 도면을 참조로 상술한다.
도 1은 CMP에 앞서 본 발명에 따른 웨이퍼의 다면도.
도 2a는 CMP에 앞서 종래 기술 웨이퍼를 도시하는 도면.
도 2b 및 2c는 디싱을 일으키는 CMP 중에 및 이후의 종래 기술 웨이퍼를 도시하는 도면.
도 3a 내지 3f는 본 발명에 따른 공정을 이용하는 웨이퍼 상의 평탄화된 표면 구성을 도시하는 도면.
간략한 출원서의 도면들은 단순히 도식적 표현을 나타낼 뿐이며, 전체 출원서를 충분히 읽어보면 당해 분야의 당업자에 의해 결정될 수 있는 본 발명의 특정 매개변수 또는 구조적인 세부사항을 묘사하려는 의도가 아니라는 것을 강조하는 바이다.
본 발명에 따른 집적회로/반도체를 위한 웨이퍼 상의 평탄화된 표면을 형성하는 방법에서, 도 1에 도시된 바와 같이 층을 이룬 웨이퍼는 평탄화된 표면을 형성하기 위해 화학 기계적 폴리싱(CMP) 공정을 한 것이다. 도 1에 도시된 바와 같이, 기판 웨이퍼(10)는 장벽 층(14)으로 코팅되는 오목부(즉, 트렌치)가 제공되고, 여기에 국부적으로 적층된 구리 합금(18)을 갖는 도전 재료(즉, 구리)(16)로 채워진다. 임의로, 구리 층(20)은 합금의 국부적인 적층이 이루어지지 않은 웨이퍼의 나머지 영역들을 덮기 위해 구리 합금 층 상에 더 적층된다.
도 3a 내지 3f에 도시된 바와 같이 본 발명에 따른 공정에서, 기판 웨이퍼(30)가 제공된다. 오목부(32)는 사진제판술, 이방성 에칭, 또는 다른 종래의 수단과 같은 종래의 공정에 의해 기판에 형성된다. 티타늄, 티타늄 질화물, 탄탈늄 또는 탄탈늄 질화물과 같은 이들의 복합물 또는 내화 금속의 장벽(36)은 기판(30)의 표면(34) 상에 형성된다. 전형적으로 50Å 내지 500Å 두께, 더욱 전형적으로는 100Å 내지 250Å의 두께인 장벽 층(36)은 코팅된 장벽 층을 갖는 트렌치 영역(32) 내부에 적층되는 도 3b에서 38로 도시된 도전 구리 재료에 대한 부착 층(adhesive layer)을 또한 제공할 수 있다. 도 3b에 도시된 바와 같이, 구리 층(38)은 아래에 놓인 웨이퍼의 위쪽 표면에 접근하는 높이로 트렌치를 채우기 위해 적층된다. 임의로, 도전 재료의 얇은 시드(seed) 층은 도전 재료의 부착력을 강화하기 위해 장벽 층(36) 상에 형성된다.
이러한 점에서, 본 발명의 공정은 도 3c에 도시된 바와 같은 구조의 위쪽 표면 상의 구리 합금 층의 적층을 통해 구리 합금 층(40)을 형성하는 신규 단계를 포함한다. 구리 합금의 적층은 전기도금, 증기 증착(물리적 또는 화학적), 또는 다른 종래의 적층 기술에 의해 가능하다. 구리 합금은 식 Cu-M 으로, 여기서 M은 보통구리를 함유한 연속적인 고체 솔루션을 형성하는 금속이다. 금속 M은 Ni, Zn, Si, Ag, Al, Cr, Mn, Pb, Sn, 또는 이들의 혼합물과 같은 금속들로부터 선택된다. 금속(M)은 합금의 약 70wt% 까지, 전형적으로는 합금의 약 10wt% 내지 약 40wt%, 더욱 전형적으로는 합금의 약 30wt%의 양으로 제공될 수 있다. 함금에서 금속(M)의 양은 합금의 경도가 장벽 층의 경도에 접근하거나 일치하도록 조정된다. 보통 합금의 두께는 약 200Å 내지 1000Å, 더 전형적으로는 약 500Å 내지 800Å 사이이다. 합금의 두께는 CMP를 통해 폴리싱 시에, 폴리싱이 아래에 놓인 유전층이 노출되는 때에 정지 될 수 있도록 설계된다.
임의로, 최종의 층 형성 단계에서, 구리 층(44)은 도 3d에 도시된 바와 같이 구리 합금 층(40) 상부에 적층된다. 이 임의적인 단계는 오목부 위로 합금의 국부 적층이 합금 층(40)의 높이(level) 이하에서 웨이퍼의 다른 부분을 남길 때 존재한다.
종래의 공정에서와 같이, CMP 공정은 도 3e에 도시된 바와 같이(제거된 층(44)) 구리 층(44)을 효과적으로 제거하기 위해 사용된다. 그 결과, 구리 합금 층(40) 및 장벽 층(36)은 도 3f에 도시된 바와 같이 기판(30) 상의 평탄한 표면(34)을 형성하기 위해 폴리싱된다. 본 발명에 따라, Cu-M 합금(40) 및 장벽 층(36)의 폴리싱은 두 층 모두가 거의 동일한 비율(또는, 이상적으로는 가능한 동일한 비율에 가깝도록)로 폴리싱되도록 조정된다. CMP에서 사용된 슬러리들은 CMP 공정에서 용이하게 사용된다. 예들은 Klebosal 1501, Cabot 5512 등에 제한되지 않는다. 나머지 합금 성분들은 도전 구리 도전 재료(38)의 표면(46) 상에 남는다. 금과 같이 구리에서 빠르게 확산하는 임의의 합금 성분들은 거의 구리 도전 재료(38)의 표면(46)의 표면 상에 지문을 남긴다.
아래의 표는 본 발명에 따른 많은 Cu-M들이다.
다른 금속 합금들은 Cu-Au, Cu-Zn-Pb, Cu-Zn-Sn, Cu-Sn-Pb 및 구리를 함유한 연속적인 고체 솔루션을 형성하는 다른 구리/금속 합금(즉, Cu-Pb 합금, 여기서 Pb는 →70%로 존재함)에 제한됨이 없이 포함한다. 합금에서 금속의 양은 장벽 층을 이용한 폴리싱이 1:1 비율이 되도록 조정될 수 있다.
양호한 실시예에서, 약 30wt% Ni를 갖는 Cu-Ni 합금 층은 전기도금법을 통해장벽 층을 포함하는 Ti 또는 Ta와 같은 장벽 층 위에 형성된다. 이 Cu-Ni 층은 1:1 비율로 장벽 층을 따라 CMP를 통해 폴리싱될 때에 상술된 바와 같이 트렌치들에서 구리의 디싱을 줄인다.
본 발명의 특정 실시예가 상술되었지만, 수 많은 변형예, 변경예 및 개조들이 청구범위에 정의된 바와 같이 본 발명의 영역으로부터 벗어남이 없이 만들어 질 수 있음을 이해해야 한다.
본 발명에 따라, 화학 기계적 폴리싱(CMP) 중에 구리의 디싱은 상당히 감소될 수 있고, 몇몇 예에서는 구리 합금의 국부 영역 적층에 의해 제거될 수도 있다. 구리 합금은 구리 및 구리를 갖는 연속적인 고체 솔루션을 형성하는 금속으로부터 형성될 수 있다. 연속적인 고체 솔루션을 형성하는 금속을 갖는 구리 합금을 형성함으로써, 도전 재료로 채워진 수축된 영역 위에 장벽 금속 층 상의 이러한 금속의 국부 영역 증착은 도전 재료에 대하여 CMP 공정 중에 사용된 슬러리 폴리싱의 선택도를 낮추는 것을 가능하게 한다. 연속적인 고체 솔루션을 형성하는 금속들을 갖는 구리의 합금은 구리의 산화 특성, 기계적인 성질, 전기적인 성질, 강성(stiffness) 매개변수들 및 경도 매개변수들을 변화시키기 위해 고려된다. 이들 성질의 변화로 인해 금속 층이 비합금(non-alloy) 구리 층보다 장벽 층에 대해 더 큰 등가율(equivalent rate)로 폴리싱되게 한다. 이 방식에서, CMP 공정으로부터 반도체 또는 집적회로(또는 유사한 소자)의 수축된 영역(트렌치)들에서 구리의 디싱은 장벽 층과 구리 합금 사이의 폴리싱 비율이 1:1 비율에 접근하게 됨에 따라 회피될수 있다.
Claims (30)
- 집적회로를 제조하는 방법에 있어서,표면을 갖는 기판을 제공하는 단계로서, 상기 기판은 상기 표면에 한정된 오목부를 갖는, 상기 기판 제공 단계,상기 기판에 한정된 상기 오목부에 구리를 적층하는 단계,상기 구리의 표면 위에 구리 합금 층을 제공하는 단계, 및얻어진 구조를 평탄화하는 단계를 포함하는, 집적회로 제조 방법.
- 제 1항에 있어서, 장벽 층이 상기 구리 적층 단계 이전에 상기 표면의 오목부 상에 더 형성되고, 상기 구리 적층 단계에서, 상기 구리는 상기 기판의 표면에 이르는 높이까지 적층되는, 집적회로 제조 방법
- 제 2항에 있어서, 상기 장벽 층은 적어도 하나의 내화 금속 단독으로 또는 질소와 결합되어 형성되는, 집적회로 제조 방법.
- 제 3항에 있어서, 상기 장벽 층은 Ti, TiN, Ta 또는 TaN 중 적어도 하나로 형성되는, 집적회로 제조 방법.
- 제 1항에 있어서, 상기 평탄화 단계는 화학 기계적 폴리싱에 의해 행해지는,집적회로 제조 방법.
- 제 1항에 있어서, 상기 구리 합금의 양은 상기 기판의 오목부에 적층된 구리의 디싱을 방지하기에 충분한 양인, 집적회로 제조 방법.
- 제 2항에 있어서, 상기 구리 합금 층은 상기 장벽 층 위에서 연장하는, 집적회로 제조 방법.
- 제 6항에 있어서, 상기 구리 합금 층은 약 200 내지 약 1000Å 두께인, 집적회로 제조 방법
- 제 6항에 있어서, 상기 구리 합금 층은 약 500 내지 약 800 Å 두께인, 집적회로 제조 방법.
- 제 1항에 있어서, 상기 구리 합금은 식 Cu-M이고, M은 Ni, Zn, Si, Au, Ag, Al, Cr, Mn, Pd, Pb, Sn, 또는 이들의 혼합물들로 구성된 그룹으로부터 선택되는, 집적회로 제조 방법.
- 제 10항에 있어서, 상기 금속(M)은 상기 합금의 70wt% 까지의 양으로 존재하는, 집적회로 제조 방법.
- 제 10항에 있어서, 상기 금속(M)은 상기 합금의 약 10wt% 내지 약 40wt%의 양으로 존재하는, 집적회로 제조 방법.
- 제 10항에 있어서, 상기 금속(M)은 Ni인, 집적회로 제조 방법
- 제 13항에 있어서, 상기 Ni은 상기 합금의 약 10wt% 내지 약 40wt%의 양으로 존재하는, 집적회로 제조 방법.
- 제 13항에 있어서, 상기 Ni은 상기 합금의 약 30wt%의 양으로 존재하는, 집적회로 제조 방법.
- 제 10항에 있어서, 상기 금속(M)은 Ni, Zn 혼합물인, 집적회로 제조 방법.
- 제 16항에 있어서, 상기 Ni는 상기 합금의 약 15wt% 내지 약 25wt%의 양으로 존재하고, 상기 Zn은 상기 합금의 약 15wt% 내지 약 30wt%의 양으로 존재하는, 집적회로 제조 방법.
- 제 16항에 있어서, 상기 합금은 65Cu18Ni17Zn 및 55Cu18Ni27Zn으로 구성된 그룹으로부터 선택되는, 집적회로 제조 방법.
- 제 10항에 있어서, 상기 합금은 Cu-Ni, Cu-Zn, Cu-Zn-Pb, Cu-Zn-Sn, Cu-Sn-Pb, Cu-Ni-Zn, Cu-Al, Cu-Au, Cu-Mn, 및 CuPd로 구성된 그룹으로부터 선택되는, 집적회로 제조 방법.
- 제 1항의 방법에 따라 형성된 반도체.
- 구리의 디싱을 최소화하기 위한 화학 기계적 폴리싱 방법에 있어서,표면을 갖는 기판을 제공하는 단계로서, 상기 기판은 상기 표면에 한정된 오목부를 갖는, 상기 기판 제공 단계,상기 표면 및 상기 표면에 한정된 오목부를 포함하는 상기 기판 상의 장벽 재료로부터 장벽 층을 형성하는 단계로서, 상기 장벽 재료는 티타늄 또는 탄탈늄을 함유하는, 상기 장벽 층 형성 단계,상기 기판의 표면 상의 상기 장벽 층 부분들 상에 구리 막을 적층하고, 상기 기판의 표면에 이르는 높이까지 구리로 상기 기판에 한정된 상기 오목부를 채우는 단계,상기 기판 표면 상의 상기 장벽 층 위에서 상기 합금을 연장하는 두께로 상기 구리의 표면 상에 식 Cu-M의 구리 합금 층을 제공하는 단계로서, M은 Ni, Zn, Al, Sn, Pb, Mn, Au, 또는 이들의 복합물로부터 선택되는, 상기 구리 합금 층 제공 단계, 및상기 기판의 표면 위에서 연장하는 각각의 층들의 모든 부분들을 제거하기 위해 화학 기계적 폴리싱 단계에 의해 얻어진 구조를 평탄화하여 상기 기판 위에 평탄한 표면을 야기하는 단계를 포함하는, 화학 기계적 폴리싱 방법.
- 제 21항에 있어서, 상기 Cu-M에서 합금은 Cu-Ni이고, 또한 Ni는 합금의 약 30wt%로 존재하는, 화학 기계적 폴리싱 방법.
- 제 21항의 방법에 따라 형성된 반도체.
- 집적회로에 있어서,표면을 갖는 기판을 제공하는 단계로서, 상기 기판은 상기 표면에 한정된 오목부를 갖는, 상기 기판 제공 단계,상기 기판에 한정된 상기 오목부에 적층된 구리, 및상기 구리의 표면 위의 구리 합금 층을 포함하는, 집적회로.
- 제 24항에 있어서, 장벽 층이 상기 오목부에 구리를 적층하기 전에 상기 기판의 상기 오목부 상에 더 형성되고, 상기 구리는 상기 기판의 표면에 이르는 높이까지 적층되는, 집적회로.
- 제 25항에 있어서, 상기 장벽 층은 적어도 하나의 내화 금속 단독으로 또는질소와 결합되어 형성되는, 집적회로.
- 제 26항에 있어서, 상기 장벽 층은 Ti, Ta, 또는 TaN 중 적어도 하나로 형성되는, 집적회로.
- 제 24항에 있어서, 상기 구리 합금은 식 Cu-M이고, M은 Ni, Zn, Si, Au, Ag, Al, Cr, Mn, Pd, Pb, Sn, 또는 이들의 혼합물로 구성된 그룹으로부터 선택되는, 집적회로.
- 제 28항에 있어서, 상기 합금은 Cu-Ni, Cu-Zn, Cu-Zn-Pb, Cu-Zn-Sn, Cu-Sn-Pb, Cu-Ni-Zn, Cu-Al, Cu-Au, Cu-Mn, 및 CuPd로 구성된 그룹으로부터 선택되는, 집적회로.
- 제 28항에 있어서, 상기 금속(M)은 상기 합금의 70wt% 까지의 양으로 존재하는, 집적회로.
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