KR20010100859A - 비휘발성 반도체 기억 장치 - Google Patents

비휘발성 반도체 기억 장치 Download PDF

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Abstract

비휘발성 반도체 기억 장치는 데이터 기입 동작이 실행되거나 데이터 소거 동작이 실행되는 제1 기억 셀 어레이 블록 및 데이터 독출 동작이 상기 제1 기억 셀 어레이 블록으로의 또는 상기 제1 기억 셀 어레이 블록으로부터의 데이터 기입 동작 또는 데이터 소거 동작과 동시에 실행되는 제2 기억 셀 어레이 블록을 포함하는 복수의 기억 셀 어레이 블록; 및 상기 제2 기억 셀 어레이 블록을, 상기 제2 기억 셀 어레이 블록으로의 데이터 기입 동작 및 상기 제2 기억 셀 어레이 블록으로부터의 데이터 소거 동작이 금지되는 록 상태로 유지하기 위해 상기 복수의 기억 셀 어레이 블록에 따라 각각 제공되는 복수의 블록 록 설정 장치를 포함한다.

Description

비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전기적으로 데이터 기입 또는 소거 동작 및 데이터 독출 동작을 동시에 실행할 수 있는 비휘발성 반도체 기억 장치에 관한 것이다.
플래쉬(flash) EEPROM(블록 일괄 소거형 원-칩(one-chip)플래쉬 EEPROM)의 평상시의 기능에서, 기입 또는 소거 동작은 다른 기억 셀 블록이 접근되지 않을 때 임의의 기억 셀 블록으로 또는 임의의 기억 셀 블록으로부터 실행된다. 기입 동작은 일반적으로 몇 마이크로초에서 10 마이크로초 정도의 시간을 요구하고, 소거 동작은 몇 백 마이크로초에서 1초 정도의 시간을 요구한다. 플래쉬 EEPROM의 데이터 기입 동작 및 데이터 소거 동작은 마이크로프로세서의 동작 속도의 최근의 향상을 따르기 위해 보다 높은 속도에서 실행될 필요가 있다.
이러한 요구를 만족시키기 위해, 다른 기억 셀 블록으로 또는 다른 기억 셀 블록으로부터 데이터를 기입 또는 소거하는 동안 임의의 기억 셀 블록으로부터 데이터를 독출하기 위한 기술은, 예컨대, 일본국 공개 특허 공보 제94-180999호(발명의 명칭 : "동시 독출 및 기입 기능을 갖는 플로팅(floating) 게이트 비휘발성 기억"), 일본국 공개 특허 공보 제95-281952(발명의 명칭 : "비휘발성 반도체 저장소"), 일본국 공개 특허 공보 제93-54682(발명의 명칭 : "비휘발성 반도체 기억"), 및 일본국 공개 특허 공보 제98-144086(발명의 명칭 : "비휘발성 반도체 기억 장치")에 개시된다.
본 출원의 양수인에 의해 출원된 일본국 공개 특허 공보 제98-144086에 개시된 비휘발성 반도체 기억 장치는 도6을 참조하여 기술된다. 도6은 종래의 비휘발성 반도체 기억 장치(40)의 회로 구조를 나타내는 블록도이다. 비휘발성 반도체 기억 장치(40)는 동시에 소거할 수 있는 블록을 가진 원-칩 플래쉬 EEPROM을 포함한다.
도6에 나타난 바와 같이, 비휘발성 반도체 기억 장치(40)는 2개의 기입회로(41,42), 2개의 앰프 회로(43,44), 복수의 기억 셀 어레이 블록(MA1, MA2, ..., MAk), 복수의 열 디코더(YD1, YD2, ..., YDk), 2개의 행 디코더(XD1,XD2), 및 복수의 스위칭 회로(SW(SW1, SW2,..., SWk-1))를 포함한다.
기입 회로(41)는 데이터 버스(DB-1)를 통해 복수의 열 디코더(YD1~YDk)의 각각에 접속된다. 기입 회로(42)는 데이터 버스(DB-2)를 통해 복수의 열 디코더(YD1~YDk)의 각각에 접속된다. 복수의 열 디코더(YD1~YDk)는 데이터 버스(DB-1)를 통해 앰프 회로(43)에 각각 접속된다. 또한, 복수의 열 디코더(YD1~YDk)는 데이터 버스(DB-2)를 통해 앰프 회로(44)에 각각 접속된다.
복수의 기억 셀 어레이 블록(MA1~MAk)은 복수의 열 디코더(YD1~YDk)에 따라 각각 제공된다.
기입 회로(41,42)는 기입을 위해 데이터 기입 동작중 데이터 버스(DB-1, DB-2)에 소정의 고전압(VPP)을 각각 인가한다.
2개의 데이터 버스(DB-1, DB-2)는 하나의 기억 셀 어레이 블록에서는 데이터 독출 동작을 행하고 다른 기억 셀 어레이 블록에서는 데이터 기입 동작을 실행하기 위해 제공된다.
앰프 회로(43,44)는 데이터 버스(DB-1, DB-2)에서 전류를 각각 검출하여 증폭하고, 데이터 독출 동작의 출력 신호를 외부 장치에 출력한다.
각 기억 셀 어레이 블록(MA)은 복수의 워드선 및 복수의 비트선(도6에 도시 안됨)을 포함한다. 2개의 행 디코더(예컨대, 행 디코더(XD1))중 하나는 기억 셀 어레이 블록(MA1)에서 복수의 워드선으로부터 하나의 선택되는 워드선에 접속된다.다른 행 디코더(예컨대, 행 디코더(XD2))는 기억 셀 어레이 블록(MAk)에서 복수의 워드선으로부터 하나의 선택되는 워드선에 접속된다.
행 디코더(XD1,XD2)는 입력 어드레스 신호의 행 선택 부분의 신호 레벨에 따라 선택되는 워드선을 가리키는 소정의 워드선 선택 신호를 각각 출력한다.
복수의 열 디코더(YD1, YD2, ..., YDk)는 대응하는 기억 셀 어레이 블록(MA)으로의 또는 대응하는 기억 셀 어레이 블록(MA)으로부터의 데이터 기입 동작 또는 데이터 독출 동작에서 입력 어드레스 신호의 열 선택 부분의 신호 레벨에 따라, 선택되는 비트선을 데이터 버스(DB-1) 또는 데이터 버스(DB-2)에 각각 접속한다.
복수의 스위칭 회로(SW1, SW2,..., SWk-1)는 2개의 기억 셀 어레이 블록을 직렬로 접속하기 위해 2개의 인접한 기억 셀 어레이 블록(MA) 사이에 각각 제공된다. 예컨대, 스위칭 회로(SW1)는 기억 셀 어레이 블록(MA1)과 기억 셀 어레이 블록(MA2)간에 제공되고, 스위칭 회로(SW2)는 기억 셀 어레이 블록(MA2)과 기억 셀 어레이 블록(MA3)간에 제공된다.
즉, 복수의 스위칭 회로(SW1~SWk-1)는 복수의 스위칭 장치(도6에서 도시 안됨)를 각각 포함한다. 각각의 스위칭 장치는 대응하는 기억 셀 어레이 블록(MA)중 하나에 있는 워드선과 대응하는 기억 셀 어레이 블록(MA)중 다른 하나에 있는 워드선 사이에 제공된다. 각각의 스위칭 회로에서 복수의 스위칭 장치는 선택적으로 온 또는 오프가 되도록 제어된다.
스위칭 회로(SW1~SWk-1)의 하나를 오프함으로써, 복수의 기억 셀 어레이 블록(MA~MAk)의 전부는 2개의 기억 셀 어레이 블록 영역(즉, 기억 셀 어레이블록(MA1)을 포함하는 영역 및 기억 셀 어레이 블록(MAk)을 포함하는 영역)으로 나뉘어지고, 이 영역들은 독립적으로 동작할 수 있다. 행 디코더(XD1)가 기억 셀 어레이 블록(MA1)에 있는 워드선중 하나를 선택하고, 행 디코더(XD2)가 기억 셀 어레이 블록(MAk)에 있는 워드선중 하나를 선택하게 함으로써, 독출 동작 및 기입 또는 소거 동작은 2개의 기억 셀 어레이 블록 영역에서 동시에 실행될 수 있다. 또한, 2개의 기억 셀 어레이 블록 영역에 대한 독립적인 기입 동작이 동시에 실행될 수 있다.
다른 스위칭 회로를 오프함으로써, 2개의 기억 셀 어레이 블록 영역 각각에 포함되는 기억 셀 어레이 블록의 수는 임의로 변화될 수 있다.
그러나, 종래의 비휘발성 반도체 기억 장치(40)에 의해, 기입 동작 및 소거 동작은 임의의 기억 셀 어레이 블록(MA)으로 또는 임의의 기억 셀 어레이 블록(MA)으로부터 실행될 수 있다. 따라서, 종래의 반도체 기억 장치(40)는 기억 셀 어레이 블록의 데이터가 부주의하게 또는 불법적으로 수정될 수 있는 비휘발성 기억 장치에 공통된 문제를 해결하지 못한다.
본 발명에 따른 비휘발성 반도체 기억 장치는, 데이터 기입 동작이 실행되거나 데이터 소거 동작이 실행되는 제1 기억 셀 어레이 블록, 및 데이터 독출 동작이 상기 제1 기억 셀 어레이 블록으로의 또는 상기 제1 기억 셀 어레이 블록으로부터의 데이터 기입 동작 또는 데이터 소거 동작과 동시에 실행되는 제2 기억 셀 어레이 블록을 포함하는 복수의 기억 셀 어레이 블록; 및 상기 제2 기억 셀 어레이 블록을, 상기 제2 기억 셀 어레이 블록으로의 데이터 기입 동작 및 상기 제2 기억 셀 어레이 블록으로부터의 데이터 소거 동작이 금지되는 록 상태로 유지하기 위해 복수의 기억 셀 어레이 블록에 대응하여 각각 제공되는 복수의 블록 록 설정 수단을 포함한다.
본 발명의 일 실시예에서, 복수의 블록 록 설정 장치는 플로팅 게이트 MOS 트랜지스터 또는 래치 회로를 포함한다.
본 발명의 일 실시예에서, 비휘발성 반도체 기억 장치는 제1 기억 셀 어레이 블록으로의 데이터 기입 동작 및 상기 제1 기억 셀 어레이 블록으로부터의 데이터 독출 동작과 소거 동작을 실행하기 위한 기억 동작 및 록 설정 제어 장치를 더 포함하고, 제2 기억 셀 어레이 블록에 대응하는 적어도 하나의 블록 록 설정 장치가, 제2 기억 셀 어레이 블록을, 상기 제2 기억 셀 어레이 블록으로의 데이터 기입 동작 및 상기 제2 기억 셀 어레이 블록으로부터의 데이터 소거 동작이 금지되는 록 상태로 유지할 수 있도록 한다.
본 발명의 일 실시예에서, 비휘발성 반도체 기억 장치는 기억 동작으로부터의 제어 신호에 의해 제어되는 접속 제어 장치, 및 제2 기억 셀 어레이 블록으로부터의 데이터 독출 동작과 제1 기억 셀 어레이 블록으로의 데이터 기입 동작을 제어하기 위한 록 설정 제어 장치를 더 포함한다.
본 발명의 일 실시예에서, 제2 기억 셀 어레이 블록은 보안이 중요한 정보 또는 수정될 필요가 없는 정보중 적어도 하나를 포함한다.
본 발명의 일 실시예에서, 복수의 기억 셀 어레이 블록은 정보가 전기적으로기입, 독출 및 소거될 수 있으며, 복수의 행과 열을 포함하는 매트릭스로 구성되고, 제어 게이트, 드레인 및 소스를 각각 포함하는 복수의 비휘발성 기억 트랜지스터; 상기 복수의 행 중 대응하는 행의 비휘발성 기억 트랜지스터의 제어 게이트에 각각 접속되는 복수의 워드선; 상기 복수의 열 중 대응하는 열의 비휘발성 기억 트랜지스터의 드레인에 각각 접속되는 복수의 비트선; 상기 모든 복수의 비휘발성 기억 트랜지스터의 소스에 접속되는 공통 소스; 입력 어드레스 신호의 행선택 신호부의 신호 레벨에 따라 워드선 선택 신호를 각각 출력하기 위한 복수의 행 디코더; 및 입력 어드레스 신호의 열선택 신호부의 신호 레벨에 따라 비트선 선택 신호를 각각 출력하기 위한 복수의 열 디코더를 각각 포함한다. 상기 복수의 기억 셀 어레이 블록은 적어도 3개의 기억 셀 어레이 블록을 포함한다.
따라서, 본 발명은 기억 셀 어레이 블록내의 데이터가 부주의하게 또는 불법적으로 수정되는 것을 방지하는 비휘발성 반도체 기억 장치를 제공할 수 있는 장점이 있다.
본 발명의 상기 및 다른 장점은 첨부 도면을 참조하여 다음의 상세한 설명을 읽고 이해한 당업자들에게 자명하다.
도1은 본 발명의 일례에 따른 비휘발성 반도체 기억 장치의 구조를 나타내는 블록도이다.
도2는 도1에 나타난 비휘발성 반도체 기억 장치에서 실행되는 데이터 기입 동작 및 데이터 소거 동작을 금지하는 동작을 나타내는 플로우챠트이다.
도3은 도1에 나타난 비휘발성 반도체 기억 장치에 포함되는 각 기억 셀 어레이 블록의 회로도이다.
도4는 도1에 나타난 기억 셀 어레이 블록에 포함되는 비휘발성 기억 트랜지스터의 기입 동작을 나타낸다.
도5는 도1에 나타난 기억 셀 어레이 블록에 포함되는 비휘발성 기억 트랜지스터의 소거 동작을 나타낸다.
도6은 종래의 비휘발성 반도체 기억 장치의 구조를 나타내는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 예시적인 실시예를 기술한다.
도1은 본 발명의 일 실시예를 따른 비휘발성 반도체 기억 장치(1)의 구조를 나타내는 블록도이다.
도1에 나타낸 바와 같이, 비휘발성 반도체 기억 장치(1)는, 데이터 신호를수신하고 출력하는 입/출력 버퍼(2), 상기 입력/출력 버퍼(2)에 접속되는 기입 회로(3), 상기 입/출력 버퍼(2)에 접속되는 앰프 회로(4), 및 상기 기입 회로(3)와 앰프 회로(4)에 접속되는 접속 제어 장치인 독출/기입 스위칭 회로(5)를 포함한다. 즉, 입/출력 버퍼(2)의 출력은 기입 회로(3)의 데이터 기입 입력에 접속된다. 입/출력 버퍼(2)의 입력은 앰프 회로(4)의 데이터 독출 출력에 접속된다. 상기 독출/기입 스위칭 회로(5)는 상기 기입 회로(3)의 데이터 기입 출력 및 상기 앰프 회로(4)의 데이터 독출 입력에 접속된다.
비휘발성 반도체 기억 장치(1)는, 복수의 데이터 버스(DB1~DBk), 상기 복수의 데이터 버스(DB1~DBk)를 통해 각각 독출/기입 스위칭 회로(5)에 각각 접속되는 복수의 열 디코더(YD1~YDk), 상기 복수의 열 디코더(YD1~YDk)에 따라 각각 제공되는 복수의 기억 셀 어레이 블록(MA1~MAk), 및 상기 복수의 기억 셀 어레이 블록(MA1~MAk)에 따라 각각 제공되는 복수의 행 디코더(XD1~XDk)를 더 포함한다. 상기 복수의 기억 셀 어레이 블록(MA)은, 3개 이상의 기억 셀 어레이 블록(MA)이다. 이 때, 데이터는 하나의 블록에서 독출됨과 동시에 다른 블록에 기입될 수 있고, OTP 블록(이하 기술됨)이 제공될 수 있다.
비휘발성 반도체 기억 장치(1)는 각각의 기억 셀 어레이 블록의 기억 셀을 지정하기 위한 어드레스 신호를 수신하기 위해 입력 버퍼(6)를 더 포함한다. 상기 입력 버퍼(6)는, 상기 복수의 열 디코더(YD1~YDk)의 각각과 상기 복수의 행 디코더(XD1~XDk)의 각각에 접속된다. 도1에서, 입력 버퍼(6)는, 단순화하기 위해 열 디코더(YD1)와 행 디코더(XD1)에만 접속되는 것으로 도시된다.
이하 기술에서, 제1 기억 셀 어레이 블록은 "제1 기억 셀 어레이 블록(MAx)"로 언급된다. 상기 제1 기억 셀 어레이 블록(MAx)에 접속되는 데이터 버스는 "데이터 버스(DBx)"로 언급된다. 상기 제1 기억 셀 어레이 블록(MAx)과 다른 제2 기억 셀 어레이 블록은 "제2 기억 셀 어레이 블록(MAy)"로 언급된다. 제2 기억 셀 어레이 블록(MAy)에 접속되는 데이터 버스는 "데이터 버스(DBy)"로 언급된다. 상기 제1 기억 셀 어레이 블록(MAx) 및 제2 기억 셀 어레이 블록(MAy)은 복수의 기억 셀 어레이 블록(MA1~MAk)중 임의의 하나일 수 있다.
기입 회로(3)는 데이터 기입 동작에서 독출/기입 스위칭 회로(5)에 기입 신호(기입을 위한 소정의 고전압(VPP))를 출력한다.
앰프 회로(4)는 독출/기입 스위칭 회로(5)로부터 독출 전류를 검출하여, 증폭하고, 데이터 독출 동작시 입/출력 버퍼(2)에 상기 독출 전류를 출력한다.
독출/기입 스위칭 회로(5)는, 기입 상태 머신(7)(이하 기술됨)으로부터 송출된 기억 동작 제어 신호에 의해 제어되고, 데이터 독출 동작 및 데이터 기입 또는 소거 동작을 위한 접속 제어를 실행한다. 예컨대, 독출/기입 스위칭 회로(5)는 데이터 독출 동작 및 데이터 기입 동작을 동시에 실행하기 위해 데이터 버스(DBx) 에 앰프 회로(4)를 접속하고 또한 데이터 버스(DBy)에 기입 회로(3)를 접속한다.
도3은 복수의 기억 셀 어레이 블록(MA) 각각의 회로도이다. 도3에 나타난 바와 같이, 각 기억 셀 어레이 블록(MA)은 복수의 워드선(W), 복수의 비트선(B), 및 워드선(W)과 비트선(B)의 교점의 부근에 각각 제공되는 복수의 플로팅 게이트 MOS 트랜지스터(Tr)(기억 셀로서)를 포함한다. 이와 같이, 플로팅 게이트 MOS 트랜지스터(Tr)는 매트릭스로 구성된다. 동일 행의 트랜지스터(Tr)의 제어 게이트(G)는 동일 워드선(W)에 접속되고, 동일 열의 트랜지스터(Tr)의 드레인(D)은 동일 비트선(B)에 접속된다. 모든 트랜지스터(Tr)의 소스(S)는 공통 소스를 형성하기 위해 함께 접속된다.
복수의 열 디코더(YD)(도1) 각각은, 1 비트선을, 대응 데이터 버스(DB)에 접속하기 위해 대응하는 기억 셀 어레이 블록(MA)에 있는 복수의 비트선(B)중 하나에 접속되는 출력(즉, 각 열 디코더(YD)는 소정의 비트선 선택 신호를 출력한다) 을 포함한다. 대응하는 기억 셀 어레이 블록(MA)에 있는 기억 셀을 지정하기 위한 입력 어드레스 신호의 열 선택부의 신호 레벨을 근거로, 데이터를 입출력하기 위한 1 비트선이 선택된다.
복수의 행 디코더(XD) 각각은, 대응하는 기억 셀 어레이 블록(MA)으로의 또는 대응하는 기억 셀 어레이 블록(MA)으로부터의 데이터 기입 동작 또는 데이터 독출 동작시, 대응하는 기억 셀 어레이 블록(MA)중 하나에 접속되는 출력(즉, 각각의 행 디코더(XD)는 소정의 워드선 선택 신호, 즉, 트랜지스터(Tr)의 온 또는 오프를 제어하기 위한 신호를 출력한다)의 복수의 워드선(W)을 포함한다. 상기 어드레스 신호의 행 선택부의 신호 레벨을 근거로 1 워드선이 선택된다.
각 기억 셀 어레이 블록(MA)의 공통 소스에는 데이터를 독출, 기입 또는 소거하기 위한 소정의 전압(데이터를 기입 또는 독출하기 위한 접지 전압, 및 데이터를 소거하기 위한 고전압(VHH))이 공급된다. 복수의 비트선(B)의 각각에는 데이터를 기입하기 위해 고전압(VPP)이 공급된다.
도4는 각 플로팅 게이트 MOS 트랜지스터(Tr)의 기입 동작을 개략적으로 나타낸다. 도4에 나타난 바와 같이, 트랜지스터(Tr)는 제어 게이트(G)의 하부에 플로팅 게이트(F)를 포함한다. 기입 동작은 드레인(D) 주위의 높은 전계에 의해 높은 에너지를 얻는 채널 핫(hot) 전자를 플로팅 게이트(F)에 주입함으로써 실행된다. 도5는 각 플로팅 게이트 MOS 트랜지스터(Tr)의 소거 동작을 나타낸다. 도5에 나타난 바와 같이, 소거 동작은 플로팅 게이트(F)에서 소스(S)로의 파울러 노트하임(Fowler-Nordheim) 전류에 의한 터널 소거에 의해 실행된다.
도1을 다시 참조하면, 비휘발성 반도체 기억 장치(1)는 또한 기억 동작 및 록 설정 제어 장치로서 기입 상태 머신(WSM)(7)(상기에서 언급) 및 복수의 블록 록 설정부(L)(L1~Lk)를 포함한다. 기입 상태 머신(7)은 입/출력 버퍼(2), 입력 버퍼(6), 및 입력 버퍼(8)에 접속된다. 입력 버퍼(8)는 기억 동작 및 록 설정 동작을 위해 다양한 제어 신호를 수신한다. 상기 다양한 제어 신호는, 예컨대, 블록 록 명령 신호, 블록 록 어드레스 신호, 및 기억 명령 신호(즉, 독출/기입 신호 또는 소거 신호)를 포함한다.
블록 록 설정부(L1~Lk)는 기억 셀 어레이 블록(MA1~MAk)에 따라 각각 제공되고, 플로팅 게이트 MOS 트랜지스터(Tr)를 이용하는 기억 셀 어레이 블록(MA)과 유사한 구조를 가진다. 블록 록 설정부(L1~Lk)는 대응하는 기억 셀 어레이 블록(MA)을, 대응하는 기억 셀 어레이 블록(MA)으로의 데이터 기입 동작과 대응하는 기억 셀 어레이 블록(MA)으로부터의 데이터 소거 동작이 록 비트에 의해 금지되는 록 상태로 유지한다.
기입 상태 머신(7)은 소형 CPU(중앙 처리 장치)로서 작동하고 소정의 명령을 근거로 기억 동작 및 록 설정 동작을 실행한다.
기억 동작으로써, 기입 상태 머신(7)은 기억 셀 어레이 블록(MA)으로 데이터를 기입하고, 기억 셀 어레이 블록(MA)으로부터 데이터를 소거하고, 또는 기억 셀 어레이 블록(MA)으로부터 데이터를 독출한다. 데이터는 각 기억 셀 어레이 블록(MA)에서 기억 셀 각각에 기입되거나 기억 셀 각각으로부터 독출되는 반면, 데이터는 각 기억 셀 어레이 블록(MA)의 전체로부터 소거된다.
록 설정 동작으로써, 기입 상태 머신(7)에 의해 각 블록 록 설정부(L)는 대응하는 기억 셀 어레이 블록(MA)을 록 비트에 의한 록 상태로 유지한다. 록 설정 동작에 의해, 임의의 기억 셀 어레이 블록(MA)은 저장되는 데이터가 고쳐지거나 소거되는 것이 금지되는 OTP(on time programmable) 영역으로 설정될 수 있다. 적어도 하나의 기억 셀 어레이 블록(MA)은 OTP 영역으로서 설정될 수 있다. OTP 영역에 저장되는 데이터는 독출될 수 있다. 데이터는 OTP 영역 이외의 기억 셀 어레이 블록으로 또는 기억 셀 어레이 블록으로부터 자유롭게 기입되거나 소거될 수 있다. OTP 영역에서, 보안이 중요한 정보 또는 수정될 필요가 없는 정보는 일단 기입되면 보호된다.
비휘발성 반도체 기억 장치(1)는 다음과 같이 동작한다.
우선, 기입되는 데이터 신호는 입/출력 버퍼(2)에 입력된다. 데이터 신호는 기입 회로(3)를 통해 독출/기입 스위칭 회로(5)로에 입력된다. 이 때, 기억 셀을 지정하기 위한 어드레스 신호는 입력 버퍼(6)를 통해 복수의 열 디코더(YD) 및 복수의 행 디코더(XD)로 입력된다. 데이터 신호 및 어드레스 신호는 또한 기입 상태 머신(7)으로 입력된다. 복수의 제어 신호중 하나로서 독출/기입 신호는 또한 입력 버퍼(8)로부터 기입 상태 머신(7)에 입력된다.
어드레스 신호의 열 선택 부분의 신호 레벨에 따라, 각각의 열 디코더(YD)는, 각각의 선택된 기억 셀 어레이 블록(예컨대, 2개의 선택된 기억 셀 어레이 블록(MAx,MAy))중 각각의 소정의 비트선을 대응하는 데이터 버스(DB)에 접속한다. 어드레스 신호의 행 선택 부분의 신호 레벨에 따라, 각각의 행 디코더(XD)는 선택되는 각각의 기억 셀 어레이 블록(MAx,MAy)의 워드선 선택 신호를 출력한다.
기입 상태 머신(7)은 독출/기입 스위칭 회로(5)의 독출/기입 스위칭을 제어하기 위해 독출/기입 신호를 해독한다. 이러한 스위칭 동작에 의해, 예컨대, 데이터 독출 동작 및 데이터 기입 동작은 동시에 실행된다. 특히, 예컨대, 독출/기입 스위칭 회로(5)에 의해 제1 기억 셀 어레이 블록(MAx)에 접속되는 데이터 버스(DBx)가 앰프 회로(4)에 접속되고 제2 기억 셀 어레이 블록(MAy)에 접속되는 데이터 버스(DBy)가 기입 회로(3)에 접속될 때, 제1 기억 셀 어레이 블록(MAx)으로부터의 데이터 독출 동작 및 제2 기억 셀 어레이 블록(MAy)으로의 데이터 기입 동작은 동시에 실행될 수 있다.
OTP 영역으로 또는 OTP 영역으로부터 데이터를 기입, 소거 또는 독출하기 위한 명령 신호로서, OTP 영역 이외의 기억 셀 어레이 블록으로 또는 기억 셀 어레이 블록으로부터 데이터를 기입, 소거 또는 독출하기 위한 명령과는 다른 명령이 사용된다.
OTP 영역에서 데이터가 기입된 후 실행되는 데이터 기입 동작 및 데이터 소거 동작을 금지하기 위한 동작은 도2를 참조하여 기술한다.
단계 S1에서, 블록 록 명령 신호는 기입 상태 머신(7)(도1)에 입력된다. 단계 S2에서, 기입 상태 머신(7)은 입력 신호가 블록 록 명령 신호인지 아닌지를 결정한다. 신호가 블록 록 명령 신호임이 결정되면, 단계 S3으로 진행한다. 단계 S3에서, 록 비트는 블록 록 명령 신호와 함께 기입 상태 머신(7)으로의 입력인 블록 록 어드레스 신호에 의해 지정된 기억 셀 어레이 블록(MA)의 블록 록 설정부(L)에서 설정된다. 록 비트가 상기 방법으로 설정될 때, 록 비트의 값은 "1"이 되고, 이는 기억 셀 어레이 블록(MA)이 록 상태에 있음을 의미한다.
단계 S2에서, 신호가 블록 록 명령 신호가 아님이 결정되면, 단계 S4에서 록 비트가 "1"인지 아닌지가 결정된다. 록 비트가 "1"임이 결정되면, 단계 S1로 돌아간다. 기억 셀 어레이 블록(MA)이 록 상태에서 해제될 때까지, 상기 기억 셀 어레이 블록(MA)으로의 및 상기 기억 셀 어레이 블록(MA)으로부터의 데이터 기입 동작 및 데이터 소거 동작은 금지된다.
단계 S4에서 록 비트가 "1"이 아님이 결정되면, 비휘발성 반도체 기억 장치(1)는 단계 S5에서 평상시의 기억 동작으로 돌아가도록 제어된다.
상기 금지 동작시, OTP 영역으로부터의 데이터 독출 동작은 다른 기억 셀 어레이 블록(MA)에 관해서는 자유롭게 실행된다. 데이터가 다른 기억 셀 어레이 블록(MA)으로 기입될 때 데이터는 OTP 영역으로부터 독출될 수 있다. 따라서, 제1 기억 셀 어레이 블록(MAx)으로의 또는 제1 기억 셀 어레이 블록(MAx)으로부터의 데이터 기입 또는 소거 동작은 제2 기억 셀 어레이 블록(MAy)으로부터의 데이터 독출 동작과 동시에 실행될 수 있다.
데이터가 기억 셀 어레이 블록(MAy)에 기입된 후 블록 록 명령이 입력이 될 때, 기억 셀 어레이 블록(MAy)으로의 또는 기억 셀 어레이 블록(MAy)으로부터의 데이터 기입 동작 및 데이터 소거 동작은 금지된다. 따라서, 보안이 중요한 정보 또는 수정될 필요가 없는 정보는 보호된다. 블록 록 명령 신호가 입력되기 전에, 데이터는 임의의 횟수만큼 기입되고 수정될 수 있다.
상기와 같이, 본 발명에 따른 비휘발성 반도체 기억 장치에서, 임의의 기억 셀 어레이 블록으로부터의 데이터 독출 동작 및 다른 기억 셀 어레이 블록으로의 또는 다른 기억 셀 어레이 블록으로부터의 데이터 기입 또는 소거 동작은 하나의 칩 상에서 동시에 실행될 수 있다. 또한, 블록 록 설정부가 기억 셀 어레이 블록을 록 상태로 유지할 때, 블록 록 설정부에 대응하는 기억 셀 어레이 블록에 저장되는 데이터는 수정되거나 소거되는 것이 금지되고, 따라서 보호된다. 이러한 록 시스템은 부주의하게 또는 불법적으로 수정되어서는 안되는 정보 또는 수정될 필요가 없는 정보에 유용하다. 상기 데이터는 자유롭게 독출될 수 있다. 저장된 데이터가 상기 기억 셀 어레이 블록에 록 되어있는 동안, 데이터는 다른 기억 셀 어레이 블록으로부터 기입되거나, 다른 기억 셀 어레이 블록으로 독출되거나, 또는 다른 기억 셀 어레이 블록으로부터 소거될 수 있다.
상기 예에서, 블록 록 설정부(L)는 플로팅 게이트 MOS 트랜지스터로 형성된다. 한편, 블록 록 설정부(L)는 레지스터에 비트를 설정하기 위해 래치 회로로 형성된다.
상기 예에서, 각각 기억 셀 어레이 블록은 선택적으로 데이터를 독출, 소거, 또는 기입하기 위한 소정의 전압(기입, 독출을 위한 접지 전압, 및 소거를 위한 고전압(VHH))을 공통 소스에 인가한다. 본 발명은 상기 시스템에 제한되지는 않으나, 음의 전압을 가진 워드선 선택 신호를 MOS 트랜지스터의 제어 게이트에 인가하고 데이터를 소거하기 위해 접지 전압을 공통 소스에 인가하는 시스템, 또는 전하를 플로팅 게이트와 절연층에 의해 서로 분리되는 채널 사이의 수평면으로 끌어당기는 채널 소거 시스템도 응용 가능하다.
상기와 같이, 본 발명에 따라, 하나의 기억 셀 어레이 블록으로의 또는 하나의 기억 셀 어레이 블록으로부터의 데이터 기입 또는 소거 동작 및 다른 기억 셀 어레이 블록으로부터의 데이터 독출 동작은 하나의 칩에서 동시에 실행될 수 있다.
또한 본 발명에 따르면, 기억 동작 및 록 설정 제어 장치는, 블록 록 설정 장치가 대응하는 기억 셀 어레이 블록을, 기억 셀 어레이 블록으로의 데이터 기입 동작 또는 기억 셀 어레이 블록으로부터의 데이터 소거 동작이 금지되는 록 상태로 용이하게 유지할 수 있다. 상기 기억 셀 어레이 블록에 저장된 데이터는 부주의하게 또는 불법적으로 수정되거나 소거되는 것이 금지된다.
이는 보안이 중요한 정보 또는 수정될 필요가 없는 정보를 저장하는데 유용하다. 수정될 필요가 없는 정보는, 예컨대, BIOS(basic input-output system) 정보이다.
데이터가 록 상태에 있지 않은 다른 기억 셀 어레이 블록에 기입되는 동안, 데이터는 록 상태에서 기억 셀 어레이 블록으로부터 독출될 수 있다.
복수의 블록 록 설정 장치가 플로팅 게이트 MOS 트랜지스터 또는 래치 회로를 포함하는 일 실시예에서, 블록 록 설정 장치는 간단한 구조를 갖도록 구성될 수 있다.
기억 동작 및 록 설정 제어 장치가 제공되는 일 실시예에서, 기억 셀 어레이 블록은 록 상태로 용이하게 유지될 수 있다.
본 발명은 기억 셀이 매트릭스로 구성되는 비휘발성 기억 트랜지스터를 포함하는 기억 장치에 응용될 수 있다.
당업자는 본 발명의 범위와 정신을 벗어나지 않고 다양한 변경을 용이하게 할 수 있다. 따라서, 이하 첨부되는 특허청구의 범위는 본 명세서의 설명으로 제한되는 것은 아니며, 널리 해석되어야한다.

Claims (6)

  1. 데이터 기입 동작이 실행되거나 데이터 소거 동작이 실행되는 제1 기억 셀 어레이 블록, 및 데이터 독출 동작이 상기 제1 기억 셀 어레이 블록으로의 또는 상기 제1 기억 셀 어레이 블록으로부터의 데이터 기입 동작 또는 데이터 소거 동작과 동시에 실행되는 제2 기억 셀 어레이 블록을 포함하는 복수의 기억 셀 어레이 블록; 및
    상기 제2 기억 셀 어레이 블록을, 상기 제2 기억 셀 어레이 블록으로의 데이터 기입 동작과 상기 제2 기억 셀 어레이 블록으로부터의 데이터 소거 동작이 금지되는 록 상태로 유지하기 위해 상기 복수의 기억 셀 어레이 블록에 따라 각각 제공되는 복수의 블록 록 설정 장치를 포함하는, 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 복수의 블록 록 설정 수단은 플로팅 게이트 MOS 트랜지스터 또는 래치 회로를 포함하는, 비휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1 기억 셀 어레이 블록으로의 데이터 기입 동작과, 상기 제1 기억 셀 어레이 블록으로부터의 데이터 독출 동작 및 데이터 소거 동작을 실행하고, 상기 제2 기억 셀 어레이 블록에 대응하는 적어도 하나의 블록 록 설정 수단이, 상기 제2 기억 셀 어레이 블록을, 상기 제2 기억 셀 어레이 블록으로의 데이터 기입 동작과 상기 제2 기억 셀 어레이 블록으로부터의 데이터 소거 동작이 금지되는 록 상태로 유지하기 위해, 기억 동작 및 록 설정 제어 수단을 더 포함하는, 비휘발성 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제2 기억 셀 어레이 블록으로부터의 데이터 독출 동작과 상기 제1 기억 셀 어레이 블록으로의 데이터 기입 동작을 제어하기 위해, 기억 동작 및 록 설정 제어 수단에서의 제어 신호에 의해 제어되는 접속 제어 수단을 더 포함하는, 비휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제2 기억 셀 어레이 블록은, 보안이 중요한 정보 또는 재기입될 필요가 없는 정보 중 적어도 하나를 포함하는, 비휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 복수의 기억 셀 어레이 블록은,
    정보가 전기적으로 기입, 독출 및 소거될 수 있으며, 복수의 행과 열을 포함하는 매트릭스로 구성되고, 제어 게이트, 드레인 및 소스를 각각 포함하는 복수의 비휘발성 기억 트랜지스터;
    상기 복수의 행 중에 대응하는 행의 비휘발성 기억 트랜지스터의 제어 게이트에 각각 접속되는 복수의 워드선;
    상기 복수의 열 중에 대응하는 열의 비휘발성 기억 트랜지스터의 드레인에 각각 접속되는 복수의 비트선;
    상기 모든 복수의 비휘발성 기억 트랜지스터의 소스에 접속되는 공통 소스;
    입력 어드레스 신호의 행선택 신호부의 신호레벨에 따라 워드선 선택 신호를 각각 출력하기 위한 복수의 행 디코더; 및
    각각 입력 어드레스 신호의 열선택 신호부의 신호레벨에 따라 비트선 선택신호를 각각 출력하기 위한 복수의 열 디코더를 포함하고,
    상기 복수의 기억 셀 어레이 블록은 적어도 3개의 기억 셀 어레이 블록을 포함하는, 비휘발성 반도체 기억 장치.
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