KR20010085574A - 강유전성 커패시터 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 강유전성 커패시터를 제조하기 위한 방법에 관한 것이다. 적어도 2가지의 상이한 보자 전압을 갖는 강유전성 커패시터를 제조하기 위한 본 발명에 따른 방법에서는, 먼저 적어도 2가지 높이 레벨을 형성하는 표면을 갖는 제 1 전극 구조물(11)이 기판상에 형성된다. 상기 제 1 전극 구조물 위에는, 두께(13A, 13B)가 변동되는 강유전체 층(13)이 스핀 코팅 방법에 의해서 증착된다. 그 다음에 제 2 전극 구조물(12)이 강유전체 층(13)상에 형성된다.
Description
본 발명은, 적어도 2가지의 상이한 보자 전압을 갖는 강유전성 커패시터를 제조하기 위한 방법에 관한 것이다.
현재 반도체 기술 분야에서 설정된 목표는, 커패시터 재료로서 강유전체를 포함하는 비휘발성 메모리, 소위 FeRAMs(ferroelectric random-access memories)를 개발하는 것이다. 강유전체는, 전기 전압을 인가하지 않고서도, 존재하는 2가지의 편극 상태에 상응하는 정보를 지속적으로 저장하는 것을 가능하게 하는 히스테리시스를 갖는다.
편극 및 그와 함께 정보를 하나의 상태로부터 다른 상태로 전환하기 위해서는 소정의 최소 전압, 소위 보자 전압(Vc)이 커패시터에 인가되어야 한다.
그 다음 단계의 선행 기술을 기술하는 독일 특허 출원서 DE 198 30 569 A1호에는, 상이한 보자 전압을 갖는 다수의 커패시터가 선택 트랜지스터에 연결된 FeRAM-장치가 공지되어 있다. 커패시터의 상이한 보자 전압 때문에 상기 FeRAM-장치는 다수의 비트를 저장할 수 있다. 상응하게 얇은 강유전성 층의 상이한 보자 전압을 실현하기 위해, 재료 두께의 변동 또는 층 두께의 변동이 제안된다.
그러나 상기 선행 기술에서는, 여러 단계의 작업 공정을 통해서 상이한 보자 전압을 갖는 상기 유형의 얇은 층에 각각 상이한 작업 파라미터를 제공할 수밖에 없다는 단점이 나타났다.
본 발명의 목적은, 2가지 이상의 상이한 보자 전압을 갖는 강유전성 커패시터를 적은 비용으로 제조할 수 있는 방법을 제공하는 것이다.
도 1은 본 발명의 제 1 실시예를 설명하기 위한, 하나의 커패시터로 이루어진 강유전성 커패시터 장치 및 스위칭 트랜지스터를 포함하는 FeRAM-메모리 셀의 개략적인 단면도이다.
도 2는 본 발명의 제 2 실시예를 설명하기 위한 커패시터 장치의 연속층을 개략적으로 도시한 단면도이다.
도 3은 본 발명의 제 3 실시예를 설명하기 위한 커패시터 장치의 연속층을 개략적으로 도시한 단면도이다.
* 도면의 주요 부분에 대한 간단한 설명 *
1 : 반도체 기판 2: 드레인-영역
3 : 소스-영역 4 : 채널
5 : 게이트-산화물 층 6 : 게이트-전극
7 : 커버링 산화물 층 7' : 커버링 산화물 층의 계단
8 : 콘택 호울 9 : 전기 접속용 구조물
10 : 커패시터 장치 11 : 하부 전극 구조물
11' : 하부 전극 구조물내에 있는 계단
12 : 상부 전극 구조물 13 : 강유전체 층
13A : 강유전체 층의 제 1 섹션
13B : 강유전체 층의 제 2 섹션
14 : 배리어 층 14' : 배리어 층의 계단
D1/2 : 층의 두께
상기 목적은,
- 제 1 전극 구조물을 형성하는 단계,
- 상기 제 1 전극 구조물상에 두께가 변동되는 강유전체 층을 형성하는 단계,
- 상기 강유전체 층상에 제 2 전극 구조물을 형성하는 단계를 포함하는, 적어도 2가지의 상이한 보자 전압을 갖는 강유전성 커패시터 장치를 제조하기 위한 방법에서,
- 제 1 전극 구조물의 표면에 적어도 2가지의 상이한 높이 레벨을 형성하고,
- 강유전체 층을 형성하기 위해 스핀 코팅 방법을 적용함으로써 달성된다.
상기 목적에 따른 본 발명의 기본 사상은, 강유전체 층의 두께 변동을 야기하기 위해서 적어도 2가지의 상이한 높이 레벨을 갖는 형태의 제 1 전극 구조물을제공하는 것이다. 본 발명에 따른 방법에서는, 강유전체 층을 디포짓하기 위해 적용되는 스핀 코팅 방법이 동일한 수준의 효과를 나타낸다는, 즉 제 1 전극 구조물의 침강된 영역 위에서 보다는 제 1 전극 구조물의 융기된 영역 위에서 더 적은 층두께가 형성될 수 있다는 사실이 충분히 이용된다.
본 발명에 따른 방법에 의해서는, 층두께가 변동되는 강유전체 층이 단 하나의 작업 공정에서 저렴한 비용으로 디포짓된다.
제 1 전극 구조물의 상이한 높이 레벨은 상이한 형태 및 방식으로 제조될 수 있다.
바람직한 제 1 방법예는, 제 1 전극 구조물 내부에 직접 하나의 계단을 에칭 함으로써 2가지의 높이 레벨이 형성될 수 있는 것을 특징으로 한다. 상기 조치에서는 제 1 전극 구조물이 충분한 층두께를 가져야만 된다.
바람직한 제 2 방법예에서는, 제 1 전극 구조물을 형성하기 전에 배리어 층 내부에 하나의 계단이 형성된다. 상기 전극 구조물을 디포짓할 때 배리어 층의 계단은 상기 전극 구조물 내부로 이동된다.
바람직한 제 3 방법예는, 상이한 2가지 높이 레벨을 야기하기 위해서 제 1 전극 구조물을 형성하기 전에 기판 위에 배치된 보조층 내부에 또는 기판 자체의 내부에 하나의 계단이 형성되는 것을 특징으로 한다.
본 발명에 따른 커패시터 장치는, 상이한 보자 전압을 갖는 강유전체-층 섹션을 포함하는 특이한 커패시터 형태로 구현될 수 있다. 상기 유형의 커패시터는 다수의 스위칭 포인트(즉, 2가지 이상의 메모리 상태)를 갖는다. 다른 가능성은,상기 커패시터 장치내에 2개 이상의 커패시터를 형성하는 것이다. 상기 가능성은, 제 1 전극 구조물 혹은 제 2 전극 구조물 또는 상기 2개의 전극 구조물을 적절한 프로세스 시점에 분리시킴으로써 얻어진다.
본 발명은 도면을 인용하는 3가지 실시예를 참조하여 하기에서 자세히 설명된다.
도 1은 FeRAM-메모리 셀의 예에서 본 발명에 따른 강유전성 커패시터 장치를 제조하기 위한 과정을 설명하기 위해 이용된다.
예를 들어 p-도핑된 실리콘-반도체 기판(웨이퍼)(1)상에는 통상의 평탄 기술적인 방법(층의 디포지션, 리소그래피 기술 및 에칭 기술을 사용한 층의 구조화, 층의 도핑)에 의해서 N-채널 MOS-트랜지스터가 구성된다. n+-도핑된 드레인-영역(2)은, 기판 재료로 이루어지고 중간에 배치된 채널(4)을 통해 n+-도핑된 소스-영역(3)으로부터 분리된다. 채널(4) 위에는 얇은 게이트-산화물 층(5)이 배치된다. 게이트-산화물 층(5)상에는, 메모리 셀의 워드 라인을 형성하는 게이트-전극(6)이 제공된다.
MOS-트랜지스터(2, 3, 4, 5, 6)상에 커버링 산화물 층(7)이 디포짓된다. 상기 커버링 산화물 층(7) 내부로 콘택 호울(8)이 형성된다. 콘택 호울(8)은 예를 들어 도핑된 폴리실리콘 또는 금속으로 이루어진 전기 접속용 구조물(9)(소위 "플러그")로 채워진다.
도면에 도시된 MOS-트랜지스터(2, 3, 4, 5, 6) 대신에 모놀리식의 다른 반도체-기능 소자도 또한 제공될 수 있다.
커버링 산화물 층(7) 위에서는 본 발명에 따른 방식으로 강유전성 커패시터 장치(10)가 형성된다.
상기 커패시터 장치(10)는 하부 전극 구조물(11)(보텀(bottom)-전극), 상부 전극 구조물(12)(톱(top)-전극) 및 그 사이에 배치된 강유전성 커패시터 재료(13)를 포함한다. 필요한 경우에는 하부 전극 구조물(11)과 전기 접속용 구조물(9) 사이에 배리어 층(14)이 제공되며, 상기 층의 과제는 전극 구조물(11)을 통해 확산되는 산소가 접속용 구조물(9)에서 고오옴의 차단층을 형성하는 것을 저지하는 것이다.
상기 2개의 전극 구조물(11, 12)은 예를 들어 Pt, Ir 또는 Ru와 같은 불활성 재료로 이루어진다. 강유전체(13)로서는 예를 들어 SrBi2Ta2O9[SBT], SrBi2Ta2-xNbxO9[SBTN]이 사용될 수 있거나 또는 Pb(Zr, Ti)O [PZT], BiTiO [BTO], PLZT, BZTO 등과 같은 다른 강유전체도 사용될 수 있다. 배리어 층(14)은 예를 들어 IrO2로 형성될 수 있다.
상기 강유전체(13)는 층두께가 상이한 적어도 2개의 섹션(13A, 13B)을 포함한다. 상이한 층두께는, 커패시터 장치(10)가 상이한 보자 전압(Vc1, Vc2)을 갖도록 영향을 미친다. 층두께가 더 작은 섹션(13A)에서의 보자 전압(Vc1)은 층두께가 더 큰 섹션(13B)에서의 보자 전압(Vc2)보다 더 낮다. 즉, 2가지 분극 상태의 전환은 섹션(13B)에서보다 섹션(13A)에서(즉, 더 낮은 전압이 인가된 경우에) "더 일찍" 이루어진다.
도 1에 도시된 커패시터 장치(10)는 상이한 보자 전압을 갖는 2개 커패시터의 병렬 회로이다. 그러나 상기 커패시터 장치는, 상이한 보자 전압을 갖고 별도로 제어 가능한 2개의 (또는 그 이상의) 커패시터로 (도시되지 않은 방식에 따라) 구성될 수도 있다. 이 경우 하부 전극 구조물(11) 및/또는 상부 전극 구조물(12)은 층두께가 더 작은 섹션(13A)과 층두께가 더 큰 섹션(13B) 사이에 있는 천이 계단(11')의 영역에서 전기적으로 분리된다.
강유전성 커패시터 장치(10)는 하기와 같은 단계로 제조될 수 있다.
트랜지스터(2, 3, 4, 5, 6) 및 전기 접속용 구조물(9)을 전술한 방식으로 제조한 다음, 상기 전기 접속용 구조물 내부로 홈을 에칭한다. 이 홈은 배리어 층(14)으로 채워진다. 그 다음에 평탄화 단계를 실행할 수 있다.
다음 단계에서는 하부 전극 구조물(11)을 커버링 산화물 층(7) 및 배리어 층(14)상에 디포짓한다. 이를 위해서는 스퍼터링-방법이 사용될 수 있다. 디포짓된 전극 구조물(11)의 층두께는 D1이다.
그 다음의 후속 단계에서는 하부 전극 구조물(11)을 남아 있는 층두께(D2) 위까지 섹션 단위로 에칭 제거한다. 이와 같은 과정은 하부 전극 구조물(11)내에서 계단(11')(계단의 높이 = D1 - D2)이 형성되도록 작용한다. 이 때 계단의 높이(D1 - D2)는 강유전체(13)의 2개 섹션(13A 및 13B) 사이에서 기대되는 두께차보다 더 커야 한다.
추가의 선택적인 단계에서는 커패시터 장치(10)의 하부 전극 구조물(11)을예를 들어 계단(11')의 바닥에서 전기적으로 분리시킨다. 이 경우에는 커패시터 장치가 (적어도) 2개의 커패시터로 구성되며, 이 때 층섹션(13B) 아래에서 형성되는 커패시터 전극은 적합한 조치에 의해서(예를 들어 추가의 전기 접속용 구조물에 의해서) 마찬가지로 전기적으로 콘택될 수 있어야 된다.
그 다음에 스핀-코팅 방법("스핀-온"-방법)을 이용하여 강유전체를 하부 전극 구조물(11)상에 디포짓한다. 이 때에는 용매 속에 용해된 강유전체가 기판(1)상에 물방울 형태로 떨어진 다음에 기판(1)이 회전 플레이트 장치에 의해서 회전(통상적으로는 분당 2000 회전) 변위된다. 강유전체를 포함하는 상기 용매는 원심력에 의해서 남아있는 얇은 층 위까지 방사 방향 외부로 스핀-아웃된다. 하부 전극 구조물(11)의 융기된 섹션상에는, 상기 하부 전극 구조물(11)의 침강된 섹션 위에 있는 액체막보다 더 얇은 액체막이 배치된다. 회전 동안에는, 잔류하는 강유전체 층으로부터 용매가 이미 부분적으로 증발한 상태이다.
후속하는 다수의 열처리 단계에서는 용매를 완전히 증발시켜 원하는 강유전성 결합부의 결정화를 실시한다. 결과적으로 이 과정은 언급한 층의 두께를 현저하게 감소시키고, 도 1에 도시된 강유전체 층(13)을 완성시킨다.
전술한 스핀 코팅 방법에 의해서는 일반적으로, 침강된 표면 섹션상에서보다 융기된 표면 섹션상에서 더 얇은 강유전체 층이 형성된다. 말하자면 높이차(D1 - D2)에 의해서 강유전체 층(13)의 두께 편차율이 조절될 수 있다. 이 원리는 물론 2개 이상의 높이 계단까지 확장될 수도 있고, 그럼으로써 강유전체 층(13)의 2개 이상의 층두께까지 확장될 수 있다.
높이차가 D1 - D2 = 220nm인 경우, 강유전체 층(SBT)(13)의 섹션(13A)의 층두께는 대략 35nm에 달하고, 강유전체 층(13)의 섹션(13B)의 층두께는 대략 60nm에 달한다.
커패시터 장치(10)를 완성하기 위해, 강유전체 층(13) 위에 상부 전극 구조물(12)을 디포짓하고, 원하는 경우에는 또한 분리시키기도 한다.
이어서, 개별 커패시터 장치를 구현하기 위해 기판상에 디포짓된 층(11, 12, 13)의 (외부) 구조화가 3개의 모든 층(11, 12, 13)을 공통으로 에칭함으로써 이루어질 수 있다.
하부 전극 구조물(11)의 적합한 표면 형태를 형성하기 위한 추가의 변형예들은 도 2 및 도 3을 참조하여 설명된다. 서로 상응하는 부분들은 동일한 도면 부호로 표기된다.
제 1 실시예(도 2 참조)에서는 트랜지스터(2, 3, 4, 5, 6) 및 전기 접속용 구조물(9)의 제조 후에 배리어 층(14)이 커버링 산화물 층(7)상에 디포짓된다.
그 다음에 배리어 층(14)을 지역적으로 제거하며, 이 때 배리어 층 계단(14')은 그대로 남아있다.
다음 단계에서는 하부 전극 구조물(11)을 디포짓한다. 이 때 배리어 층의 계단(14')은 하부 전극 구조물(11)의 표면 코스 내부로 이동된다.
하부 전극 구조물(11)을 최적으로 내부 구조화(분리)한 후에 전술한 스핀 코팅 방법을 사용하여 강유전체 층(13)을 형성한다. 그 다음에 상부 전극 구조물(12)을 디포짓하고, 경우에 따라서는 적절하게 분리시킨다.
제 1 실시예에서와 같이 트랜지스터(2, 3, 4, 5, 6) 및 전기 접속용 구조물(9)을 제조한 후에는 제 3 실시예(도 3)에 따라 먼저 상기 전기 접속용 구조물(9) 내부로 홈을 에칭한다.
그 다음에 배리어 층 재료(14)의 디포지션 및 추가의 적합한 조치(예컨대 평탄화)에 의해서 상기 홈을 배리어 층(14)으로 채운다.
후속 단계에서는 커버링 산화물 층(7) 내부로 계단(7')을 에칭한다.
그 후에 계단(7')이 제공된 커버링 산화물 층(7)상에 하부 전극 구조물(11)을 디포짓하며, 이 때 계단(7')은 제 2 방법예에서와 마찬가지로 하부 전극 구조물(11)의 표면 형태 내부로 이동된다.
후속하는 프로세스 단계(층두께가 변동되는 강유전체 층(13)의 형성, 상부 전극 구조물(12)의 형성)는 제 1 방법예 및 제 2 방법예에서와 동일하게 실시될 수 있다.
전체 방법예들은 기능적으로 서로 비교가 가능하고, 다수의 상이한 높이 레벨을 갖는 저층상에서 강유전체 층(13)의 두께 변동이 하나의 작업 프로세스내에서 계속적으로 형성되도록 할 수 있다.
본 발명에 의해, 적은 비용으로도 2가지 이상의 상이한 보자 전압을 갖는 강유전성 커패시터 장치를 제조할 수 있게 되었다.
Claims (6)
- - 제 1 전극 구조물(11)을 형성하는 단계;- 상기 제 1 전극 구조물(11)상에 두께가 변동되는 강유전체 층(13)을 형성하는 단계,- 상기 강유전체 층(13)상에 제 2 전극 구조물(12)을 형성하는 단계를 포함하는, 적어도 2가지의 상이한 보자 전압(Vc1, Vc2)을 갖는 강유전성 커패시터 장치(10)를 제조하기 위한 방법에 있어서,- 상기 제 1 전극 구조물(11)의 표면에 적어도 2가지 상이한 높이 레벨을 형성하고,- 상기 강유전체 층(13)을 형성하기 위해 스핀 코팅 방법을 적용하는 것을 특징으로 하는 방법.
- 제 1항에 있어서,상기 제 1 전극 구조물(11) 내부로 하나의 계단(11')을 에칭함으로써 2가지 높이 레벨을 형성하는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,2가지 높이 레벨을 야기하기 위해서, 상기 제 1 전극 구조물(11)을 형성하기 전에 배리어 층(14) 내부에 하나의 계단(14')을 형성하는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,2가지 높이 레벨을 야기하기 위해서, 상기 제 1 전극 구조물(11)을 형성하기 전에 기판(1) 위에 배치된 보조층(7) 내부에 또는 기판 자체의 내부에 하나의 계단(7')을 형성하는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,적어도 2개의 커패시터를 형성하기 위해서 상기 제 1 전극 구조물(11)을 분리시키는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,적어도 2개의 커패시터를 형성하기 위해서 상기 제 2 전극 구조물(12)을 분리시키는 것을 특징으로 하는 방법.
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