KR20010080023A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR20010080023A
KR20010080023A KR1020017004369A KR20017004369A KR20010080023A KR 20010080023 A KR20010080023 A KR 20010080023A KR 1020017004369 A KR1020017004369 A KR 1020017004369A KR 20017004369 A KR20017004369 A KR 20017004369A KR 20010080023 A KR20010080023 A KR 20010080023A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
external connection
lead
resin layer
protective resin
Prior art date
Application number
KR1020017004369A
Other languages
English (en)
Other versions
KR100725319B1 (ko
Inventor
시바타가즈타카
Original Assignee
사토 게니치로
로무 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 게니치로, 로무 가부시키가이샤 filed Critical 사토 게니치로
Publication of KR20010080023A publication Critical patent/KR20010080023A/ko
Application granted granted Critical
Publication of KR100725319B1 publication Critical patent/KR100725319B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 칩에 전기접속된 리드의 외부 접속면이 패키지의 표면과 거의 동일한 면으로 노출된 반도체장치를 제조하기 위한 방법이다.
이 방법은, 패키지의 재료를 사용하여, 반도체칩을 밀봉 처리하는 밀봉부와 외부접속면을 거의 덮는 보호수지층을 일체적으로 형성하는 수지밀봉공정과, 보호수지층의 적어도 일부를 제거하여, 외부접속면을 노출시키는 수지제거공정을 포함한다. 수지제거공정은, 보호수지층을 연삭하는 연삭공정이라도 좋다.

Description

반도체장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
최근, 반도체장치의 소형화를 도모하기 위한 구조로서 QFN이 제안되고 있다.
이 QFN이 적용된 반도체장치에서는, 도 3a 및 도 3b에 나타내는 바와 같이, 외부와의 접속을 위한 리드(101)의 표면(101a)이, 패키지(102)의 이면(102a)과 거의 동일한 면으로 노출되어 있다.
이 노출된 리드(101)의 표면(101a)을 실장기판에 형성된 외부전극 등에 접합시키는 것에 의해, 외부와의 접속을 달성할 수가 있다.
즉, QFN형의 반도체장치에서는, 패키지(102)로부터 리드(101)가 돌출하지 않는다.
따라서, 패키지로부터 돌출한 리드 핀을 갖는 전형적인 반도체장치와 비교하여, 실장기판 위에서의 점유면적 및 높이를 작게 할 수가 있다.
이와 같은 QFN형의 반도체장치에서는, 도 4a에 나타내는 바와 같이, 반도체칩(103)이 리드프레임의 아일랜드(104)에 실장(mount)된다.
이 실장된 반도체칩(103)과 리드(101)는, 본딩와이어(105)로 접속된다.
이렇게 하여, 반도체칩(103)과 리드프레임의 조립체가 형성된 후, 이 조립체를 금형(106)에 세팅하여 수지밀봉공정을 실시하는 것에 의해, QFN형의 반도체장치를 얻을 수가 있다.
수지밀봉공정에 사용되는 금형(106)은, 리드(101)를 끼워 넣을 수 있는 오목부(107a)가 형성된 하부 금형(107)과, 상기 조립체를 수용할 수 있는 공동(cavity)(108)이 형성된 상부 금형(108)으로 이루어진다.
그리고, 수지밀봉공정에서는, 하부 금형(107)의 끼워 넣는 오목부(107a)에 리드(101)가 끼워져서, 하부 금형(107)에 상기 조립체가 세팅된다.
그 후, 이 세팅된 조립체가 상기 공동(108a)에 수용되도록 상부 금형(108)이 씌워진다.
이 상태로, 하부 금형(107)과 상부 금형(108) 사이에 보호수지가 주입된다.
이 주입된 보호수지가 경화하여 패키지(102)가 형성된 후, 패키지(102)내에 밀봉 처리된 상기 조립체를 금형(106)으로부터 꺼낸다.
이에 의해, 도 4b에 나타내는 바와 같은 QFN형의 반도체장치가 완성된다.
그런데, 상기한 바와 같이 하여 제조된 QFN형 반도체장치에 있어서는, 이른바 수지 버(resin burr)를 발생시킬 우려가 있다.
즉, 수지밀봉공정에 있어서, 하부 금형(107)과 상부 금형(108) 사이에 주입되는 보호수지가, 하부 금형(107)의 오목부(107a)와 이 오목부(107a)에 끼워진 리드(101) 사이에 끼어 들어온다.
이에 의해, 도 4b에 나타내는 바와 같이, 패키지(102)의 이면측에 노출된 리드(101)의 표면(101a)에 보호수지(109)가 부착해 버린다.
리드(101)의 노출표면(101a)은, 예를 들면 실장기판에 형성된 외부전극 등에 접합되는 외부 접합면이다.
따라서, 이 노출표면(101a)에 보호수지(109)가 부착되어 있으면, 이 반도체장치[반도체칩(103)]와 외부와의 전기접속이 달성되지 않을 우려가 있다.
본 발명은, 반도체장치의 제조방법에 관하고, 더욱 상세히는, QFN(Quad Flat Non-leaded package)이 적용된 반도체장치의 제조방법에 관한 것이다.
도 1a, 1b 및 1c는, 본 발명의 제 1실시형태에 있어서의 반도체장치의 제조방법을 공정순서로 나타내는 단면도.
도 2a, 2b 및 2c는, 본 발명의 제 2실시형태에 있어서의 반도체장치의 제조방법을 공정순서로 나타내는 단면도.
도 3a 및 3b는, QFN형의 반도체장치의 외관을 나타내는 사시도로서, 도 3a는 그 표면측을, 도 3b는 그 이면측을 나타낸다.
도 4a 및 4b는, QFN형의 반도체장치를 제조하기 위한 종래의 방법을 설명하기 위한 단면도.
본 발명의 목적은, 리드의 외부 접합면에, 보호수지가 부착하는 것을 방지할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
또, 본 발명의 다른 목적은, 리드의 외부 접합면에, 보호수지가 부착되지 않으며, 또한, 박형이면서 양호한 방열성(放熱性)을 갖는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 박형의 양호한 방열성을 갖는 반도체장치를 제공하는 것이다.
본 발명은, 반도체칩에 전기접속된 리드의 외부 접속면이 패키지의 표면과 거의 동일한 면으로 노출한 반도체장치를 제조하기 위한 방법에 관한다.
본 발명의 방법은, 상기 패키지의 재료를 사용하여, 상기 반도체칩을 밀봉 처리 하는 밀봉부와 상기 외부 접속면을 거의 덮는 보호수지층을 일체적으로 형성하는 수지밀봉공정과, 상기 보호수지층의 적어도 일부를 제거하여, 상기 외부 접속면을 노출시키는 수지제거공정을 포함한다.
상기 수지제거공정은, 보호수지층을 연삭(grinding)하는 연삭공정이라도 좋다.
또, 수지제거공정은, 에칭에 의해 보호수지층의 적어도 일부를 제거하는 공정이라도 좋다.
좀더 구체적으로 설명하면, 본 발명은, 리드의 한쪽 면에 반도체칩이 전기접속되며, 상기 리드의 다른 쪽 면은 외부와의 전기접속을 위해 패키지의 표면과 거의 동일한 면에서 노출된 반도체장치를 제조하기 위한 방법에 관한 것이다.
이 방법은, 상기 패키지의 재료를 사용하여, 상기 리드의 한쪽 면측 및 다른쪽 면측을 거의 덮음과 동시에 상기 반도체칩을 밀봉 처리하는 일체적인 보호수지층을 형성하는 수지밀봉공정과, 상기 리드의 다른쪽 면측으로부터 상기 보호수지층의 적어도 일부를 제거하여, 상기 리드의 다른쪽 면을 노출시키는 수지제거공정을 포함한다.
이 경우, 상기 리드의 다른쪽 면이 상기 외부 접속면에 대응한다.
또한, 상기 보호수지층은, 상기 외부 접속면과 거의 평행으로, 상기 반도체장치의 평면사이즈와 거의 동일한 크기의 평탄면을 갖는 것이 바람직하다.
또, 상기 보호수지층은, 상기 외부 접속면에 있어서, 적어도 상기 반도체장치의 내부측의 테두리부를 덮도록 형성되는 것이 바람직하다.
본 발명의 방법에 의하면, 반도체칩을 밀봉 처리하는 밀봉부와 외부접속면을 거의 덮는 보호수지층을 일체적으로 형성한 후, 보호수지층의 적어도 일부를 제거하여 외부 접속면을 노출시키는 것에 의해, 반도체장치를 얻을 수가 있다.
따라서, 리드의 외부 접속면에, 패키지의 재료인 보호수지가 부착된 채로 될우려는 없다.
따라서, 이러한 방법으로 제조된 반도체장치는, 패키지에서 노출한 리드의 외부 접속면을, 예를 들어 실장기판에 형성된 외부전극 등에 접합시켰을 때에, 외부와의 양호한 전기접속을 달성할 수가 있다.
또, 이 방법에 의하면, 리드의 외부 접속면을 거의 덮는 보호수지층의 적어도 일부를 제거하여 리드를 노출시키기 때문에, 이 제거를 연삭에 의해 실시하여도, 리드에 큰 힘이 가해질 우려가 없으며, 리드가 패키지로부터 박리될 우려가 없다.
또한, 상기 리드와 상기 반도체칩의 전기접속은, 상기 수지밀봉공정 이전에, 상기 반도체칩을 리드프레임의 아일랜드에 실장하는 실장 공정과, 상기 아일랜드에 실장된 반도체칩과 상기 리드를 본딩하는 본딩공정이 실시되는 것에 의해 달성되면 좋다.
본 발명의 일실시형태에서는, 상기 반도체칩은, 기능소자가 형성된 활성표면과 반대측의 표면인 비활성표면을 상기 아일랜드에 접합시켜 실장된다.
그리고, 상기 반도체칩의 활성면 및 상기 아일랜드와 상기 반도체칩의 접합면의 양쪽이, 상기 외부 접속면을 포함하는 평면의 한쪽 측에 배치된다.
또, 본 발명의 다른 실시형태에서는, 상기 반도체칩의 활성표면이 상기 외부 접속면을 포함하는 평면의 한쪽 측에 배치되며, 상기 아일랜드와 상기 반도체칩과의 접합면은 상기 외부 접속면을 포함하는 평면의 다른쪽 측에 배치된다.
이 경우에는, 수지제거공정에서는, 상기 보호수지층과 함께 상기 아일랜드가연삭 등에 의해 제거되어, 상기 반도체칩의 비활성표면이 노출되게 된다.
이 방법에 의하면, 보호수지층과 함께 아일랜드가 제거되기 때문에, 반도체장치를 더욱 박형화 할 수 있게 된다.
또, 이 방법에 의해 제조된 반도체장치는, 반도체칩의 비활성표면이 패키지로부터 노출되어 있기 때문에, 반도체 칩으로부터의 발열을 효율적으로 방열(放熱)할 수가 있다.
상기 반도체칩의 활성표면을 상방으로 향하게 한 경우, 상기 아일랜드와 상기 반도체칩의 접합면은 상기 외부 접속면을 포함하는 평면의 아래쪽에 위치하며, 상기 반도체칩의 활성표면은 상기 외부 접속면을 포함하는 평면의 위쪽에 위치하는 것으로 된다.
본 발명에 있어서의 상술한 바, 또는 또 다른 목적, 특징 및 효과는, 첨부도면을 참조하여 다음에 설명하는 실시형태에 의해 더욱 명백하게 될 것이다.
도 1a∼1c는, 본 발명의 제 1 실시형태에 있어서의 반도체장치의 제조방법을 공정순으로 나타내는 단면도이다.
도 1a는, 반도체칩(10)의 수지밀봉공정을 나타낸다.
이 수지밀봉공정에 앞서, 반도체칩(10)을 리드프레임(20)의 아일랜드(21)에 실장하는 실장공정과, 아일랜드(21)에 실장된 반도체칩(10)과 리드프레임(20)의 리드(22)를 본딩하는 본딩공정이 실시된다.
실장공정에서는, 반도체칩(10)의 비활성표면(11)이, 예를 들면, 은 페이스트수지 등의 접착제가 본딩된 아일랜드(21)의 표면에 접합되는 것에 의해, 반도체칩(10)이 아일랜드(21)에 실장된다.
반도체칩(10)의 비활성표면(11)은, 트랜지스터나 저항 등의 소자가 형성된 활성표층 영역측의 표면인 활성표면(12)과는 반대측의 표면이다.
본딩공정에서는, 반도체칩(10)의 활성표면(12)에 형성된 패드(도시생략)와 리드(22)의 한쪽면(도1에 있어서의 상면)(22a) 사이가, 예를 들면 금 세선(細線)과 같은 본딩와이어(23)에 의해 접속된다.
이에 의해, 반도체칩(10)과 리드프레임(20)의 조립체가 얻어진다.
리드(22)의 한쪽면(22a)과 반대측의 표면(다른 쪽의 면)은, 외부와의 전기접속을 위한 외부 접속면(22b)이다.
본 실시형태에 있어서는, 반도체칩(10)과 아일랜드(21)의 접합면이, 상기 외부 접속면(22b) 보다 상방에 위치하고 있다.
이 본딩공정에 이어 수지밀봉공정이 실시된다.
이 수지밀봉공정에서는, 반도체칩(10)과 리드프레임(20)의 조립체를 수용할 수 있는 공동(C)이 형성된 금형(30)이 사용된다.
금형(30)은, 공동(C)의 하반분을 형성하는 오목부(31a)를 갖는 하부 금형(31)과 공동(C)의 상반부를 형성하는 오목부(32a)를 갖는 상부 금형으로 이루어진다.
반도체칩(10)과 리드프레임(20)의 조립체는, 리드(22)의 단부가 하부 금형(31)의 오목부(31a)의 입구 테두리부와 상부 금형(32)의 오목부(32a)의 입구 테두리부에 끼워 지지된 상태로 공동(C)에 수용된다.
그 후, 공동(C)내에, 예를 들면 에폭시 등의 보호수지가 주입된다.
공동(C)에 주입된 보호수지가 경화하면, 공동(C)내에는, 하부보호수지층(41)(도 1b에 나타내는 가상선의 아래쪽의 부분) 및 상부보호수지층(42)(도 1b에 나타내는 가상선의 위쪽부분 : 밀봉 처리부)이 일체로 형성되며, 이들 일체적인 하부보호수지층(41) 및 상부보호수지층(42)으로 반도체칩(10) 및 리드프레임(20)의 조립체가 밀봉 처리된다.
그 후, 도 1b에 나타내는 바와 같이, 하부보호수지층(41) 및 상부보호수지층(42)내에 밀봉 처리된 반도체칩(10) 및 리드프레임(20)의 조립체를 금형(30)으로부터 꺼낸다.
도 1c는, 수지밀봉공정에 이어 계속해서 실행되는 연삭공정을 나타낸다.
이 연삭공정에서는, 그라인더 등의 연삭장치를 사용하여, 하부보호수지층(41)의 리드(22)의 외부접속면(22b) 보다 아래쪽에 위치하는 부분이 거의 한결같이 연삭되어 간다.
하부보호수지층(41)의 연삭은, 리드(22)의 외부접속면(22b)이 노출될 때까지 계속된다.
그리고, 리드(22)의 외부접속면(22b)이 노출되면, 이 연삭공정은 종료되어, 리드(22)의 외부접속면(22b)이, 패키지(40)의 이면(40a)과 거의 동일한 면으로 노출된 QFN형의 반도체장치가 완성된다.
패키지(40)는, 하부보호수지층(41)의 잔류 부분과 상부보호수지층(42)으로 구성되게 된다.
이상과 같이, 본 실시형태에 의하면, 반도체칩(10) 및 리드프레임(20)의 조립체를 금형(30)의 공동(C)내에 세팅하여 하부보호수지층(41) 및 상부보호수지층(42)이 형성된다.
그 후, 하부보호수지층(41)의 리드(22)의 외부접속면(22b) 보다 아래쪽에 위치하는 부분을 연삭하여, 리드(22)의 외부접속면(22b)을 노출시키는 것에 의해 반도체칩이 얻어진다.
따라서, 리드(22)의 외부접속면(22b)에 보호수지가 부착된 채로 될 우려가 없다.
그래서, 패키지(40)로부터 노출된 리드(22)의 외부접속면(22b)을, 예를 들면, 실장기판에 형성된 외부전극 등에 접합시키는 것에 의해, 이 반도체장치와 외부의 양호한 전기접속을 달성할 수 있다.
한편, 도 4a 및 4b를 참조하여 설명한 종래의 방법으로 QFN형의 반도체장치를 제조하고, 리드의 노출면에만 부착한 보호수지를 연삭하여 제거하는 것이 고려될 수 있다.
그러나, 리드의 노출면에만 부착한 보호수지를 연삭하면, 리드에 비교적 큰 힘이 가해져, 리드가 패키지로부터 박리 될 우려가 있다.
이에 대하여, 본 실시형태의 방법에 의하면, 하부보호수지층(41)을 거의 동일한 면으로 연삭하여 리드(22)의 외부접속면(22b)을 노출시키기 때문에, 이 연삭에 의해 리드(22)에 큰 힘이 가해질 우려가 없어, 리드(22)가 패키지(40)로부터 박리 될 우려도 없다.
도 2a∼2c는, 본 발명의 제 2 실시형태에 있어서의 반도체장치의 제조방법을 공정순으로 나타내는 단면도이다.
도 2a∼2c에 있어서, 상술한 도 1a∼1c에 나타낸 각부에 대응하는 부분에는, 도 1a∼1c의 경우와 동일한 참조부호를 부여하여 나타낸다.
상술한 제 1 실시형태에 있어서는, 반도체칩(10)과 아일랜드(21)의 접합면이 리드(22) 보다 상방에 위치하도록, 아일랜드(21)와 리드(22)의 위치관계가 설정되어 있다(도 1a 참조).
이에 대하여, 이 제 2의 실시형태에 있어서는, 반도체칩(10)과 아일랜드(21)의 접합면이 리드(22)의 외부접합면(22b) 보다 아래쪽에 위치하며, 또한 반도체칩(10)의 활성표면(12)이 리드(22)의 외부접속면(22b) 보다 상방에 위치하도록, 아일랜드(21)와 리드(22)의 위치관계가 설정되어 있다(도 2a 참조).
이 경우, 아일랜드(21)는, 리드(22)의 외부접속면(22b)의 아래쪽의 하부보호수지층(41)내에 위치하게 된다(도 2b 참조).
수지밀봉공정 후에는, 그라인더 등의 연삭장치를 사용한 연삭공정이 실시된다.
이 연삭공정에서는, 리드(22)의 외부접속면(22b)이 노출될 때까지, 하부보호수지층(41)의 리드(22)의 외부접속면(22b) 보다 아래쪽의 부분이 거의 동일하게 연삭되어 간다.
또, 이 하부보호수지층(41)이 연삭되는 과정에서, 아일랜드(21)가 연삭되어 제거되며, 또한, 반도체칩(10)의 비활성표면(11)이 연삭된다.
이렇게 하여, 도 2c에 나타내는 바와 같이, 리드(22)의 외부접속면(22b)이 패키지(40)의 이면(40a)과 거의 동일한 면으로 노출된 QFN형의 반도체장치가 완성된다.
이와 같이 이 실시형태에 있어서는, 반도체칩(10)과 아일랜드(21)의 접합면이 리드(22)의 외부접합면(22b) 보다 아래쪽에 위치하며, 또한 반도체칩(10)의 활성표면(12)이 리드(22)의 외부접합면(22b) 보다 상방에 위치하고 있다.
그리고, 연삭공정에 있어서, 하부보호수지층(41)과 함께 아일랜드(21) 및 반도체칩(10)의 비활성표면(11)이 연삭된다.
이에 의해, 상술한 제 1 실시형태의 방법으로 제조한 반도체장치 보다 박형화 되는 것을 도모할 수가 있다.
또, 반도체칩(10)의 비활성표면(11)이 패키지(40)로부터 노출되어 있기 때문에, 반도체칩(10)으로부터의 발열을 효율적으로 방열할 수가 있다.
또한, 패키지(40)로부터 노출되어 있는 반도체칩(10)의 비활성표면(11)에는, 트랜지스터 등의 소자는 형성되어 있지 않기 때문에, 패키지(40)로부터 노출되어 있는 것으로 인한 성능의 열화를 초래할 우려는 없다.
또, 이 실시형태에서는, 아일랜드(21)와 리드(22)의 위치관계가, 반도체칩(10)과 아일랜드(21)의 접합면이 리드(22)의 외부접합면(22b) 보다 아래쪽에 위치하도록 설정되어 있지만, 반도체칩(10)과 아일랜드(21)의 접합면이 리드(22)의 외부접속면(22b)과 거의 동일한 면이 되도록 설정되어도 좋다.
이상, 본 발명의 두 형태의 실시형태에 대하여 설명하였지만, 본 발명은, 다른 형태로도 실시할 수가 있다.
예를 들면, 패키지의 연삭은, 그라인더 등의 연삭장치를 사용하여 실시하는 것으로 하였으나, 이와 같은 기계적인 연삭 대신에, 예를 들면 CMP(chemical Mechanical Polishing : 화학적 기계적 연마)법과 같은 화학적 기계적 연마로 실시되어도 좋다.
또, 연삭 이외에도, 에칭 등의 다른 수법이 보호수지층(41)의 제거를 위해 적용되어도 좋다.
이상, 본 발명의 실시형태에 대하여 상세히 설명하였으나, 이것은, 본 발명의 기술적 내용을 밝히기 위해 사용된 구체적인 예에 불과하며, 본 발명은 이들 구체적인 예에 한정하여 해석되는 것이 아니며, 본 발명의 정신 및 범위는 첨부하는청구의 범위에 의해서만 한정된다.

Claims (10)

  1. 반도체칩에 전기접속된 리드의 외부 접속면이 패키지의 표면과 거의 동일한 면으로 노출한 반도체장치를 제조하기 위한 방법으로서,
    상기 패키지의 재료를 사용하여, 상기 반도체칩을 밀봉 처리하는 밀봉부와 상기 외부 접속면을 거의 덮는 보호수지층을 일체적으로 형성하는 수지밀봉공정과,
    상기 보호수지층의 적어도 일부를 제거하여, 상기 외부 접속면을 노출시키는 수지제거공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 수지밀봉공정에서는, 상기 보호수지층이, 상기 리드의 외부 접속면에 있어서, 적어도 그 반도체장치의 안쪽 측의 테두리부를 덮도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 수지제거공정에서는, 상기 보호수지층의 표면과 상기 리드의 외부 접속면이 동일한 면이 되도록 상기 보호수지층의 적어도 일부가 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 수지제거공정은, 상기 보호수지층을 연삭하는 연삭공정인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 수지밀봉공정 이전에,
    상기 반도체칩을 리드프레임의 아일랜드에 실장하는 실장 공정과,
    상기 아일랜드에 실장된 반도체칩과 상기 리드를 본딩하는 본딩공정을 추가로 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5항에 있어서,
    상기 반도체칩은, 기능소자가 형성된 활성표면과 반대측의 표면인 비활성표면을 상기 아일랜드에 접합시켜 실장되며,
    상기 아일랜드와 상기 반도체칩의 접합면 및 상기 반도체칩의 활성표면의 양쪽이, 상기 외부 접속면을 포함하는 평면의 한쪽 측에 배치되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 5항에 있어서,
    상기 반도체칩은, 기능소자가 형성된 활성표면과 반대측의 표면인 비활성표면을 상기 아일랜드에 접합시켜 실장되어 있으며,
    상기 반도체칩의 활성표면은 상기 외부 접속면을 포함하는 평면의 다른쪽 측에 배치되며, 상기 아일랜드와 상기 반도체칩의 접합면은 상기 외부 접속면을 포함하는 평면 내 또는 이 평면의 다른쪽 측에 배치되며,
    상기 수지제거에서는, 상기 보호수지층의 적어도 일부와 함께 상기 아일랜드를 제거하여, 상기 반도체칩의 비활성표면을 노출시키는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 활성면 및 비활성면을 갖는 반도체칩과,
    상기 반도체칩에 전기접속되며, 외부접속을 위한 외부접속면을 갖는 리드와,
    상기 반도체칩 및 리드를, 상기 반도체칩의 비활성면 및 상기 리드의 외부 접속면을 노출시킨 상태로 밀봉 처리하는 보호수지층으로 이루어지는 패키지를 포함하는 것을 특징으로 하는 반도체장치.
  9. 제 8항에 있어서,
    상기 반도체칩의 비활성면과 상기 리드의 외부 접속면이 동일한 면이 된 상태로 상기 패키지로부터 노출되어 있는 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 패키지가, 상기 반도체칩의 비활성면 및 상기 리드의 외부 접속면과 동일한 면의 저면을 갖는 것을 특징으로 하는 반도체장치.
KR1020017004369A 1999-08-09 2000-08-07 반도체장치의 제조방법 KR100725319B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP22496699 1999-08-09
JP11-224966 1999-08-09

Publications (2)

Publication Number Publication Date
KR20010080023A true KR20010080023A (ko) 2001-08-22
KR100725319B1 KR100725319B1 (ko) 2007-06-07

Family

ID=16822006

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017004369A KR100725319B1 (ko) 1999-08-09 2000-08-07 반도체장치의 제조방법

Country Status (5)

Country Link
US (1) US6537858B1 (ko)
EP (1) EP1120825A4 (ko)
JP (1) JP4597448B2 (ko)
KR (1) KR100725319B1 (ko)
WO (1) WO2001011677A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100677651B1 (ko) * 2001-04-13 2007-02-01 야마하 가부시키가이샤 반도체 소자 및 패키지와 그 제조방법
JP4173346B2 (ja) * 2001-12-14 2008-10-29 株式会社ルネサステクノロジ 半導体装置
JP2006100385A (ja) * 2004-09-28 2006-04-13 Rohm Co Ltd 半導体装置
US20060284301A1 (en) * 2005-06-17 2006-12-21 Corisis David J CSP semiconductor chip and BGA assembly with enhanced physical protection, protective members and assemblies used with same, and methods of enhancing physical protection of chips and assemblies

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01129850U (ko) * 1988-02-26 1989-09-04
JPH02240940A (ja) * 1989-03-15 1990-09-25 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
US5302849A (en) * 1993-03-01 1994-04-12 Motorola, Inc. Plastic and grid array semiconductor device and method for making the same
US6105245A (en) 1997-02-17 2000-08-22 Nippon Steel Semiconductor Corporation Method of manufacturing a resin-encapsulated semiconductor package
JPH10289923A (ja) * 1997-02-17 1998-10-27 Nittetsu Semiconductor Kk 半導体パッケージの製造方法
JP3521758B2 (ja) * 1997-10-28 2004-04-19 セイコーエプソン株式会社 半導体装置の製造方法
JPH11195743A (ja) * 1998-01-06 1999-07-21 Hitachi Ltd 半導体装置およびその製造方法
US6194250B1 (en) * 1998-09-14 2001-02-27 Motorola, Inc. Low-profile microelectronic package
JP2000164611A (ja) * 1998-11-26 2000-06-16 Mitsumi Electric Co Ltd 半導体集積回路及び半導体集積回路の製造方法
JP3878781B2 (ja) * 1999-12-27 2007-02-07 株式会社ルネサステクノロジ 半導体装置の製造方法

Also Published As

Publication number Publication date
JP4597448B2 (ja) 2010-12-15
EP1120825A4 (en) 2007-09-05
KR100725319B1 (ko) 2007-06-07
EP1120825A1 (en) 2001-08-01
WO2001011677A1 (fr) 2001-02-15
US6537858B1 (en) 2003-03-25

Similar Documents

Publication Publication Date Title
US7563652B2 (en) Method for encapsulating sensor chips
US6130473A (en) Lead frame chip scale package
JP4705784B2 (ja) イメージセンサデバイスの製造方法
KR100220154B1 (ko) 반도체 패키지의 제조방법
KR100500919B1 (ko) 수지봉입형 반도체장치 및 그 제조방법
US7575173B2 (en) Smart card, smart card module, and a method for production of a smart card module
KR20060116696A (ko) 리드프레임 및 수지봉입형 반도체장치
US6750082B2 (en) Method of assembling a package with an exposed die backside with and without a heatsink for flip-chip
US7858446B2 (en) Sensor-type semiconductor package and fabrication method thereof
JPH09252014A (ja) 半導体素子の製造方法
JP2003332542A (ja) 半導体装置およびその製造方法
JP2000269166A (ja) 集積回路チップの製造方法及び半導体装置
KR100366111B1 (ko) 수지봉합형 반도체장치의 구조
KR100725319B1 (ko) 반도체장치의 제조방법
US7781259B2 (en) Method of manufacturing a semiconductor using a rigid substrate
JPH10335577A (ja) 半導体装置及びその製造方法
CN213212149U (zh) 集成电路封装体
JP2000243880A (ja) 半導体装置とその製造方法
CN111816571A (zh) 半导体封装方法
JP2002124627A (ja) 半導体装置及びその製造方法
TW200933757A (en) Semiconductor packaging method
JP2001267484A (ja) 半導体装置およびその製造方法
KR100197876B1 (ko) 반도체 패키지 및 그 제조방법
KR100704311B1 (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
JP2005191270A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120507

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee