CN213212149U - 集成电路封装体 - Google Patents

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CN213212149U CN202021591849.8U CN202021591849U CN213212149U CN 213212149 U CN213212149 U CN 213212149U CN 202021591849 U CN202021591849 U CN 202021591849U CN 213212149 U CN213212149 U CN 213212149U
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平小伟
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Abstract

本申请实施例是关于集成电路封装体。根据本申请一实施例的集成电路封装体包括芯片、围绕芯片的多个引脚、引线和封装壳体。芯片具有第一表面和与第一表面相对的第二表面，第二表面设置有第一层。引线经配置以将芯片连接至引脚。封装壳体包覆芯片、引脚和引线，其中封装壳体的底面与第一层的底面及多个引脚的底面实质上在同一平面上。本申请实施例提供的集成电路封装体及其制造方法可以简单的制程和工艺获得厚度更小且散热性能更好的集成电路封装体。

Description

集成电路封装体
技术领域
本申请实施例涉及半导体封装领域，特别是涉及集成电路封装体及其制造方法。
背景技术
因应电子产品小型化的趋势，集成电路封装体的尺寸也变的越来越小。传统的导线框架由芯片焊盘和引脚组成，芯片通常设置于芯片焊盘上。为提高集成电路封装体的散热性能，现有技术采用在芯片焊盘的背面设置散热片，以为芯片或晶片提供散热的技术方案。然而，该外加散热片的技术方案将导致集成电路封装体的厚度增大，因而无法满足集成电路封装体的尺寸越来越小的市场要求。
因此，对于如何获得厚度更小同时具有良好散热性能的集成电路封装体，成为业内亟待解决的技术问题。
实用新型内容
本申请实施例的目的之一在于提供集成电路封装体及其制造方法，其可以简单的制程和工艺获得厚度更小同时具有良好散热性能的集成电路封装体。
本申请的一实施例提供了一集成电路封装体，其包括：芯片、围绕该芯片的多个引脚、引线和封装壳体。芯片具有第一表面和与第一表面相对的第二表面，该第二表面设置有第一层。引线经配置以将芯片连接至引脚。封装壳体包覆芯片、引脚和引线，其中封装壳体的底面与第一层的底面及多个引脚的底面实质上在同一平面上。
在本申请的另一实施例中，第一层的材料选自锡、不锈钢、铜、银、金或钛。在本申请的又一实施例中，第一层的材料可选自树脂。
本申请的又一实施例提供了一集成电路封装体的制造方法，其包括：提供胶膜，该胶膜设置有多个引脚；将芯片设置于胶膜上，该芯片具有第一表面和与第一表面相对的第二表面，其中第二表面设置于胶膜上；及移除胶膜。
在本申请的另一实施例中，进一步包括在将芯片设置于胶膜上的步骤之前，将第一层设置于芯片的第二表面。在本申请的又一实施例中，进一步包括研磨引脚的底面和芯片的第二表面以减小引脚和芯片的厚度。在本申请的另一实施例中，第一层的材料选自锡、不锈钢、铜、银、金或钛。在本申请的又一实施例中，第一层的材料可选自树脂。本申请的另一实施例中，进一步包括在移除胶膜的步骤后，在引脚的底面设置第二金属层。在本申请的又一实施例中，第二金属层的材料选自锡、不锈钢、铜、银、金或钛。本申请的另一实施例中，进一步包括在移除胶膜的步骤后，在第二表面设置第三金属层。在本申请的又一实施例中，第三金属层的材料选自锡、不锈钢、铜、银、金或钛。本申请的另一实施例中，采用溅射工艺或喷涂工艺设置第三金属层。在本申请的又一实施例中，进一步包括在移除胶膜之前，注塑封装壳体，以使得封装壳体包覆芯片和引脚。本申请的另一实施例中，胶膜包括粘结剂层，及位于粘结剂层两侧的聚酰亚胺薄膜(PI Film)和释放聚酯薄膜 (Release PET Film)。
本申请实施例提供的集成电路封装体及其制造方法可以获得厚度更小的集成电路封装体，以满足电子产品小型化的需要，同时具有良好的散热性能。此外，本申请实施例提供的集成电路封装体及其制造方法还具有制造工艺简单及生产效率高等优点。
附图说明
图1是根据本申请实施例一实施例的集成电路封装体的纵向剖面示意图；
图2a-2e是根据本申请一实施例制造集成电路封装体的流程示意图，其可制造图1所示的集成电路封装体；
图3a-3f是根据本申请另一实施例制造集成电路封装体的流程示意图。
具体实施方式
为更好的理解本申请实施例的精神，以下结合本申请的部分优选实施例对其作进一步说明。
本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。
在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本申请实施例以特定的方向建构或操作。
如本文中所使用，术语“约”、“大致”、“大体上”、“实质”及“相近”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同及“相近”。
再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
在本申请实施例中，除非经特别指定或限定之外，“设置”、“连接”、“耦合”、“固定”以及与其类似的用词在使用上是广泛地，而且本领域技术人员可根据具体的情况以理解上述的用词可以是，比如，固定连结、可拆式连结或集成连结；其也可以是机械式连结或电连结；其也可以是直接链接或通过中介结构的间接链接；也可以是两个组件的内部通讯。
图1是根据本申请一实施例的集成电路封装体100的纵向剖面示意图。如图1所示，根据本申请一实施例的集成电路封装体100可包括：芯片10、引脚12、引线14和封装壳体16。
根据本申请的实施例的芯片10可为任意类型的芯片、裸片、预封装芯片或其它任何形式的封装体等。该芯片10具有第一表面101和与第一表面 101相对的第二表面103。第一表面101可为设有电路的一面。第二表面103 可设置有第一层105。
该第一层105具有顶面105a和与顶面105a相对的底面105b。顶面105a 设置于芯片10的第二表面103上。第一层105可帮助芯片10散热。第一层 105的材料可为任意合适的散热材料。第一层105的材料可选自，例如，但不限于，锡、不锈钢、铜、银、金或钛等适合的散热材料。第一层的材料还可包括适合散热的树脂。第一层105的厚度可满足散热需求，例如，但不限于，约0.1微米至约50微米，约0.2微米至约40微米，约0.2微米至约30 微米。可通过晶片背侧涂覆工艺((wafer back side coating process)在芯片10的第二表面103涂覆第一层105，采用该工艺涂覆的第一层105厚度可为，例如，但不限于，约6微米至约30微米，约6微米，约10微米，约 20微米，约30微米。或者，可通过晶片背侧印刷工艺((wafer back sideprint process)在芯片10的第二表面103涂覆第一层105，采用该工艺可涂覆的第一层105厚度可为，例如，但不限于，约12微米至约28微米，约12微米，约15微米，约20微米，约25微米，约28微米。或者，可通过粘贴工艺将，例如，但不限于，导电裸片附接膜(conductive dieattach film) 等任意合适的导电材料，粘贴至第二表面103从而形成第一层105。该导电裸片附接膜的厚度可为，例如，但不限于，约15微米，约20微米，约25 微米，约30微米。在本申请的部分实施例中，可通过任意合适的工艺在第二表面103上设置由任意合适的散热材料组成的第一层105。
该引脚12围绕芯片10设置。可根据实际需要设置引脚12的数量。每一引脚12具有顶面121和与顶面121相对的底面123。
该引线14可通过打线接合工艺将芯片10，例如，第一表面101上的相应电路与引脚12连接从而实现芯片10和引脚12之间的电连接配置。该引线14的材料为本领域中常见的引线材料。根据本申请的部分实施例，该引线14可为，例如，但不限于，金线。
该封装壳体16包覆芯片10、引脚12和引线14。该封装壳体16的材料为本领域常见的绝缘壳体的材料，例如，但不限于，树脂。该封装壳体16 具有顶面161和与顶面161相对的底面163。封装壳体16的底面163与第一层105的底面105b及多个引脚12的底面123实质上在同一平面上。
可选地，该集成电路封装体100还可进一步包括设置于多个引脚12的底面123上的第二金属层18。第二金属层18可保护引脚12且进一步有助于集成电路封装体100散热、避免氧化和便于后续贴装。第二金属层18的材料可为任意合适的硬度高且散热性能好的金属材料。例如，第二金属层18 的材料可选自锡、不锈钢、铜、银、金或钛等任何容易与引脚12键合的材料。
本申请实施例提供的集成电路封装体100省略了现有技术中用于承载芯片10的芯片焊盘，因而可明显减小集成电路封装体100的厚度。并且，集成电路封装体100的芯片10可直接通过第一层105散热，相较于传统集成电路封装体减少且缩短了散热路径，有效地提高了集成电路封装体100的散热性能。此外，设置第一层于105芯片10的第二表面103，且使第一层于 105的底面105b与封装壳体16的底面163及多个引脚12的底面123实质上在同一平面，不仅能够保证集成电路封装体100具有更薄的厚度，而且还可以起到支撑和保护芯片10的作用。
图2a-2e是根据本申请一实施例制造集成电路封装体100的流程示意图，其可制造图1所示的集成电路封装体100。
如图2a所示，提供胶膜20。胶膜可包括粘结剂层，及位于粘结剂层两侧的聚酰亚胺薄膜(PI Film)和释放聚酯薄膜(Release PET Film)。粘结剂层的厚度可为约3微米到约12微米，例如，但不限于，约3微米，约5 微米，约7微米，约8微米，约10微米，约12微米。聚酰亚胺薄膜的厚度可为约23微米到约27微米，例如，但不限于，约23微米，约25微米，约 27微米。释放聚酯薄膜的厚度可为约36微米到约52微米，例如，但不限于，约36微米，约38微米，约50微米，约52微米。根据实际需要，可选择具有合适的厚度、硬度和黏合力等各方面性能的胶膜20，以使得胶膜20具有足够的稳定性和粘合力，以提供合适的支撑力以稳定地支持其上需要承载的各种元件且能够保护引脚12，此外还能够避免后续移除胶膜20的过程中出现任何非理想的，例如，但不限于，胶膜20与芯片10发生粘结使得芯片10 容易被撕扯等问题。
设置多个引脚12于胶膜20上。引脚12的数量可根据实际需要设置。每一引脚12具有顶面121和与顶面121相对的底面123。
如图2b所示，将芯片10设置于胶膜20上。根据本申请的实施例的芯片10可为任意类型的芯片、裸片、预封装芯片或其它任何形式的封装体等。该芯片10具有第一表面101和与第一表面101相对的第二表面103。第一表面101可为设有电路的一面。第二表面103可设置有第一层105。
在将芯片10设置于胶膜20上之前，将第一层105设置于芯片10的第二表面103上。第一层105具有顶面105a和与顶面105a相对的底面105b。可将顶面105a设置于芯片10的第二表面103上。第一层105可帮助芯片10 散热。第一层105的材料可为任意合适的散热材料。第一层105的材料可选自，例如，但不限于，锡、不锈钢、铜、银、金或钛等适合的散热材料。第一层的材料还可包括适合散热的树脂。第一层105的厚度可为约0.1微米至约50微米，约0.2微米至约40微米，约0.2微米至约30微米。可通过晶片背侧涂覆工艺(wafer back sidecoating process)在芯片10的第二表面103涂覆第一层105，采用该工艺涂覆的第一层105厚度可为，例如，但不限于，约6微米至约30微米，约6微米，约10微米，约20微米，约 30微米。或者，可通过晶片背侧印刷工艺(wafer back side print process) 在芯片10的第二表面103涂覆第一层105，采用该工艺可涂覆的第一层105 厚度可为，例如，但不限于，约12微米至约28微米，约12微米，约15微米，约20微米，约25微米，约28微米。或者，可通过粘贴工艺将，例如，但不限于，导电裸片附接膜(conductive die attach film)等任意合适的导电材料，粘贴至第二表面103从而形成第一层105。该导电裸片附接膜的厚度可为，例如，但不限于，约15微米，约20微米，约25微米，约30微米。在本申请的部分实施例中，可通过任意合适的工艺在第二表面103上设置由任意合适的散热材料组成的第一层105。
如图2c所示，使用打线接合工艺将芯片10，例如，第一表面101上的相应电路与引脚12连接从而实现芯片10和引脚12之间的电连接配置。该引线14的材料为本领域中常见的引线材料。根据本申请的部分实施例，该引线14可为，例如，但不限于，金线。
如图2d所示，注塑形成封装壳体16以包覆芯片10、引脚12和引线14。该封装壳体16的材料为本领域常见的绝缘壳体的材料，例如，但不限于，树脂。该封装壳体16具有顶面161和与顶面161相对的底面163。
如图2e所示，移除胶膜20，以暴露出封装壳体16的底面163、第一层 105的底面105b和引脚12的底面123。封装壳体16的底面163、第一层105 的底面105b和引脚12的底面123实质上在同一平面上。可撕除胶膜20。或者，可针对胶膜的材料特征，选择合适的化学试剂蚀刻胶膜20，以完全移除胶膜20。或者，可通过研磨移除胶膜20。
接着，可选地，可将第二金属层18设置于多个引脚12的底面123上。第二金属层18可保护引脚12且进一步有助于集成电路封装体100散热、避免氧化和便于后续贴装。第二金属层18的材料可为任意合适的硬度高且散热性能好的金属材料。例如，第二金属层18的材料可选自锡、铜、银、金或钛等任何容易与引脚12键合的材料。
随后，可沿如图2e所示的线A-A切割封装壳体16以获得如图1所示的集成电路封装体100。
在本申请的部分实施例中，可在将第二金属层18设置于多个引脚12的底面123上之前，研磨封装壳体16的底面163、引脚12的底面123、第一层105的底面105b甚至研磨芯片10的第二表面103，以进一步减小引脚12 和芯片10的厚度。可选地，可研磨封装壳体16的顶面161以进一步减小封装壳体16的厚度以得到厚度更薄的集成电路封装体。
本申请实施例省略了现有技术中用于承载芯片10的芯片焊盘，通过将芯片10直接放置在胶膜20上，在注塑得到封装完好的集成电路封装体100 后，只需移除胶膜20便可直接得到厚度减小的集成电路封装体100。因此，本申请实施例提供的制造方法十分简单高效。并且，可预先设置芯片10具有第一层105，以使得集成电路封装体100具有更好的散热性能。此外，通过研磨引脚12的底面123和芯片10的第二表面103以及减少芯片焊盘的使用，可以使得集成电路封装体具有更小的厚度，且相较于传统集成电路封装体减少且缩短了散热路径，有效地提高了集成电路封装体100的散热性能。因而，本申请实施例可以使用简单高效的制程，得到厚度更小且散热性能更好的集成电路封装体100。
图3a-3f是根据本申请另一实施例制造集成电路封装体300的流程示意图。
如图3a所示，提供胶膜20。胶膜可包括粘结剂层，及位于粘结剂层两侧的聚酰亚胺薄膜(PI Film)和释放聚酯薄膜(Release PET Film)。粘结剂层的厚度可为约3微米到约12微米，例如，但不限于，约3微米，约5 微米，约7微米，约8微米，约10微米，约12微米。聚酰亚胺薄膜的厚度可为约23微米到约27微米，例如，但不限于，约23微米，约25微米，约 27微米。释放聚酯薄膜的厚度可为约36微米到约52微米，例如，但不限于，约36微米，约38微米，约50微米，约52微米。根据实际需要，可选择具有合适的厚度、硬度和黏合力等各方面性能的胶膜20，以使得胶膜20具有足够的稳定性和粘合力，以提供合适的支撑力以稳定地支持其上需要承载的各种元件且能够保护引脚12，此外还能够避免后续移除胶膜20的过程中出现任何非理想的，例如，但不限于，胶膜20与芯片10发生粘结使得芯片10 容易被撕扯等问题。
设置多个引脚12于胶膜20上。引脚12的数量可根据实际需要设置。每一引脚12具有顶面121和与顶面121相对的底面123。
如图3b所示，将芯片10设置于胶膜20上。根据本申请的实施例的芯片10可为任意类型的芯片、裸片、预封装芯片或其它任何形式的封装体等。该芯片10具有第一表面101和与第一表面101相对的第二表面103。第一表面101可为设有电路的一面。
如图3c所示，使用打线接合工艺将芯片10，例如，第一表面101上的相应电路，通过引线14连接至引脚12，从而实现芯片10与引脚12之间的电连接配置。该引线14的材料为本领域中常见的引线材料，例如根据本申请的部分实施例，该引线14可为金线。
如图3d所示，注塑形成封装壳体16以包覆芯片10、引脚12和引线14。该封装壳体16的材料为本领域常见的绝缘壳体的材料，例如，但不限于，树脂。该封装壳体16具有顶面161和与顶面161相对的底面163。
如图3e所示，移除胶膜20，以暴露出封装壳体16的底面163、第二表面103和引脚12的底面123。封装壳体16的底面163、第二表面103和引脚12的底面123实质上在同一平面上。可撕除胶膜20。或者，可针对胶膜的材料特征，选择合适的化学试剂蚀刻胶膜20，以完全移除胶膜20。或者，可通过研磨移除胶膜20。
接着，可选地，可研磨引脚12的底面123和芯片10的第二表面103以进一步减小引脚12和芯片10的厚度。可选地，可研磨封装壳体16的顶面 161以进一步减小封装壳体16的厚度以得到厚度更薄的集成电路封装体。
随后，可选地，可将第二金属层18设置于多个引脚12的底面123上。第二金属层18可保护引脚12且进一步有助于集成电路封装体100散热、避免氧化和便于后续贴装。第二金属层18的材料可为任意合适的硬度高且散热性能好的金属材料。例如，第二金属层18的材料可选自锡、铜、银、金或钛等任何容易与引脚12键合的材料。
可选地，可在第二表面103上设置第三金属层22。第三金属层22的材料可选自，例如，但不限于，锡、不锈钢、铜、银、金或钛等适合的散热材料。可采用溅射(sputter)工艺将第三金属层22设置于第二表面103上，采用该工艺可涂覆厚度为约2微米至约9微米的第三金属层22，例如，但不限于，约2微米，约5微米，约8微米，约9微米。或者，可采用喷涂(spraycoating)工艺将第三金属层22设置于第二表面103上，采用该工艺可涂覆厚度为约0.05微米至约0.4微米的第三金属层22，例如，但不限于，约0.05 微米，约0.2微米，约0.3微米，约0.4微米。在本申请的部分实施例中，可通过任意合适的工艺在第二表面103设置任意合适材料的第三金属层22。
接着，可沿如图3e所示的线B-B切割封装壳体16以获得如图3f所示的集成电路封装体300。
本申请实施例省略了现有技术中用于承载芯片10的芯片焊盘，通过将芯片10直接放置在胶膜20上，在注塑得到封装完好的集成电路封装体100 后，只需移除胶膜20便可直接得到厚度减小的集成电路封装体100。因此，本申请实施例提供的制造方法十分简单高效。并且，设置芯片10具有第三金属层22，以使得集成电路封装体100具有更好的散热性能。此外，通过研磨引脚12的底面123和芯片10的第二表面103以及减少芯片焊盘的使用，可以使得集成电路封装体具有更小的厚度，且相较于传统集成电路封装体体积减少且缩短了散热路径，有效地提高了集成电路封装体100的散热性能。因而，本申请实施例可以使用简单高效的制程，得到厚度更小且散热性能更好的集成电路封装体100。
本申请实施例的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本申请实施例的教示及揭示而作种种不背离本申请实施例精神的替换及修饰。因此，本申请实施例的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本申请实施例的替换及修饰，并为本专利申请权利要求书所涵盖。

Claims (3)

1.一种集成电路封装体，其特征在于，其包括：
芯片，其具有第一表面和与所述第一表面相对的第二表面，所述第二表面设置有第一层；
围绕所述芯片的多个引脚；
引线，其经配置以将所述芯片连接至所述引脚；及
封装壳体，其包覆所述芯片、所述引脚和所述引线，
其中所述封装壳体的底面与所述第一层的底面及所述多个引脚的底面实质上在同一平面上。
2.根据权利要求1所述的集成电路封装体，其特征在于，其中所述第一层的材料选自锡、不锈钢、铜、银、金或钛。
3.根据权利要求1所述的集成电路封装体，其特征在于，所述第一层的材料选自树脂。
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