CN210866153U - 集成电路封装体 - Google Patents

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Abstract

本申请实施例是关于集成电路封装体。根据本申请一实施例的集成电路封装体包括芯片、围绕芯片的多个引脚、引线及封装壳体。该引线经配置以将芯片连接至引脚。该封装壳体包覆芯片、引脚和引线。封装壳体的底面与芯片的底面及多个引脚的底面实质上在同一平面上。本申请实施例提供的集成电路封装体及其制造方法可以简单的制程和工艺获得厚度更小的集成电路封装体。

Description

集成电路封装体
技术领域
本申请实施例涉及半导体封装领域，特别是涉及集成电路封装体及其制造方法。
背景技术
因应电子产品小型化的趋势，集成电路封装体的尺寸也变的越来越小。例如，随着5G技术的飞速发展，需要厚度减薄的集成电路封装体来满足市场需要。而集成电路封装体的尺寸越小，对生产工艺的要求也越高。每一次产品尺寸的减小都需要解决相当多的技术问题。另一方面，不适当的生产工艺虽然可能实现集成电路封装体的小型化，但可能造成生产成本增加和/或质量下降等多方面的问题。
因此，对于如何获得厚度更小的集成电路封装体，是业内持续关注的技术问题。
实用新型内容
本申请实施例的目的之一在于提供集成电路封装体及其制造方法，其可以简单的制程和工艺获得厚度更小的集成电路封装体。
本申请的一实施例提供了一集成电路封装体，其包括芯片、围绕该芯片的多个引脚、引线及封装壳体。该引线经配置以将芯片连接至引脚。该封装壳体包覆芯片、引脚和引线。封装壳体的底面与芯片的底面及多个引脚的底面实质上在同一平面上。
在本申请的另一实施例中，该芯片的底面与多个引脚的底面中的至少一者上进一步设置金属层。在本申请的又一实施例中，设置于引脚的底面上的金属层的材料选自锡、铜、银、金或钛。在本申请的另一实施例中，芯片的厚度为约50微米至约100微米。
本申请的另一实施例提供了一集成电路封装体的制造方法，其包括：提供导线框架，该导线框架具有第一表面和与第一表面相对的第二表面。该导线框架包括自第一表面凹陷的至少一容纳槽及围绕容纳槽的多个引脚。该制造方法还包括：将芯片设置于容纳槽内，芯片具有顶面和与该顶面相对的底面；及研磨导线框架的第二表面以减少导线框架的厚度。
在本申请的另一实施例中，研磨导线框架的第二表面直到容纳槽的内表面被研磨以暴露出芯片的底面。在本申请的又一实施例中，研磨导线框架的第二表面和芯片的底面以减少导线框架和芯片的厚度。在本申请的另一实施例中，研磨后的芯片的厚度为50微米至100微米。在本申请的又一实施例中，其进一步包括在芯片的底面与研磨后的导线框架的第二表面中的至少一者上设置金属层。在本申请的另一实施例中，该金属层的材料选自锡、铜、银、金或钛。
本申请实施例提供的集成电路封装体及其制造方法可以获得厚度更小的集成电路封装体，以满足电子产品小型化的需要。此外，本申请实施例提供的集成电路封装体及其制造方法还具有制造工艺简单及生产效率高等优点。
附图说明
图1是根据本申请实施例一实施例的集成电路封装体的纵向剖面示意图
图2a-2f是根据本申请一实施例制造集成电路封装体的方法的相应步骤所得产品的示意图
具体实施方式
为更好的理解本申请实施例的精神，以下结合本申请的部分优选实施例对其作进一步说明。
本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。
在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本申请实施例以特定的方向建构或操作。
如本文中所使用，术语“约”、“大致”、“大体上”、“实质”及“相近”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同及“相近”。
再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
在本申请实施例中，除非经特别指定或限定之外，“设置”、“连接”、“耦合”、“固定”以及与其类似的用词在使用上是广泛地，而且本领域技术人员可根据具体的情况以理解上述的用词可以是，比如，固定连结、可拆式连结或集成连结；其也可以是机械式连结或电连结；其也可以是直接链接或通过中介结构的间接链接；也可以是两个组件的内部通讯。
图1是根据本申请一实施例的集成电路封装体100的纵向剖面示意图。
如图1所示，根据本申请一实施例的集成电路封装体100可以是QFN(Quad FlatNo-lead，方形扁平无引脚)封装体。该集成电路封装体100可包括：芯片10、引脚12、引线14和封装壳体16。
根据本申请的实施例的芯片10可为任意类型的芯片，例如裸片、预封装芯片或传感器等。根据本申请的一些实施例，该芯片10甚至可以是包括多个单一芯片的芯片单元。该芯片10具有顶面101和与顶面101相对的底面103，其中该顶面101是其上设有电路的一面。
该引脚12围绕芯片10设置。可根据实际需要设置引脚12的数量。每一引脚12具有顶面121和与顶面121相对的底面123。根据本申请的实施例的引脚12可来自于导线框架，容后叙。
该引线14通过打线接合工艺将芯片10，例如，顶面101上的相应电路与引脚12连接从而实现两者间的电连接配置。该引线14的材料为本领域中常见的引线材料，例如根据本申请的部分实施例，该引线14可为金线。
该封装壳体16包覆芯片10、引脚12和引线14。该封装壳体16的材料为本领域常见的绝缘壳体的材料，例如树脂。该封装壳体16具有顶面161和与顶面161相对的底面163。
根据本申请实施例，该集成电路封装体100的底部在注塑之后会经薄化处理，例如研磨处理，因而该封装壳体16的底面163与芯片10的底面103及多个引脚12的底面123实质上在同一平面上。而在薄化处理过程中，至少芯片10底部的承载座和引脚的一部分会磨掉，因而集成电路封装体的整体厚度会极大减小。该芯片10的厚度亦可较薄，例如依不同应用，芯片的最小厚度可低至约50微米至约100微米。当然，本申请的实施例也可适用于其它厚度的芯片10。
而在常见的封装制程中，晶圆先被整体研磨，然后被切割成单颗，再将切割后的单颗晶圆设置于封装基板或者导线框架之上进行后续封装处理。受制于晶圆整体研磨时的工艺要求，所形成的待封装的芯片的最小厚度受限于大约100至200微米。显然，与传统工艺相比，本申请实施例提供的集成电路封装体100实现了集成电路封装体100的在厚度减薄上的巨大进步。
在本申请的部分实施例中，该集成电路封装体100可进一步包括设置于芯片10的底面103上的第一金属层105，其可保护芯片10的底面103且便于芯片101散热。第一金属层105的材料可为任意合适的散热金属材料。在本申请的部分实施例中，该集成电路封装体100可进一步包括设置于多个引脚12的底面123上的第二金属层125，其可以保护引脚12且同时有助于集成电路封装体100散热。同样，第二金属层125的材料可为任意合适的硬度高且散热性能好的金属材料。例如，第二金属层125的材料可选自锡、铜、银、金或钛等任何容易与引脚12键合的材料。
本申请实施例提供的集成电路封装体100可省略现有技术中的基于引线框架的封装结构的框架厚度，且还可进一步减少芯片10的厚度。因而，本本申请实施例提供的集成电路封装体100实现了集成电路封装体在厚度减薄上的巨大进步，满足了5G技术等对更加轻薄的集成电路封装体的要求。
图2a-2e是根据本申请一实施例制造集成电路封装体的方法的相应步骤所得产品的示意图，该集成电路封装体100可以是图1所示的集成电路封装体100或是根据本申请其它实施例的集成电路封装体。
如图2a所示，提供导线框架18。该导线框架18具有第一表面181和与第一表面181相对的第二表面183。该导线框架18包括自第一表面181凹陷的至少一容纳槽185及围绕容纳槽185的多个引脚12。引脚12的数量可根据实际需要设置。
第一表面181上可设置有金属层181a，第二表面183上可设置有金属层183a。在本申请的部分实施例中，可根据实际需要选择不设置金属层181a和金属层183a。
接着，将芯片10设置于容纳槽185的内表面185a上。根据本申请的实施例的芯片10可为任意类型的芯片，例如裸片、预封装芯片或传感器等。根据本申请的一些实施例，该芯片10甚至可以是包括多个单一芯片的芯片单元。该芯片10具有顶面101和与顶面101相对的底面103，其中该顶面101是其上设有电路的一面。可通过胶体105将芯片10设置于容纳槽185的内表面185a上。在本申请的其它实施例中，可通过其它任意合适的方式将芯片10设置于容纳槽185的内表面185a上。
如图2b所示，使用打线接合工艺将芯片10，例如，顶面101上的相应电路，通过引线14连接至引脚12上的金属层181a，从而实现芯片10与引脚12之间的电连接配置。该引线14的材料为本领域中常见的引线材料，例如根据本申请的部分实施例，该引线14可为金线。
如图2c所示，注塑形成封装壳体16以包覆芯片10、引脚12和引线14。该封装壳体16的材料为本领域常见的绝缘壳体的材料，例如树脂。该封装壳体16具有顶面161和与顶面161相对的底面163。
如图2d所示，蚀刻导线框架18以使得导线框架18形成彼此分离的多个引脚12和芯片承载座187，且彼此分离的多个引脚12和芯片承载座187之间被封装壳体16隔离开。彼此分离的引脚12围绕芯片10设置。金属层183a在蚀刻时可防止被金属层183a所覆盖的导线框架18的部分被蚀刻。
如图2e所示，研磨导线框架18的第二表面183以减少导线框架18的厚度。在图2e所示的实施例中，当研磨导线框架18的第二表面183直到容纳槽185的内表面185a被研磨以暴露出胶体105的底面后，即，研磨掉芯片承载座187后，继续研磨直到暴露出芯片10的底面103。接着，继续研磨芯片10的底面103和导线框架18的引脚12至图2e中的虚线A-A所示的位置以实现所需要的集成电路封装体100的厚度。
在本申请的部分实施例中，可仅研磨导线框架18的第二表面183而不研磨掉全部的芯片承载座187，以达到所需要的集成电路封装体100的厚度。
在本申请的部分实施例中，可研磨导线框架18的第二表面183直到芯片承载座187全部被研磨掉以暴露出芯片10的底面103，以获得所需要的集成电路封装体100的厚度。
在本申请的部分实施例中，可研磨导线框架18的第二表面103和芯片10的底面103以减少导线框架18和芯片10的厚度，直至获得所需要的集成电路封装体100的厚度。
如图2f所示，在研磨结束之后,得到如图2f所示的集成电路封装体100。根据本申请一实施例的集成电路封装体100可以是QFN(Quad Flat No-lead，方形扁平无引脚)封装体。所得到的集成电路封装体100的每一引脚12具有顶面121和与顶面121相对的底面123。并且，封装壳体16的底面163与芯片10的底面103及多个引脚12的底面123实质上在同一平面上。由于在薄化处理过程中，芯片10底部的承载座和引脚的一部分会磨掉，因而集成电路封装体的整体厚度会极大减小。该芯片10的厚度亦可较薄，例如依不同应用，芯片的最小厚度可低至约50微米至约100微米。当然，本申请的实施例也可适用于其它厚度的芯片10。
接着，如图1所示，可使用本领域常见的工艺在芯片10的底面103上设置第一金属层105，其可保护芯片10的底面103且便于芯片101散热。第一金属层105的材料可为任意合适的散热金属材料。
接着，如图1所示，可使用本领域常见的工艺在多个引脚12的底面123上设置第二金属层125，其可以保护引脚12且同时有助于集成电路封装体100散热。同样，第二金属层125的材料可为任意合适的硬度高且散热性能好的金属材料。例如，第二金属层125的材料可选自锡、铜、银、金或钛等任何容易与引脚12键合的材料。
传统的基于导线框架的集成电路封装体，由于芯片的承载座与导线框架的引脚位于同一平面，为保证集成电路封装体仍有引脚，芯片本身可被研磨掉的厚度基本为零。
然而，本申请实施例通过在芯片封装完成之后，对集成电路封装体100进行薄化处理，至少芯片10底部的承载座和引脚的一部分会磨掉，在引线14的高度及引线14的最高点至封装壳体16的顶面161的高度不变的情况下，本申请实施例实现了集成电路封装体100厚度的大幅度减少。并且，本申请实施例的制造集成电路封装体100的方法具有制造工艺简单、制造成本低及生产效率高等诸多优点。
本申请实施例的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本申请实施例的教示及揭示而作种种不背离本申请实施例精神的替换及修饰。因此，本申请实施例的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本申请实施例的替换及修饰，并为本专利申请权利要求书所涵盖。

Claims (4)

1.一种集成电路封装体，其特征在于，其包括：
芯片；
围绕所述芯片的多个引脚；
引线，其经配置以将所述芯片连接至所述引脚；及
封装壳体，包覆所述芯片、所述引脚和所述引线，
其中所述封装壳体的底面与所述芯片的底面及所述多个引脚的底面实质上在同一平面上。
2.根据权利要求1所述的集成电路封装体，其特征在于，所述芯片的底面与所述多个引脚的底面中的至少一者上进一步设置金属层。
3.根据权利要求2所述的集成电路封装体，其特征在于，设置于所述引脚的底面上的所述金属层的材料选自锡、铜、银、金或钛。
4.根据权利要求1所述的集成电路封装体，其特征在于，所述芯片的厚度为50微米至100微米。
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