KR20010072455A

KR20010072455A - 디지털 자동 이득 제어

Info

Publication number: KR20010072455A
Application number: KR1020017001865A
Authority: KR
Inventors: 듀마스제롬
Original assignee: 페레고스 조지, 마이크 로스; 아트멜 코포레이숀
Priority date: 1999-06-14
Filing date: 1999-08-31
Publication date: 2001-07-31
Also published as: NO20010753L; NO20010753D0; HK1036889A1; CN1140963C; CN1312971A; EP1110307A1; JP2003502897A; TW441168B; CA2337379A1; EP1110307A4; MY133919A; US6122331A; WO2000077924A1

Abstract

자동 이득 조정(AGC) 회로(13)는 바람직한 천이 영역(63)을 포함한다. 이득 교정 유닛(23)은 AGC의 출력을 모니터하는 궤환 시스템으로부터 입력되는 감쇠 명령 및 증폭 명령에 응답한다. 궤환 시스템은 이득 교정 유닛(23)에 보낸 감쇠 및 증폭 명령의 지연을 각각 조정할 수 있다. 부가적으로, 본 AGC는 또한 피드포워드 시스템을 구성하기 위해 AGC(13)에 인가되는 입력 신호를 모니터하는 천이 영역 검출기(25)를 구비한다. 천이 영역 검출기(25)는 이득 교정 유닛(23)이 감쇠 또는 증폭 명령에 응답하는 것을 선택적으로 허락하기 위한 제어 출력을 생성한다. 입력 신호의 크기가 미리 결정된 값보다 크다면, 이득 교정 유닛이 이득을 변경하는 것을 방지하기 위해 제어 입력에 디스에이블 신호를 위치시킬 수 있다. 그러나, 입력 신호의 크기가 오랜 시간 동안 미리 결정된 값보다 큰 값에 머무른다면, 타이머(50)는 천이 영역 검출기(25)를 무시하고, 이득을 조정하기 위해 이득 교정 유닛(23)을 인에이블한다.

Description

디지털 자동 이득 제어{DIGITAL AUTOMATIC GAIN CONTROL}

자동 이득 제어(AGC) 회로는 수신기의 이득 또는 증폭을 변화시켜서 수신기의 입력의 크기에 상관없이 수신기의 출력을 바라는 세기의 레벨로 유지한다. 효과에 있어서, AGC는 입력 신호 레벨에 거의 의존하지 않는 최적의 신호 대 잡음비를 얻기 위한 바람직한 임계값 주변의 조정된 출력을 생성한다.

AGC 회로는 음향, 영상 및 그 밖의 멀티미디어 응용에 일상적으로 사용된다. 예컨대, 다중 채널 수신기는 이상적인 입력 범위 내에서 최적의 성능을 발휘하도록 설계되는 것이 보통이지만, 채널의 입력 강도는 채널마다 변할 가망이 있다. AGC는 다중 채널 수신기의 입력부 및 수신기의 내부 회로 사이에 삽입되며, 채널마다의 신호 강도 변화의 크기를 줄일 수 있으며, 보다 안정된 신호 강도를 수신기의 내부 회로에 제공할 수 있다. AGC 회로는 또한 증폭기 입력 강도에서 실질적으로 독립된 출력 전력을 요구하는 음향 증폭기에 폭넓게 사용된다. 이러한 음향 증폭기는 예컨대, 딕터폰(dictaphone) 및 코덱(codec)에 사용된다. 만일 상기 딕터폰 및 코덱의음향 증폭기의 출력이 마이크로폰으로 말하는 사람의 음의 크기에 의해 크게 영향을 받지 않는다면 딕터폰 및 코덱은 잘 실행된다.

그래서, AGC 회로는 바람직한 동작 영역을 유지하기 위해 입력되는 신호의 강도를 조정하며, 이로써, 보다 안정된 출력의 특성을 생성한다. 통상적으로, AGC 회로는 입력 신호의 영역을 제한함으로써 이를 행한다. 이것은 입력 신호의 가장 높은 진폭 성분의 세기를 감소시키고, 입력 신호의 약한 진폭 성분의 세기를 증가시킴으로써 실행된다. 바란다면, AGC는 또한 입력 신호의 높은 진폭 성분을 강조하고 낮은 진폭 성분을 깍아냄으로써 입력의 확장에 사용될 수 있다.

통상의 자동 이득 제어 회로(8)의 일반적인 블록도를 도 1에 도시한다. 입력 신호(Sin)는 이득 교정 유닛(12)에 인가되며, 이득 교정 유닛은 입력 신호의 이득을 증폭 또는 감쇠하여 조정하며, 특정 전력 영역 내에서 출력 신호(Sout)를 생성한다. 이득 교정 유닛(12)은 평가 유닛(10)을 구성하는 궤환 시스템에 의해 생성된 제어 입력(CNTR)에 응답하여 이득을 조정한다. 평가 유닛(10)은 그 다음 출력 신호(Sout)의 세기 측정값을 기준 임계 전압과 비교하고, 임계 전압에 의해 지시된 세기 레벨 내에서 출력 신호(Sout)를 유지하기 적절하도록 이득 교정 유닛(10)의 이득을 조정한다. 평가 유닛(10)은 통상적으로 정류기(14), AC-DC 컨버터(16) 및 비교기(18)로 구성된다. 출력 신호(Sout)는 음의 성분을 제거하는 정류기(14)에 인가되며, 정류기에 의하여 출력 신호(Sout)의 처리가 더 촉진된다. 정류기(14)의 출력은 AC-DC 컨버터(16)에 인가되며, AC-DC 컨버터(16)는 "어텍 타임" 즉, 이득 교정 유닛(12)의 이득을 변경하기 전의 대기 기간을 설정하는 일정한 지연 구성요소로서도 또한 제공된다. AC-DC 컨버터(16)는 출력 신호(Sout)의 피크 진폭을 추적함으로써 출력 신호(Sout) 세기의 측정값을 얻으며, "어택 타임"은 발진을 감소 시키기 위해 AGC(8)의 응답 시간을 늦춘다. 이득 교정 유닛(12)이 출력 신호(Sout)의 변화에 즉시 응답한다면, 그 후 출력 신호(Sout) 내의 약간의 스파이크(spike)는 AGC(8)가 이득 교정 유닛(12)의 이득을 계속해서 증가 및 감소하게 할 수 있다. 어택 타임에 부가하여, 어택 타임은 통상적으로 1 밀리초에서 2 밀리초로 설정되며, 비교기(18)에는 발진을 더 감소시키는 소정 크기의 히스테리시스가 주어진다.

비교기(18)는 AC-DC 컨버터(16)로부터의 출력을 수신하며, 또한 기준 임계 전압을 수신한다. 비교기의 히스테리시스 레벨을 넘는 양에 의해 AC-DC 컨버터(16)로부터의 출력이 기준 임계 전압으로부터 멀리 드리프트하는 경우 외에는 비교기(18)는 이득 교정 유닛(12)의 이득을 변경하지 않는다. 통상적인 자동 이득 제어(8)는 일반적으로 임계전압 위의 5 dB 에서 10 dB 의 영역을 갖는다.

그러나, 이 회로는 약간의 제한을 갖는다. 그 하나는, 이 회로는 여러 응용을 위해 "어택 타임"을 설정하는데 있어서 많은 유연성을 제공하지 못한다. 부가적으로, 통상적인 AGC는 출력 신호의 피크 크기를 모니터함으로써 출력 신호(Sout)의 세기를 추적하므로, 통상적인 AGC는 여전히 출력 신호(Sout) 내의 일시적인 스파이크 및 순간적인 강하(dip)에 응답하는 경향이 있으며, "어택 타임" 지연 및 비교기의 히스테리시스에도 불구하고 전체 출력의 질을 떨어뜨린다.

마지막으로, AGC(8)는 어떤 상황에서는 출력 신호(Sout)의 품질을 실제적으로 감소시킬 수 있다. 예컨대, 출력 신호(Sout)가 도시되지 않은 스피커 출력부에서 들리는 동안, 입력 신호(Sin)의 진폭이 갑작스럽게 증가하거나 감소하면, AGC(8)의 교정 작용은 출력 신호(Sout)의 대응하는 갑작스런 변동을 초래할 것이다. 이득에 있어서의 갑작스런 변동은 스피커 출력부에서의 주목할만한 "파열음(clap)"의 원인이 될 가망이 있다. 이것은 전체 시스템의 음향의 질을 감소시킨다.

본 발명의 목적은 이득 증가 명령 및 이득 감소 명령의 적용을 위해 고정된 지연을 갖지 않는 AGC를 제공하는 것이다.

본 발명의 다른 목적은 AGC의 입력 신호 내의 짧은 스파이크에 응답하지 않는 AGC를 제공하는 것이다.

본 발명의 또다른 목적은 AGC의 출력부에서 주목할만한 파열음의 크기를 줄이는 AGC를 제공하는 것이다.

본 발명은 미리 결정된 범위 내의 전력 레벨을 갖는 출력을 생성할 목적으로 입력 신호의 진폭을 조정하기 위해 사용되는 자동 이득 제어 회로의 형태에 관한 것이다.

도 1은 종래의 자동 이득 제어 회로의 블록도.

도 2는 본 발명에 따르는 자동 이득 제어 회로의 블록도.

도 3은 스피커 출력부에서 파열음 효과를 초래하는 "증폭" 명령의 적용을 도시한 그래프.

도 4는 스피커 출력부에서 파열음 효과를 회피하는 "증폭" 명령의 적용을 도시한 그래프.

도 5는 도 2의 블록도의 디지털 실행의 표현을 묘사하는 도면.

도 6은 도 5에 도시한 천이 영역 검출기의 내부를 도시한 도면.

도 7은 도 5에 도시한 평가 유닛의 내부를 도시한 도면.

도 8은 도 5에 도시한 이득 교정 유닛의 내부를 도시한 도면.

도 9는 신호의 진폭 이득과 전력 이득 사이의 상관 관계를 도시한 그래프.

상술한 목적은 이득의 변경이 필요할 때를 검출하는 것뿐만 아니라 AGC가 이득을 변경하는 동안의 최적의 시간을 결정하는 것에도 적합한 자동 이득 제어 회로(AGC)를 충족시킨다.

AGC의 종래 기술에 있어서, 입력의 순간 전력이 소정의 최소값 이하로 떨어지면, 가변 증폭기는 즉각적인(또는 일정한 "어택 타임"으로 지연된) "이득 증가" 명령을 수신할 것이다. 이와 유사하게, 순간 전력이 소정의 최대값 이상으로 상승하면, 가변 증폭기는 즉각적인(또는 일정한 "어택 타임"으로 지연된) "이득 감소" 명령을 수신할 것이다. 본 발명은 부가적인 기준을 충족하지 않는한 가변 증폭기가이득의 "증가" 또는 "감소" 명령을 수신하지 않는 종래 기술에서 일탈하지 않는다.

본 발명에 있어서, 입력 신호는 "이득 증가" 명령 및 "이득 감소" 명령에 응답하여 가변 증폭기에 인가된다. 본 발명의 AGC는 프로그램 가능한 크기의 시간에 걸쳐 가변 증폭기로부터의 정류된 출력 신호의 평균 전력을 모니터한다. 그래서, 본 발명에 따른 AGC는 입력 신호의 전력 레벨에 있어서 순간적으로 변화될 가능성이 없다. 또한 본 발명의 가변 증폭기는 2개의 부가적 조건 중의 하나가 만족되지 않는한 이득을 변경하지 않는다. 본 발명의 이득의 "증가" 및 "감소" 명령은 유사하게 제어되며, 간결하게 하기 위해 이득 "증가" 명령만을 설명한다. 유사한 기능 설명은 다른 방법으로 언급되지 않는 한 "이득 감소" 명령에도 적용될 수 있다는 것을 이해할 수 있을 것이다.

본 가변 증폭기의 이득을 변경하기 위해 요구되는 제1 조건은 가변 증폭기의 출력부의 어떠한 주목할만한 "파열음"도 막을 수 있도록 설계되는 것이다. 예컨대, 가변 증폭기의 출력이 스피커 출력부에서 들을 수 있을 만큼 충분히 높은 전압일 때, AGC로부터의 출력이 스피커에 인가되고 "이득 증가" 명령이 실행된다면, "이득 증가" 명령은 들을 수 있는 "파열음"을 초래하는 가변 증폭기 이득의 뜻밖의 증가의 원인이 될 수 있다. 이 효과를 최소화하기 위해, 두 조건 중의 제1 조건은 가변 증폭기에 입력되는 입력 신호가 소정의 낮은 크기의 범위 내로 떨어질 때까지 "이득 증가" 명령을 기다리는 것을 요구한다. 입력 신호는 양 또는 음의 신호일 수 있으므로, 이 소정의 낮은 크기는 "바람직한 이득 천이 영역"으로 간주할 수 있는 실제적으로 기준 접지 주변의 플러스 또는 마이너스 영역이다.

상기 "바람직한 이득 천이 영역"은 기준 접지에 충분히 가깝게 선택될 수 있어서, 가변 증폭기 이득의 뜻밖의 증가(또는 감소)는 스피커 출력부에서 주목할 만한 "파열음"을 발생시키지 않는다. 그러나, 이 제1 조건은 입력 신호가 연장된 시간 기간 동안 "바람직한 이득 천이 영역"을 넘어서 머무르는 경우 무엇을 해야할 지의 문제를 제기한다. 그래서 증가 (또는 감소) 명령을 수신하기 위한 제1 기준을 충족하지 않는다.

본 가변 증폭기가 이득 증가(또는 감소) 명령에 응답할 수 있는 상황하에서 제2 기준은 이 문제를 제기한다. 본 발명은 타이머를 구비한다. "바람직한 이득 천이 영역" 안으로 이동하는 입력 신호 없이 미리 결정된 크기의 시간이 경과되면, 타이머는 주목할 만한 "파열음"을 초래할지 아닐지에 개의치 않고 "이득 증가" 명령을 무시할 것이다. 본 바람직한 실시예에 있어서, 본 발명의 AGC는 "이득 증가(또는 감소)" 명령을 무시하는 것을 명령하기 전에 "바람직한 이득 천이 영역" 안으로 이동하는 입력 신호를 0.1초 기다린다.

구조상으로, 가변 증폭기의 출력은 정류되고 적분기에 인가된다. 정류된 출력이 적분되는 사이의 시간의 크기는 실질적으로 제1 레지스터를 통해 제어되는 "어택 타임"과 같다. 출력 신호를 적분함으로써, 본 AGC는 선택된 "어택 타임"을 통하여 출력 신호의 평균 전력의 측정값을 얻는다. 적분기의 출력은 바람직하게 1 dB 의 히스테리시스를 갖는 비교기에 인가된다. 비교기는 적분기의 출력을 바람직한 활성 전력 영역을 효과적으로 설정하는 전력 기준 신호와 비교한다. 이 전력 기준 신호는 유용한 값을 갖고있는 롬으로부터 선택된다. 비교기의 출력부는 가변 증폭기가 "이득 증가(또는 감소)" 명령을 수신하는 때를 제어하는 제1 논리 박스(시간 제어기)에 접속된다.

본 AGC는 또한 AGC의 가변 증폭기로 입력되는 입력 신호를 모니터한다. AGC의 가변 증폭기로 입력되는 입력 신호가 공인된 "바람직한 이득 천이 영역" 내에 있다면, 적분기의 출력과 기준 전력 신호의 비교 후 제1 지연 시간에 상기 제1 논리 박스는 "이득 증가" 명령을 가변 증폭기에 인가할 것이다. 이와 유사하게, 제1 논리 박스는 적분기의 출력과 기준 전력 신호의 비교 후 제2 지연 시간에 "이득 감소" 명령을 가변 증폭기에 인가할 것이다. 제1 및 제2 지연 시간은 각 레지스터에 저장되며, 어택 타임은 바람직하게 제2 지연 시간과 같다.

제1 논리 박스는 또한 이것이 가변 증폭기의 이득의 변화의 원인이 될 수 있을 때를 알리는 인에이블 신호를 수신한다. 다시 말해서, 비교기로부터의 출력은 인에이블 신호가 작용되지 않는 한 (제1 및 제2 지연 시간의 경과 후 일지라도) 가변 증폭기에 전송되지 않을 것이다. 가변 증폭기로 입력되는 입력 신호가 "바람직한 이득 천이 영역" 내에 있지 않는 한 또는 제1 논리 블록이 비교기로부터의 이득 변경 명령을 수신한 이후 0.1초가 경과되지 않는 한 인에이블 신호는 작용되지 않는다.

그러므로, 본 가변 증폭기로의 입력은 또한 출력부가 제2 비교기에 접속된 제2 정류기를 포함하는 피드포워드 시스템에도 인가된다. 제2 비교기는 본 가변 증폭기로의 입력을 세기 기준 신호와 비교한다. 세기 기준 신호의 크기는 제2 롬으로부터 선택되며, "바람직한 이득 천이 영역"을 설정한다. 상기 제2 비교기로부터의출력은 0.1초 타이머를 구비하는 제2 논리 박스에 인가되며, 상기 0.1초 타이머는 제1 논리 박스에 인가되는 인에이블 신호의 작용을 제어한다. 입력 신호가 "바람직한 이득 천이 영역" 내에 있음을 제2 비교기가 나타내거나 또는 제1 논리 박스가 비교기로부터의 이득 변경 명령을 수신한 이후 0.1초가 경과된 경우를 나타내면 제2 논리 박스는 인에이블 신호를 작용시킨다.

본 가변 증폭기는 입력 신호의 크기를 증가 하거나 또는 감소하는 특정 계수로써 입력 신호를 증배하는 근본적으로 배율기이다. 이를 성취하기 위해, 가변 증폭기는 바람직하게 디지털이며, 계수는 롬으로부터 선택된다. 계수는 1 보다 적다. 입력 신호가 감쇠되면, 그 후 입력 신호는 적절한 계수에 의해 즉시 증배된다. 입력 신호가 증폭되면, 그 후 입력 신호는 우선 적절한 계수에 의해 증배되고, 그 결과는 원래 입력 신호에 더해진다. 이러한 방법으로, 입력 신호는 항상 양의 계수에 의해 증배되고, 본 배율기는 두 개의 표시된 수를 증배하는 배율기보다 더 작은 개수의 논리 게이트를 사용하여 최적화 될 수 있다.

도 2는 본 발명에 따르는 AGC(13)의 블록 구조를 도시한다. 위에서 규정된 바와 같이, 도 1의 종래 기술 AGC(8)는 AGC(8)의 출력 신호(Sout)를 모니터하는 궤환 시스템 내의 평가 유닛(10)을 특징으로 한다. 이에 비교하여, 도 2의 AGC(13)는 AGC(13)의 출력 신호(AGCout)를 모니터하는 궤환 회로 내의 평가 회로(27) 뿐만 아니라, AGC(13)의 입력 신호(AGCin)를 모니터하는 피드포워드 회로(25)도 특징으로 한다.

선(21) 상의 입력 신호(AGCin)는 증폭기 및 감쇠기를 구비하는 이득 교정 유닛(23)에 인가된다. 이득 교정 유닛(23)은 두 개의 제어 신호(41 및 43)에 반응한다. 제어 신호(43)는 입력 신호(AGCin)가 증폭될지 또는 감쇠될지를 나타내는 이득 변경 신호이다. 제어 신호(41)는 이득 교정 유닛(23)이 제어 신호(43)에 응답할 수 있을 때를 나타내는 수정 제어 신호이다. 종래 기술과 달리, 이득 교정 유닛(23)은 이득 변경 제어 입력(43) 상의 변경에 즉시 응답하지 않으나, 오히려 제어 신호(43) 상의 증폭 또는 감쇠 명령에 응답할 수 있음을 나타내는 수정 제어 신호(41)를 기다려야만 한다.

이득 교정 유닛(23)이 이득 변경 신호(43) 상의 증폭/감쇠 신호에 응답할 수 있을 때의 제어는 바람직한 천이 영역의 설정을 고려한다. 바람직하게는, 이득 교정 유닛(23)은 입력 신호(AGCin)가 바람직한 천이 영역에 있지 않는 한 이득을 변경하지 않는다. 바람직한 천이 영역을 유지함으로써, 상술한 많은 바람직하지 않은 "파열음" 효과를 최소화할 수 있으며, AGC(13)의 전체 출력의 질을 개선할 수 있다.

도 3을 참조하면, "파열음" 효과의 그래프 표현을 도시하고 있다. 곡선(60)은 바람직한 천이 영역 밖에서의 AGCout 대 시간의 관계를 표현한다. 본 예에서, 가청 음조를 생성하는 스피커에 AGCout이 인가되는 것으로 가정한다. 곡선(60)이 선(61)에 대하여 위로 향하여 경사진 것을 도시한다. 선(61)에서, 도 2의 이득 교정 유닛(23)은 선(43) 상의 "증폭 이득" 명령을 수신한다. 만일 이득 교정 유닛(23)이 바람직한 천이 영역을 갖지 않는다면, "증폭 이득" 명령에 즉시 응답할 것이며, AGCout의 진폭을 한 단계 증가시킨다. 본 예에 있어서, 이득 교정 유닛(23)은 AGCout을 0.5 dB 간격 만큼 증가시킨다. AGCout은 높고 들을 수 있는 크기를 가질 때 변경될 수 있으므로, 진폭의 갑작스런 증가는 스피커 출력부의 음조의 들을 수 있는 돌연 적인 변화 또는 "파열음"의 결과를 발생시킨다. 이러한 돌연 적인 변화 또는 "파열음"은 AGCout의 전체적인 출력의 질을 감소시킨다.

도 4를 참조하면, 곡선(62)은 바람직한 천이 영역(63)을 시행시킨 AGCout 대 시간의 표현이다. 이 예에서, AGCout은 가청 음조를 생성하는 스피커에 인가되는 것으로 다시 간주된다. 곡선(62)이 선(61)에 대하여 위로 향하여 경사진 것을 도시한다. 또한, 선(61)은 도 2의 이득 교정 유닛(23)이 선(43) 상의 "증폭 이득" 명령을 수신한 때를 나타낸다. 그러나, 본 예가 바람직한 천이 영역(63)을 가지므로, 입력 신호(AGCin)가 바람직한 천이 영역 내에 있을 때까지 수정 제어 입력(41)은 "수정 금지" 명령을 이득 교정 유닛에 보내며, AGCout이 선(65)에 도달한다. 선(65)에서, 선(43) 상의 "이득 증가" 명령에 응답하는 것을 허용하는 이득 교정 유닛(23)에 수정 제어 신호(41)는 "수정 승인(OK to modify)" 신호를 보내며, 바람직한 0.5 dB 단계에 의해 AGCout을 증가한다. 천이 영역(63)은 바람직하게 접지 근처에서 선택되며, 갑작스런 이득 변경이 스피커 출력부에서 들을 수 있을 정도로 주목할 만하지 않은 영역이 주어진다. 이득 증가 단계가 선(65)에 인가될 때, AGCout은 들을 수 없는 낮은 크기에 있으므로, 진폭의 갑작스런 0.5 dB 증가는 스피커 출력부에서 가청 음조 변화 또는 파열음의 결과를 가져오지 않는다. AGCout의 전체 출력의 질은 이로써 개선된다.

도 2로 되돌아가서, AGCin 및 AGCout 모두에 응답하여 제어 신호 발생기(31)에 의해 생성되는 제어 선(43 및 41)을 도시한다. AGCin이 바람직한 천이 영역 내에 있을 때를 결정하기 위해, AGCin은 천이 영역 검출기(25)에 인가된다. 천이 영역 검출기(25)는 기본적으로 AGCin이 바람직한 천이 영역 경계 내에 있을 때를 결정하는 비교기로서 작용하며, 선택적인 타이머 무시 제어(50)에 결합되는 선(34) 상에 출력부가 위치한다. 타이머 무시 제어(50)가 사용되지 않는다면, 천이 영역 검출기(25)로부터의 출력은 제어 신호 발생기(31)에 직접적으로 인가될 수 있다.

선택적인 타이머 무시 제어(50)는 과도한 지연을 인가할 수 있는 조건을 방지하거나, 또는 이득 교정 유닛(23)에의 수정 제어 입력(41)의 적용을 완전히 막는다. 근본적으로, 수정 제어 입력(41)은 AGCin이 바람직한 천이 영역 내에 있음을 나타내기 위해 선(34)을 항상 기다려야만하며, 그 후 불합리하게 긴 시간동안 바람직한 천이 영역의 외부에 남아있을 때 상황이 일어날 수 있다. 이것은 이득 교정 유닛(23)이 제어선(43) 상의 이득 변경 명령에 응답하는 것을 시기에 알맞은 방법으로 막을 수 있다.

그러므로, 타이머 무시 제어(50)는 바람직하게 0.1 내지 0.2초의 내부 시간 기록 수단을 리셋하며, 모든 시간 평가 유닛(27) 및 지연 발생기(28)는 선(38) 상의 새로운 증가 또는 감소 명령을 제어 신호 발생기(31)에 보낸다. 현재 바람직한 실시예에 있어서, 지연 발생기(28)는 타이머 무시 제어(50) 및 제어 신호 발생기에 결합되어 선(38)이 새로운 증가 및 감소 명령을 갖을 때를 나타내는 출력선(40)을 갖는다.

타이머 무시 제어(50)는 AGCin이 바람직한 천이 영역에 있음을 선(34)이 나타낼 때마다 또는 새로운 증가/감소 명령이 선(38)에 있는 것을 선(40)이 나타내는 때 내부 시간 기록 수단을 바람직하게 리셋한다. 그래서, 타이머 무시 제어(50) 내의 시간 기록 수단이 AGCin이 바람직한 천이 영역에 들어가기 전에 종료된다면, 타이머 무시 제어(50)는 수정 제어선(41)에 작용하는 제어 신호 발생기(31)를 인에이블할 수 있다. 이것은 이득 교정 유닛(23)이 증폭 및 감쇠 명령 제어선(43)에 응답하게 한다. 다시 말해서, 타이머 무시 제어(50)는 AGCout의 이득 변경 적용 전에, 도 4에 도시한 강제 대기 단계의 길이 상의 한계에 위치한다.

본 발명의 궤환부는 평가 유닛(27)에 이득 교정 유닛(23)의 출력(AGCout)을 결합함으로써 통상적인 방법으로 개시한다. 바람직한 실시예에 있어서, 평가 유닛(27)은 AGCout의 진폭을 단순 기준 신호와 직접적으로 비교하지 않는다. 오히려, 본 발명은 소정의 시간 기간에 걸쳐 AGCout의 신호 강도의 측정치를 임계 선택 신호와 비교한다. 평가 유닛(27) 내부에, AGCout은 먼저 정류되고, 미리 결정된 시간의 기간 동안 적분기에 인가된다. 적분기의 결과는 AGCout의 신호 강도의 측정치이며, 이 강도 측정치는 임계 신호와 비교된다. AGCout의 순간적인 진폭을 비교하는 대신 기준 임계값에 AGCout의 정류된 적분 합을 비교함으로써, 본 발명은 AGCout의 신호 자체가 아닌 신호 엔벌롭프(signal envelope)를 모니터한다. 이는 본 발명이 AGCout의 순간적인 변화에 응답하지 못하게 하며, AGCout의 신호 강도의 실제적인 변화에만 응답하게 한다. 부가적으로, 본 발명은 더 충분히 후술되는 바와 같이 전문적인 응용을 위한 신호 엔벌롭프의 형태를 수정할 수 있다.

부가적으로, 종래 기술과 달리, 어택 타임, 즉 평가 유닛(27)로부터 이득 교정 유닛(23)으로 증폭 및 감쇠 신호를 전송하기 전의 지연 시간은 일정하지 않다. 오히려, 평가 유닛(27)은 출력(36)을 지연 발생기(28)에 인가하며, 지연 발생기(28)는 선(38)에 출력을 전송하기 전에 선(36)에 적절한 지연을 부가한다.

지연 발생기(28)는 증폭 지연 신호를 수신하며, 이 증폭 지연 신호는 증가/감소 신호(38)에 전송되기 전에 평가 유닛(27)으로부터 오는 증폭 명령 상에 위치하여 지연의 크기를 결정한다. 이와 유사하게, 지연 발생기(28)는 또한 감쇠 지연 신호를 수신하며, 이 감쇠 지연 신호는 증가/감소 신호(38)에 전송되기 전에 평가유닛(27)으로부터 오는 감쇠 명령 상에 위치하여 지연의 크기를 결정한다. 그래서, 본 발명의 AGC(13)은 증폭 및 감쇠 명령 모두를 위한 일정한 "어택 타임"을 갖지 않는다. 오히려, 본 발명은 다른 지연 시간을 특정 응용에 요구되는 바와 같은 "증폭" 및 "감쇠" 명령에 각각 할당할 수 있다.

AGCout의 적분 신호 강도에 응답하는 평가 유닛(27)의 능력과 협력하는 이러한 조정 가능한 지연은, 본 발명이 신호 자체 대신 입력 신호의 신호 엔벌롭프를 수정하게 한다. "증폭" 및 "감쇠" 명령에 부가된 지연 기간을 조정함으로써, 본 AGC(13)는 신호 엔벌롭프를 수정할 수 있으며, 진행하고 있는 그 자체는 특정 형태의 입력에 순응한다. 예컨대, 44.1 KHz에서 샘플링된 음향 신호는 8 KHz에서 샘플링된 음성 신호에 비해 다른 대역폭을 가진다. 게다가, 마이크로폰으로부터 AGC 입력 신호가 입력되면, 신호 엔벌롭프는 라디오로부터 입력되는 입력 신호와 다를 것이다.

다른 예로서, 입력(AGCin)이 빈번하게 입력되는 경향이 있으나, 노이즈 스파이크는 짧은 기간동안 존재하는 곳에 AGC(13)가 응용된다면, "감쇠" 명령에 응답하는 지연은 "증폭" 명령을 위한 지연보다 더 길게 만들어질 것이다. 그래서, AGCin이 위로 향하는 스파이크를 체험하게 된다면, AGC(13)는 우선 대기하고 이 스파이크를 주시하며, 이 스파이크가 짧은 기간동안 존재하는 노이즈 파동 때문이라면 AGCin은 평상의 진폭으로 복귀하든지 또는 스파이크가 AGCin의 신호 세기의 실제적인 변화를 나타내거나해서 감쇠를 필요로 한다.

선(40)은 신호 발생기(31)를 제어시키기 위해 지연 발생기(28)가 선(36)으로부터 선(38)으로 신호를 전송했을 때를 나타내며, 타이머 무시 제어(50)는 선(38)이 새로운 증가/감쇠 명령을 갖고 있음을 알고 있다. 제어 신호 발생기(31)는 선(52)을 타이머 무시 제어(50)로부터 수신하며 선(40 및 38)을 지연 발생기(28)로부터 수신한다. 선(38)으로부터의 증가/감쇠 명령은 선(43)에 전송되며, 선(52)이 이득 교정 유닛(23)이 이득을 바꿀 수 있음을 나타낼 때, 수정 명령선(41)이 주장된다. 실제에 있어서, 선(52)는 제어 신호 발생기(31)에 인에이블 입력으로서 작용한다.

도 2의 구조는 아날로그 및/또는 디지털 회로로 실현될 수 있다. 그러나, 나머지 도면에서는 도 2의 구조의 바람직한 디지털 실행을 나타낸다. 도 2의 구조적 블록도의 아날로그 회로 구성은 본 기술분야의 당업자의 범위 내에 있는 것으로 간주한다.

도 5를 참조하면, 레지스터(29, 33, 35, 37)은 AGC(13)의 여러 기능 블록에 입력되는 기준 입력을 유지한다. 임계값 선택 레지스터(29)는 평가 유닛(27)에 입력되는 기준 임계 입력을 유지한다. 평가 유닛(27)은 AGCout의 정류된 평균값을 평가하며, 임계값 선택 레지스터(29)에 저장된 프로그램 가능한 임계값과 비교한다. 비교 결과는 이득 신호, 논리 0/1을 교정 유닛(23)의 이득이 감소될 것인지 또는 증가될 것인지를 나타내는 선(36) 상에 각각 위치시킨다. 지연 발생기(28)는 소정의 지연 시간 후에 선(36)상의 데이터를 선(38)에 전송한다.

감쇠 지연 레지스터(33)는 지연의 크기를 유지하며, 이 지연의 크기는 평가 유닛(27)으로부터 입력되는 "감쇠" 명령에 지연 발생기(28)에 의해 인가된다. 이와유사하게, 증폭 지연 레지스터(35)는 지연의 크기를 유지하며, 이 지연의 크기는 평가 유닛(27)으로부터 입력되는 "증폭" 명령에 지연 발생기(28)에 의해 인가된다. 이러한 두 개의 프로그램 가능한 지연은 신호자체 대신 그 신호의 엔벌롭프를 제어하기 위해 사용된다. 그래서 레지스터(33 및 35)는 입력 노드(21)에서 이득 파동에 대한 교정을 계속하는 동안 입력 노드(21)에서 특정 입력 신호에 "진행하고 있는" 그것 자체를 구성하는 것을 허락한다.

지연 발생기(28)는 내부 타이머 수단에 의해 "증폭" 및 "감쇠" 지연 시간을 발생시킨다. 바람직하게는, 증폭 지연 레지스터(35)는 2-비트 레지스터이며, 그 내용은 다음과 같은 네 개의 가능한 증폭 지연 시간 중의 하나에 대한 고정된 대응값을 갖는다.

증폭 지연 레지스터(2-비트)	증폭 지연 시간ms/0.5 dB
0	100
1	200
2	400
3	800

이와 유사하게, 감쇠 지연 레지스터(33)는 또한 바람직하게 2-비트 레지스터이며, 그 내용은 또한 다음과 같은 네 개의 가능한 감쇠 지연 시간에 일대일 대응값을 갖는다.

감쇠 지연 레지스터(2-비트)	감쇠 지연 시간ms/0.5 dB
0	2
1	4
2	8
3	16

천이 영역 선택 레지스터(37)는 더 상세하게 후술되는 바와 같이 다수의 미리 설정된 천이 영역 경계 레벨 중의 하나를 유지한다. 상기 선택된 경계 레벨은천이 영역 검출기(25)에 인가되며, 이 천이 영역 검출기(25)는 경계 레벨을 AGCin과 비교하며, 비교 결과를 선(34) 상에 위치시킨다.

도 5는 또한 타이머 무시 제어(50)의 하나의 실시예에 대한 내부를 도시한다. 바람직하게, 타이머 무시 제어(50)는 10.368 MHz 의 주 클럭을 가지며, 시스템에 의해 요구를 줄곧 발생하는데 사용된다. 비록 입력 신호(AGCin)가 천이 영역 선택 레지스터(37)에 의해 셋팅된 바람직한 천이 영역 범위 내에 없을 지라도 블록(50)은 이득 교정 유닛(23)의 이득 레벨을 강제로 갱신하는데 사용된다. 타이머(39)는 디지털 입력 신호(AGCin)의 영교차(zero crossing)가 없을 때일 지라도 변경되는 이득 교정 유닛(23)의 이득 설정을 보장하는데 사용된다. 타이머(39)는 바람직하게 0.1초에 고정된다. 만일 이 시간 기간 내에 AGCin이 바람직한 천이 영역에 들어가지 않는다면, 타이머(39)는 AGC(13)가 AGCin을 비영교차 신호(non zero crossing signal)로 간주하게 하는 무시 신호를 유출하고 이득을 갱신할 것이다. 그래서, 이득은 신호(AGCin)가 바람직한 천이 영역 내에 있거나 또는 타이머(39)가 0.1초를 종료한 때 변경될 수 있다.

AGCin이 천이 영역 선택 레지스터(37)에 의해 선택된 바람직한 천이 영역 내에 있다면, 천이 영역 검출기(25)는 OR 게이트(30 및 32)상에 논리 하이를 바람직하게 위치시킬 것이다. 제1 OR 게이트(30)는 타이머(39)를 리셋할 것이며, 타이머(39)는 OR 게이트로부터의 출력이 로우로 갈 때까지 리셋 상태에 머물러있다. 제2 OR 게이트(32)는 선(52) 상의 인에이블 신호를 지연 발생기(28)로부터의 입력에 응답하는 것 및 제어선(41 및 43)을 갱신하는 것을 허용하는 제어 신호 발생기(31)에 필요에 따라 전송한다. 만일 AGCin이 바람직한 천이 영역 밖에 있다면, 천이 영역 검출기(25)는 OR 게이트(30 및 32)상에 논리 로우를 위치시킬 것이다. OR 게이트(30) 상에 위치한 논리 로우는 타이머(39)의 제어를 지연 발생기(28)에 전가한다. 이와 유사하게, OR 게이트(32) 상에 위치한 논리 로우는 제어 신호 발생기(31)의 제어를 타이머(39)에 전가한다.

지연 발생기(28)는 새로운 이득 명령이 선(38) 상에 위치할 때면 언제나 논리 하이 펄스를 선(40) 상에 위치시킨다. 선(38)이 논리 로우인 동안의 선(40) 상의 논리 하이 펄스는 타이머(39)가 리셋되고 0.1초 종료 기간을 개시하게 한다. AGCin이 바람직한 천이 영역으로 들어가지 않고, 타이머(39)를 리셋함이 없이 타이머(39)가 0.1초 종료 기간을 끝내면 타이머(39)는 논리 하이를 OR 게이트(32)로 보낸다. 이것은 인에이블 신호를 제어 신호 발생기(31)로 전송하며, 이 인에이블 신호는 제어 신호 발생기(31)가 지연 발생기(28)로부터의 입력에 응답하게 하며, 필요에 따라 제어선(43 및 41)을 갱신하게 한다.

도 6을 참조하면 바람직한 천이 영역 검출기(25)의 내부가 도시되어있다. 입력 신호(AGCin)는 절대값 회로(53)에 인가된다. 이 절대값 회로(53)는 신호(AGCin)를 효과적으로 정류하며, 결과적으로 생기는 크기를 비교기(50)로 옮긴다. 천이 영역 선택 레지스터(37)는 전압 임계값 롬(51)에 저장된 다수의 미리 설정된 천이 영역 경계 레벨중의 하나를 선택한다. 롬(51)에 저장된 바람직한 경계 레벨의 예는 아래와 같으며, 레지스터 라벨에 대응한다.

임계 영역 선택레지스터(3-비트)	디지털 풀 스케일의퍼센트	임계 최소값(dB)	롬(51)에 저장된계수
0	1	-40	328
1	2	-34	655
2	5	-26	1638
3	10	-20	3277
4	30	-10	9830
5	50	-6	16384
6	70	-3	22938
7	100	-0	32767

위의 표는 또한 바라는 바람직한 천이 영역을 성취하기 위한, 롬(51)에 저장된 계수의 예 목록을 포함한다. 이러한 샘플 계수는 노드(21)의 입력 신호가 16 비트 워드에 도달하고 그 결과 -32768로부터 +32768까지 변한다는 가정을 토대로 한다. 그래서, 계수 샘플은 0 ∼ 32767(15 비트는 승인되지 않음)레벨의 분해능을 갖는 입력에 대응한다. 롬(51)으로부터 선택된 임계 레벨은 비교기(55)로 옮겨지며, 이 비교기는 이 임계 레벨을 AGCin의 크기와 비교하고, 결과를 선(34)로 옮긴다.

도 7에 바람직한 평가 유닛(27)의 내부를 도시한다. 출력 신호(Sout)의 크기를 모니터하는 도 1의 종래 평가 유닛과 달리, 도 7에 도시한 본 바람직한 평가 유닛은 미리 설정한 기간에 걸쳐 선(22) 상의 출력 신호(AGCout)의 평균 전력을 모니터한다. 출력 신호(AGCout)는 절대값 회로(75)에 인가되며, 이 절대값 회로는 디지털 전파 정류기로서 작용한다. 절대값 회로(75)는 AGCout의 크기를 적분 시간이 동적으로 조정될 수 있는 매개 변수 가능 적분기에 전달한다. AGCout을 프로그램 가능한 적분 시간에 걸쳐 적분함으로써, 본 평가 유닛(27)은 AGCout의 전력 레벨의 측정치를 모니터한다. 바람직하게, 프로그램 가능한 적분 시간은 감쇠 지연 시간이 적분 시간을 설정하는데 사용되는 바와 같이 감쇠 지연 레지스터(33) 내에 저장된 감쇠 지연과 동일하게 설정된다. 적분기(79)의 출력은 발진을 피하기 위해 바람직하게 1 dB 의 히스테리시스를 갖는 비교기(73)에 인가된다.

임계값 선택 레지스터(29)는 신호 전력 롬(71) 내에 저장된 미리 결정한 다수의 전력 레벨 중의 하나를 선택한다. 바람직하게 임계값 선택 레지스터(29)는 4 비트 레지스터이며, 아래와 같은 롬 전력 임계값 중의 하나를 선택한다.

임계값 레지스터(29)(4 비트)	임계값(dBmo)	임계값(dB)	신호 전력 롬(71)내에 저장된 계수
0	0 dBmo	-03.14 dB	22827
1	-1 dBmo	-04.14 dB	20345
2	-2 dBmo	-05.14 dB	18132
3	-3 dBmo	-06.14 dB	16160
4	-4 dBmo	-07.14 dB	14403
5	-5 dBmo	-08.14 dB	12837
6	-6 dBmo	-09.14 dB	11441
7	-7 dBmo	-10.14 dB	10196
8	-8 dBmo	-11.14 dB	09088
9	-9 dBmo	-12.14 dB	08099
10	-10 dBmo	-13.14 dB	07218
11	-11 dBmo	-14.14 dB	06434
12	-12 dBmo	-15.14 dB	05734
13	-13 dBmo	-16.14 dB	05110
14	-14 dBmo	-17.14 dB	04556
15	-15 dBmo	-18.14 dB	04059

여기서 0 dBmo 는 디지털 풀 스케일 아래로 최초 -3.14 dB 오프셋 된 것으로 정의된다. 각 -1 dBmo 의 부가는 일대일 관계의 -1 dB 감소의 부가에 대응한다.

신호 전력 롬(71)으로부터 선택된 임계 전력 레벨은 히스테리시스 비교기(73)에 인가되며, 이 비교기는 임계 전력 레벨을 적분기(79)에 의해 측정된 평균 전력 레벨과 비교한다. AGCout의 평균 전력 레벨이 롬(71)에 의해 선택된 전력 임계값 이하로 떨어진다면, 히스테리시스 비교기(73)는 증폭 명령을 지연 발생기(28)에 유출한다. 한편, AGCout의 전력 레벨이 롬(71)에 의해 선택된 전력 임계값 이상으로 상승한다면, 히스테리시스 비교기(73)는 감쇠 명령을 지연 발생기(28)에 유출한다.

도 8에 본 발명에 따른 바람직한 이득 교정 유닛(23)의 내부 구조를 도시한다. 제어 신호 발생기의 제어선(41 및 43)은 이득 교정 유닛(23) 내의 업/다운 계수기(91)에 인가된다. 바람직하게, 업/다운 계수기(91)는 계수 롬(93) 내에 저장된 25 개의 계수를 처음부터 끝까지 정밀 조사한다. 계수 롬(93)으로부터 선택된 계수는 배율기(95)의 수단에 의해 입력 신호(AGCin)를 사용하여 증배된다.

논리 게이트의 수를 감소시키기 위해, 배율기(95)는 완전히 표시된 배율기 대신 표시되지 않은 배율기에 의해 표시된다. 다시 말해서, 배율기(95)는 표시되지 않은 수 만 증배할 수 있고, 그러므로 음의 수를 지원하지 않는다. 양의 계수만으로 증배하는 동안 입력 신호(AGCin)를 증폭 및 감쇠할 수 있도록 하기 위해, 롬(93) 내의 모든 계수는 1 보다 작은 수를 갖는다. 계수 롬(93)은 멀티플렉서(99)의 제어 입력에 결합된 부가적인 제어선(98)을 구비한다. 입력(AGCin)이 감쇠된다면, 논리 로우는 멀티플렉서(99)가 배율기(95)의 출력을 클리퍼(101)에 결합하게 하는 제어선(98)에 위치된다. 입력(AGCin)은 롬(93)으로부터의 적절한 계수에 의해 증배되며, 그 결과는 멀티플렉서(99) 및 클리퍼(101)를 통하여 출력(AGCout)으로 보내진다. 입력(AGCin)이 증폭되면, 논리 하이는 멀티플렉서(99)가 가산기(97)의 출력을 클리퍼(101)에 결합하게 하는 제어선(98)에 위치된다. 입력(AGCin)은 롬(93)으로부터의 1 보다 작은 계수에 의해 재차 증배된다. 결과는 멀티플렉서(99) 및 클리퍼(101)을 통하여 출력(AGCout)에 보내지기 전에 가산기(97)에 의해 AGCin의 원래값에 더해진다.

이를 성취하기 위해, 입력(AGCin)은 배율기(95) 및 가산기(97)의 제1 입력에인가된다. 배율기(95)의 출력은 멀티플렉서(99)의 제1 입력 및 가산기(97)의 제2 입력에 보내진다. 가산기(97)의 결과는 멀티플렉서(99)의 제2 입력에 인가된다. 그래서, 멀티플렉서(99)는 감쇠된 AGCin 값을 배율기(95)로부터 수신하며, 증폭된 AGCin 값을 가산기(97)로부터 수신한다. 입력 신호(AGCin)가 감쇠되면, 멀티플렉서(99)는 증배기(95)로부터의 출력을 클리핑 회로(101)로 옮긴다. 입력 신호(AGCin)가 증폭되면, 멀티플렉서(99)는 가산기(97)로부터의 출력을 클리핑 회로(101)로 옮긴다. 클리핑 회로(101)는 AGCout을 생성하며, 오버플로우가 검출되면 멀티플렉서(99)로부터의 출력을 디지털 풀 스케일로 클리핑한다.

본 바람직한 실시예에 있어서, 이득 교정 유닛(23)은 출력 이득을 0.5 dB 폭으로 증가 및 감소 시킬 수 있으며, ±6 dB 의 전력 이득 교정 범위를 갖는다. 그래서, 입력(AGCin)의 전력 레벨은 -6 dB 에서 원래값의 1/4로 감소될 수 있고, +6 dB 에서 원래값의 4배로 증가될 수 있다.

그러나, AGCin의 실제 진폭은 원래값의 2배보다 많이 증가될 필요는 없다. 전력 레벨은 입력 신호(AGCin) 진폭의 제곱에 전적으로 비례하고, 전력 레벨은 20×log(AGCout/AGCin)로서 정의되므로, ±6 dB 의 전력 비율 범위는 1/2 내지 2의 범위로 정해지는 등가의 AGCout/AGCin 진폭 비율로 전환된다. 예컨대, 본 바람직한 실시예는 127의 최대 계수를 갖는 7 비트 풀 스케일을 사용한다. 아래의 표는 -6 dB 내지 +6 dB 의 이득 범위를 달성하기 위한 계수 롬(93)에 저장된 모범적인 계수값을 보여준다.

적용할 이득	롬(93)에 저장된 계수	부가 제어선(98)
-6 dB	64	0
-5.5 dB	68	0
-5 dB	72	0
-4.5 dB	76	0
-4 dB	81	0
-3.5 dB	86	0
-3 dB	91	0
-2.5 dB	96	0
-2 dB	102	0
-1.5 dB	108	0
-1 dB	114	0
-0.5 dB	121	0
0 dB	127	0
+0.5 dB	8	1
+1 dB	16	1
+1.5 dB	24	1
+2 dB	33	1
+2.5 dB	43	1
+3 dB	53	1
+3.5 dB	64	1
+4 dB	75	1
+4.5 dB	87	1
+5 dB	100	1
+5.5 dB	113	1
+6 dB	127	1

예컨대, 바라는 이득이 -2.5 dB 이면, 적절한 계수의 실제 표현은 10^(-2.5/20)또는 0.749 이다. 즉, 선(21)에서 입력 신호는 -2.5 dB 의 이득을 달성하기 위해 0.749로 증배될 것이다. 계수 롬(93)의 바람직한 디지털 풀 스케일은 127 이므로(즉, 7-비트 분해능), 롬(93)에 저장된 대응하는 계수는 0.749 + 127 또는 96 이다. 이와 유사하게 +1.5 dB 이득을 달성하기 위해, 노드(21)의 입력 신호는 10^(+1.5/20)또는 1.1885 로써 증배될 것이다. 이것은 계수 롬(93)에 저장된 0.1885 ×127 또는 24의 값에 대응한다. 입력 신호(AGCin)는 24로써 증배되며, 결과는 AGCin의 원래값에 더해진다. 노드(21)의 입력이 감쇠되거나 또는 증폭되지 않으면, 즉, 이득이 1 이라면, 입력 신호(AGCin)는 127의 롬 풀 스케일에 의해 증배된다.

도 9는 포인트(A)에서 값이 1/2 즉, 0.5 로부터 포인트(B)에서 값이 두 배 즉, 2.0 로 변하는 AGCout/AGCin의 진폭 또는 세기 비율, "I"를 도시하며, 이것의 등가 전력 정량("P")은 포인트(C)에서 이것의 표준값의 1/4 즉, 0.25로부터 포인트(D)에서 이 값의 네 배 즉, 4로 변하는 것을 도시한다.

그러나, 배율기(95)의 회로를 간단하게 하기 위해, 롬(93)은 1.0 보다 작은 값만으로 계수를 유지한다. 그러므로, 롬(93)은 1 보다 작은 세기 비율("I")을 달성하기 위한 정확한 계수값을 저장할 수 있으나, 1 보다 큰 세기 비율을 위한 정확한 계수값은 저장할 수 없다. 상술한 바와 같이, 롬(93)은 1 보다 큰 세기 비율을 대한 일부를 줄인 계수를 저장한다. 1 보다 큰 계수는 롬(93)에 저장되기 전에 먼저 1의 값에 의해 감소된다. 가산기(97)는 AGCin을 수신하므로, 1 보다 큰 계수값은 AGCin과 배율기(95)에 의해 얻어진 롬(93)에 저장된 일부를 줄인 계수의 곱에 AGCin의 전체값을 더함으로써 재구성될 수 있다. 예컨대, 2 dB 전력 이득을 달성하기 위해, AGCin은 1.259의 계수값에 의해 증배될 필요가 있다. 이와 유사한 결과는 0.259의 일부를 줄인 계수값으로써 AGCin을 증배하고, 그 결과를 AGCin의 원래값에 더함으로써 달성될 수 있다. 달리 표현하면, 1.259AGCin = 1.0AGCin + 0.259AGCin이다. 이 경우에 있어서, 0.259의 일부를 줄인값 또는 127 ×0.259 = 33 은 롬(93) 내에 저장되며 가산기(97)는 AGCin을 배율기(95)에 의해 결정된 33과 AGCin의 곱에 더한다.

Claims

자동 이득 조정 회로에 있어서,

입력 신호를 수신하는 입력 리드(AGCin)와,

출력 신호를 생성하는 출력 리드(AGCout)와,

상기 입력 리드(AGCin)를 수신하도록 결합되어, 상기 입력 신호를 감쇠 또는 증폭하여, 상기 출력 리드(AGCout) 상에 최종 출력 신호를 위치시키기 위해 이득을 선택적으로 조정하는 이득 교정 유닛과,

상기 입력 리드(AGCin)를 수신하도록 결합되어, 상기 이득 교정 유닛에 결합되는 제어 출력을 생성하며, 미리 결정된 값보다 큰 크기를 갖는 상기 입력 신호에 응답하여 상기 제어 출력 상에 상기 이득 교정 유닛이 이득을 조정하는 것을 방지하기에 효과적인 디스에이블 신호를 위치시키기에 효과적인 천이 영역 검출기를 포함하는 자동 이득 조정 회로.
제1항에 있어서, 상기 천이 영역 검출기는 상기 미리 결정된 값을 선택하기에 효과적인 천이 영역 선택 입력을 포함하는 것인 자동 이득 조정 회로.
제2항에 있어서, 상기 미리 결정된 값은 롬 내에 저장된 값의 표로부터 선택되는 것인 자동 이득 조정 회로.
제2항에 있어서, 영역 선택 레지스터와, 상기 천이 영역 검출기의 상기 선택 입력에 결합되는 상기 영역 선택 레지스터의 내용을 더 포함하는 자동 이득 조정 회로.
제2항에 있어서, 상기 천이 영역 검출기는

상기 입력 리드를 수신하는 정류 유닛과,

비교기의 제1 입력에 결합되는 상기 정류 유닛으로부터의 출력과,

상기 미리 결정된 값을 수신하도록 결합된 제2 입력을 구비하는 상기 비교기와,

상기 이득 교정 유닛이 이득을 변경하는 것을 선택적으로 인에이블하도록 결합된 상기 비교기로부터의 출력을 더 포함하는 자동 이득 조정 회로.
제1항에 있어서, 미리 결정된 종료 기간을 설정하기 위해 사용되며, 상기 천이 영역 검출기를 무시하기에 효과적이며, 상기 이득 교정 유닛이 이득을 조정하는 것을 인에이블하는 타이머를 더 포함하는 자동 이득 조정 회로.
제6항에 있어서, 상기 타이머는 2 ms 보다 짧은 종료 기간을 갖는 것인 자동 이득 조정 회로.
제1항에 있어서, 상기 출력 리드(AGCout) 상의 최종 출력 신호의 출력 전력을 모니터하기 위해 사용되며, 상기 출력 전력을 기준 전력 레벨과 비교하기에 효과적이고, 상기 기준 전력 레벨보다 낮게되는 상기 출력 전력에 응답하여 이득 증가 명령을 유출하기에 효과적이며, 상기 기준 전력 레벨보다 높게되는 상기 출력 전력에 응답하여 이득 감소 명령을 유출하기에 효과적인 평가 유닛과,

상기 평가 유닛에 응답하며, 상기 이득 증가 및 감소 명령을 상기 이득 교정 유닛에 중계하기에 효과적이며, 상기 이득 교정 유닛에 제1 및 제2 가변 지연을 중계하기 전에 상기 제1 가변 지연을 상기 이득 증가 명령에 부가하는 것 및 상기 제2 가변 지연을 상기 이득 감소 명령에 부가하는 것이 더 효과적인 지연 발생기를 더 구비하는 자동 이득 조정 회로.
제8항에 있어서, 상기 평가 유닛은 상기 제2 지연과 실질적으로 유사한 기간 동안 적분되는, 상기 최종 출력 신호를 적분하는 적분기를 포함하는 것인 자동 이득 조정 회로.
제8항에 있어서, 상기 기준 전력 레벨은 롬 내에 저장된 값의 표로부터 선택되는 것인 자동 이득 조정 회로.
제10항에 있어서, 상기 롬 내에 상기 기준 전력의 어드레스를 저장하는 레지스터를 더 구비하는 것인 자동 이득 조정 회로.
제8항에 있어서, 상기 평가 유닛은 최종 출력 신호의 절대값을 얻기 위한 정류 수단을 더 구비하며, 상기 절대값은 미리 결정된 기간 동안 상기 절대값을 적분하기에 효과적인 적분기에 인가되는 것인 자동 이득 조정 회로.
제12항에 있어서, 상기 제2 지연은 레지스터 내에 저장되며, 상기 레지스터는 상기 미리 결정된 기간을 선택하기 위한 상기 적분기에 더 결합된 것인 자동 이득 조정 회로.
제8항에 있어서, 상기 제1 가변 지연은 상기 제2 가변 지연과 동일하지 않은 것인 자동 이득 조정 회로.
제14항에 있어서, 상기 제2 가변 지연은 상기 제1 가변 지연보다 더 긴 것인 자동 이득 조정 회로.
제8항에 있어서, 상기 제1 및 제2 가변 지연은 불연속되는 지연 크기의 미리 결정된 표로부터 선택된 것인 자동 이득 조정 회로.
제16항에 있어서, 상기 표는 롬 내에 저장되어 있으며, 상기 자동 이득 제어는 상기 롬 내에 상기 제1 지연의 어드레스를 저장하기 위한 제1 레지스터 및 상기 롬 내에 상기 제2 지연의 어드레스를 저장하기 위한 제2 레지스터를 더 포함하는것인 자동 이득 조정 회로.
제1항에 있어서, 상기 이득 교정 유닛은 디지털이며,

상기 입력 리드(AGCin) 및 계수값을 수신하도록 결합되며, 중간 출력을 더 구비하며, 상기 계수에 의해 상기 입력 리드(AGCin)를 증배하기에 효과적이며, 상기 중간 출력에 결과를 위치시키기에 효과적인 배율기와,

합산 출력을 가지며, 상기 입력 리드(AGCin)을 더 수신하며, 또한 상기 중간 출력을 수신하며, 중간 출력의 상기 내용을 상기 AGCin과 합산하기에 효과적이며 상기 합산 출력 상에 결과를 위치시키는 가산기를 구비하는 자동 이득 조정 회로.
제18항에 있어서, 상기 계수값은 1 보다 작으며, 상기 이득 교정 유닛은, 이득 증가 명령에 응답하여 상기 AGCout에 상기 합산 출력을 결합하기에 효과적이며, 이득 감소 명령에 응답하여 상기 AGCout에 상기 중간 출력을 결합하기에 효과적이며, 상기 중간 출력 및 상기 합산 출력을 수신하는 멀티플렉서를 더 구비하는 것인 자동 이득 조정 회로.
제18항에 있어서, 상기 계수값을 저장하는 롬을 더 포함하는 것인 자동 이득 조정 회로.